Alguns exerccios (resolvidos) de PCVLSI

2005/06

1 Enunciados
Na resoluo dos exerccios assuma a utilizao de uma tecnologia CMOS 0.25 m.
VT0 (V) NMOS PMOS 0,43 -0,4 ( V) 0,4 -0,4 VDSAT (V) 0,63 -1 k (A/V2 ) 111 10-6 -30 10-6 (1/V) 0,06 -0,1

Resistncia equivalente Req (para transstor mnimo) VDD (V) NMOS ( k ) PMOS ( k ) 1 35 115 1,5 19 55 2 15 38 2,5 13 31

Transstor mnimo: W=0,375 m, L=0,25 m, W/L=1,5. V DD =2,5 V. Parmetros de capacidade Cox ( fF/ m2 ) NMOS PMOS 6 6 C0 ( fF/ m) 0.31 0.27 Cj ( fF/ m2 ) 2 1.9 mj 0.5 0.48 b (V) 0.9 0.9 Cjsw ( fF/ m) 0.28 0.22 mjsw 0.44 0.32 bsw (V) 0.9 0.9

Exerccio 1
1. Determine o valor de todas as capacidades parasitas de um transstor NMOS (na situao de zero-bias) com os seguintes parmetros: tox =6 nm, L=0.24 m, W=0.36 m, LD =LS =0.625 m, CO =3 1010 fF/ m, Cj0 =2 103 F/ m2 e Cjsw0 =2.75 1010 F/ m2 . 1

Figura 1: Par de inversores idnticos. 2. Qual a capacidade dominante nesta situao? O que acontece numa situao em que as junes estejam contrapolarizadas?

Exerccio 2
Considere par de circuitos inversores apresentado na gura 1. Os dois inversores so iguais. Os dados geomtricos de um inversor so apresentados na tabela seguinte. W/L NMOS PMOS 0.375/0.25 1.125/0.25 AD ( m 2 ) 0.3 0.7 PD ( m) 1.875 2.375 AS ( m 2 ) PS ( m) 0.3 0.75 1.875 2.375

1. Determine o factor de linearizao Keq da capacidade de juno de dreno dos transstores M1 e M2 para os dois tipos de transio (HL e LH). 2. Determine o valor das capacidades indicadas na gura (excepto Cw ).

Exerccio 3
1. Explique o funcionamento do registo da gura 2a. 2. Estime os parmetros temporais desse registo.

(a) (b) Figura 2: Registo (a) e trinco (b).

Figura 3: Circuito lgico multinvel.

Exerccio 4
1. Explique o funcionamento do trinco da gura 2b. 2. Explique como proceder para dimensionar o trinco referido.

Exerccio 5
Circuitos dinmicos CMOS contm ns (capacitivos) de alta impedncia, cuja carga pode escapar atravs de correntes de fugas. Supondo que um n com capacidade Cs pode ter uma corrente de fugas IF , mostre como estimar o tempo que demora at que a tenso do n deixe de representar o valor lgico 1. Suponha que Cs e IF so constantes.

Exerccio 6
Use o mtodo do esforo lgico para optimizar o circuito da gura 3 por forma a obter o menor atraso de AB, sabendo que o esforo elctrico do percurso 4.5. 3

Exerccios 1-4 adaptados de: Digital Integrated Circuits, J. M Rabaey et al. (2 ed.).

2 Solues
Solues dos problemas da seco 1.

Exerccio 1
1. O transstor est ao corte, logo CGCS = CGCD = 0. Cox = ox /tox = 5.7 fF/ m2 . Capacidade gate-canal: CGC = CGCB = W L Cox = 0.49 fF. Capacidade de overlap: CGDO = W CO = 0.108 fF. Como fonte e dreno so iguais: CGSO = CGDO . Logo, CG = 0.49 + 2 0.105 = 0.7 fF. Capacidade de fundo (dreno): Cj0 LD W = 0.45 fF. Capacidade lateral (dreno): Cjsw0 (2LD + W ) = 0.44 fF. Como fonte e dreno so iguais: CSB = CDB = 0.89 fF. 2. As capacidades de difuso (CSB e CDB ) so maiores que a capacidade de gate. A situao avaliada neste problema constitui o pior caso. Em operao normal, as junes de fonte e dreno esto contrapolarizadas e a sua capacidade bastante menor. Nessa situao, a soma de CSB e CDB quase sempre inferior a CG . Expanso: Capacidade parasita de uma juno PN. A capacidade de uma juno PN dada por Cj = Cj0 (1 VD /0 )m

em que o coeciente m depende do tipo de juno: m = 1/2 para uma juno abrupta e m = 1/3 para uma juno linear. Cj0 a capacidade da juno quando no-polarizada (zero-bias). VD a tenso de polarizao (negativa quando existe uma contrapolarizao). O potencial intrnseco da juno 0 : 0 = T ln em que T o potencial trmico T = kT = 26 mV a 300 K. q 5 NA ND n2 i

Conforme se pode ver da expresso respectiva, a capacidade da juno tem uma dependncia fortemente no-linear da tenso VD . Em circuitos digitais as tenses tendem a variar rapidamente entre os extremos de uma gama. Nesse caso til substituir a capacidade no-linear por uma capacidade linear equivalente mdia para grandes variaes de sinal Ceq , denida de tal forma que, para a uma variao de tenso entre Vhigh e Vlow , seja transferida a mesma carga que no modelo no-linear. Ceq deve satisfazer a relao Ceq = Keq Cj0 . Determina-se ento que valor de Keq m 0 Keq = (0 Vhigh )1m (0 Vlow )1m (Vhigh Vlow )(1 m) Esta linearizao anloga que feita para determinar a resistncia equivalente Req de um transstor MOS. Fim de expanso.

Exerccio 2
1. O atraso de propagao medido nos pontos de 50% das respectivas ondas. O factor Keq pode ser calculado de acordo com a frmula apresentada na soluo do exerccio anterior. Capacidade Cdb1 : transio HL: linearizao entre 2.5 V e 1.25 V. transio LH: linearizao entre 0 V e 1.25 V. No primeiro caso: tenso de contrapolarizao da juno: -2.5 V (notar que neste caso a tenso do substrato 0 V). medida que a tenso de dreno desce, a tenso de contrapolarizao tende para -1.25 V. Logo: Vhigh = 2.5 e Vlow = 1.25. Aplicando a frmula s duas capacidades que constituem o dreno, temos: fundo: m = 0.5, 0 = 0.9, Keq = 0.57 lados: m = 0.44, 0 = 0.9, Keqsw = 0.61 Para a transio LH tem-se Vhigh = 1.25 e Vlow = 0, o que d: fundo: m = 0.5, 0 = 0.9, Keq = 0.79 lados: m = 0.44, 0 = 0.9, Keqsw = 0.81 O tratamento de M1 semelhante, tendo em ateno que a respectiva tenso de substrato 2.5 V. transio HL: Vhigh = 1.25, Vlow = 0: 6

fundo: m = 0.48, 0 = 0.9, Keq = 0.79 lados: m = 0.32, 0 = 0.9, Keqsw = 0.86 transio LH: Vhigh = 2.5, Vlow = 1.25: fundo: m = 0.48, 0 = 0.9, Keq = 0.59 lados: m = 0.32, 0 = 0.9, Keqsw = 0.7 2. Os valores das capacidades so os seguintes (em fF): Condens. Cgd1 Cgd2 Cdb1 Cdb2 Cg3 Cg4 Frmula 2 CGDOn Wn 2 CGDOp Wp Keqn ADn Cjn + Keqnsw PDn Cjswp Keqp ADp Cjp + Keqnsw PDp Cjswn (CGDOn + CGS0n ) Wn + Cox Wn Ln (CGDOp + CGS0p ) Wp + Cox Wp Lp HL LH 0.23 0.61 0.66 1.5 0.76 2.28 0.23 0.61 0.90 1.15 0.76 2.28

O factor 2 que surge nas frmulas de Cgd1 e Cgd2 representa o efeito de Miller no seguinte caso particular: um condensador com variaes de tenso simtricas aos seus terminais pode ser substitudo por um condensador massa com capacidade dupla.

Exerccio 3
1. Para CLK=0: o n X assume o valor D. O segundo andar est em pr-carga, com o n Y a VDD . O terceiro andar est em modo hold, j que M8 e M9 esto o. A sada Q est portanto estvel. Para CLK 01: o inversor (dinmico) M6 -M4 inicia a avaliao (caso o n X esteja a VDD , o n Y descarregado). Como o terceiro inversor (M7 -M9 ) est on, o n Y passado para a sada Q. O transstor M2 est o. Para CLK=1: Transies de D de HL no tm efeito (ligar M3 no tem efeito, porque M2 est o ). Uma transio de LH liga M1 e faz com que o n X faa uma transio HL: o n Y ca em alta impedncia (M5 e M6 desligados), mantendo o valor anterior. Logo, nenhuma alterao transmitida para a sada (ver ainda a resposta alnea 2).

O circuito da gura um registo TSPC do tipo positive edge-triggered. 2. Para que uma transio LH de D no inuencie a sada, necessrio que o valor de X (anterior transio de relgio) no seja alterado antes de se propagar at Y (na transio positiva do relgio). Portanto, D deve ser mantido estvel at que o valor de X anterior ao anco de relgio se propague at Y. Esta condio determina o tempo de hold, que essencialmente a diferena entre os tempos de propagao do primeiro e do segundo andares. O tempo de propagao igual ao tempo de propagao de X at sada Q, i.e., cerca de trs vezes o tempo de atraso de um inversor. O tempo de setup o tempo necessrio para que o valor de X seja vlido, i.e., o tempo de atraso do inversor de entrada.

Exerccio 4
1. Trata-se de um trinco realizado por dois inversores em realimentao positiva. Em regime estacionrio um dos inversores est ao nvel H e o outro ao nvel L. No existe nenhum percurso entre VDD e VGND . O trinco tem dois sinais de controlo (S e R): o primeiro fora a sada a H (forando Q a L via M6 e M7 ), enquanto o segundo fora a sada a L. O efeito destes sinais sincronizado por um sinal de CLK, i.e., s tm efeito se CLK=1. Como usual nestes casos, os sinais de controlo no devem estar activos simultaneamente. 2. Apesar de no exitir nenhum percurso directo entre VDD e VGND , necessrio dimensionar os transstores para que a transio entre estados seja feita correctamente. As situaes dos sinais S e R so idnticas, pelo que basta analizar uma delas. Vamos assumir que os transstores M1 -M4 tm dimenses tais que, para os respectivos inversores, a tenso VM =VDD /2. Trata-se, portanto, de determinar as menores dimenses de M5 -M8 que permitam ao trinco comutar devidamente. O sinal S provoca a transio Q: LH. Para tal acontecer, necessrio que a sada L do inversor (M5 ,M6 )-M2 esteja abaixo da tenso VM do inversor M3 -M4 . Pode assumir-se que, enquanto VQ > VM , VQ =0 e M2 est em conduo. A condio-fronteira obtm-se igualando as correntes no inversor para VQ =VDD /2. Nesta situao os transsto8

res do inversor (M5 ,M6 )-M2 esto em saturao (VGS =VDD =2.5 V e VM =1.25 V). Vamos assumir ainda que os transstores M5 e M6 tm dimenses idnticas. Seja (W/L)S = 0.5 (W/L)5 . Ignorando a modulao do canal, a condio-fronteira pode ser escrita como:
2 VDSAT n 2

kn (W/L)S (VDD VT n )VDSAT n kp (W/L)2

2 VDSAT p (VDD VT p )VDSAT p 2

A equao deve ser resolvida em ordem a (W/L)S .

Exerccio 5
Seja S o n de alta impedncia. Da denio de capacidade, temos: dVs dt j que se trata de uma corrente que deixa o n. Ento, temos IF = Cs dVs IF = dt Cs o que leva a IF t Cs Supondo que o n tinha uma tenso inicial igual a Vmax , temos: Vs (t) = V (0) IF t Cs O n deixa de estar ao valor lgico 1 quando a sua tenso vem abaixo de VIH . O tempo crtico tc que demora at que tal acontea , portanto, Vs (t) = Vmax Cs (Vmax VIH ) IF De notar que se trata de uma anlise muito aproximada, j que, na realidade, nem IF nem CS so independentes da tenso VS . tc = 9

Exerccio 6
O objectivo do exerccio determinar y e z, os factores de escala das portas NAND dos segundo e terceiro andares. Uma porta NAND de duas entradas tem um esforo lgico g = 4/3 e atraso intrnseco de 2 pinv , em que pinv o atraso intrnseco do inversor de referncia. O esforo lgico G do percurso G = (4/3)3 . O esforo de ramicao sada do primeiro andar (y+y)/y) = 2 e sada do segundo (z +z +z)/z = 3. O esforo de ramicao do percurso B = 2 3 = 6. Como o esforo elctrico F = 4.5, temos que o esforo do percurso H = GF B = 64 e o atraso mnimo D = 3 641/3 + 3 2 = 18.0 unidades, em que se considera 1 unidade de atraso = pinv . Para obter o atraso mnimo, necessrio que todos os andares tenham o mesmo esforo. O esforo de cada andar deve ser 641/3 = 4. O dimensionamento pode ser feito da sada para a entrada. O segundo andar ataca trs cpias do terceiro, logo y = 3z (4/3)/4 = z = 1.5C. A partir da sada, temos para o ltimo andar z = 4.5C (4/3)/4 = 1.5C.

Como vericao, podemos determinar as dimenses da porta lgica do andar inicial: 2y (4/3)/4 = (2/3)y = C, conforme indicado na especicao inicial.

Fim

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