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Jurandyr S. Nogueira
CONSELHO EDITORIAL
Alberto Brum Novaes
Angelo Szaniecki Perret Serpa
Antnio Fernando Guerreiro de Freitas
Caiuby Alves da Costa
Charbel Nin El-Hani
Cleise Furtado Mendes
Dante Eustachio Lucchesi Ramacciotti
Evelina de Carvalho S Hoisel
Jos Teixeira Cavalcante Filho
Maria Vidal de Negreiros Camargo
Salvador
EDUFBA
2011
Adriana Caxiado
ISBN 978-85-232-0836-3
CDD - 621.3815
Editora filiada
EDUFBA
Rua Baro de Jeremoabo, s/n, Campus de Ondina,
40170-115 Salvador-BA Brasil
Tel/fax: (71)3283-6160/3283-6164
www.edufba.ufba.br | edufba@ufba.br
SUMRIO
(N) | 11
(N)r | 13
(N)r2 | 17
4. CIRCUITOS COMBINACIONAIS | 95
4. 1. PROJETO DE CIRCUITO COMBINACIONAL ELEMENTAR | 96
4. 2. CIRCUITO ELEMENTAR DE ALARME 1: | 98
4. 3. CIRCUITO ELEMENTAR DE ALARME 2: | 99
4. 4. CIRCUITO ELEMENTAR DE ALARME 3: | 101
4. 5. CODIFICADOR ELEMENTAR X/X2: | 102
4. 6. COMANDO DE CIRCUITO ELTRICO: | 104
4. 7. SOMADOR COMPLETO OU FULL-ADDER: | 107
4. 8. CIRCUITO COMPARADOR: | 108
4. 9. CIRCUITO GERADOR DE BIT DE PARIDADE: | 112
4. 10. CONVERSOR DE CDIGO BCD/ XS3: | 115
4. 11. SELECIONADOR - SOMADOR/SUBTRATOR: | 119
4. 12. MULTIPLEXADOR/DEMULTIPLEXADOR: | 122
4. 13. CONVERSOR BINRIO/GRAY: | 125
4. 14. DECODIFICADORES: | 128
4. 15 CONSIDERAES GERAIS: | 130
4. 16. EXERCCIOS IV | 132
5. FLIP-FLOPs | 135
5.1. FLIP-FLOP SR: | 136
5.1.1. Diagrama de Estados FF-SR: | 136
5.1.2. Tabela-Caracterstica FF-SR: | 137
5.1.3. Tabela de Estados FF-SR: | 137
5.1.4. Tabela de Excitao FF-SR: | 141
5.2. FLIP-FLOP JK | 142
5.2.1. Diagrama de Estados FF-JK: | 142
5.2.2. Tabela-Caracterstica FF-JK: | 143
5.2.3. Tabela de Estados FF-JK: | 143
5.2.4. Tabela de Excitao FF-JK: | 146
5.3. FLIP-FLOP T | 147
5.3.1. Diagrama de Estados FF-T: | 147
5.3.2. Tabela Caracterstica FF-T: | 147
5.3.3. Tabela de Estados FF-T: | 147
5.3.4. Tabela de Excitao FF-T: | 148
REFERNCIAS | 169
(N)r =
aj rj
j=-m
ou
(N)r = an-1 rn-1 + an-2 rn-2 + . . . + a1 r1 + a0 r0 +... {Parte Inteira}
+ a-1 r -1 + a-2 r -2 + . . . + a-m r -m {Parte Fracionria}
onde:
r
a
n
m
an-1
a0
a-1
a-m
decimal: {0,1,2,3,4,5,6,7,8,9};
binrio: {0,1};
octal: {0,1,2,3,4,5,6,7} e
hexadecimal:{0,1,2,3,4,5,6,7,8,9,A,B,C,D,E,F}.
Qualquer dgito do Sistema Binrio comumente denominado bit, pela contrao
das palavras binary digit, do idioma ingls. O Sistema Hexadecimal (Hex),
considerado como um sistema alfanumrico, por ser constitudo por letras do
alfabeto e algarismos. As letras A, B, C, D, E e F do Hexadecimal correspondem
aos decimais: 10, 11, 12, 13, 14 e 15, respectivamente.
A representao polinomial de um nmero, expresso nesses sistemas de
interesse, pode ser exemplificada conforme a indicao abaixo:
(N)10 = (94,72)10 = 9 x 101 + 4 x 100 + 7 x 10-1 + 2 x 10-2
(N)2 = (1011,11)2 = 1 x 23 + 0 x 22 + 1 x 21 + 1 x 20 + 1 x 2-1 + 1 x 2-2
(N)8 = (1374,25)8 = 1 x 83 + 3 x 82 + 7 x 81 + 4 x 80 + 2 x 8-1 + 5 x 8-2
(N)16 = (F8E,3D)16 = F x 162 + 8 x 161 + E x 160 + 3 x 16-1 + D x 16-2
10
+ 4
+ 1
0,5
+ 0
+ 0,0625 .
+ 128
14
+ 0,1875 + 0,0508 ,
11
{ (D P) } (N)10 .
Observao:
No caso especfico de se converter um nmero binrio, inteiro, em seu
equivalente decimal, existe um algoritmo muito simples, conhecido como o
mtodo de dobrar e somar, que permite a realizao de tal converso
praticamente por inspeo, sem se utilizar, explicitamente, o desenvolvimento
polinomial, o qual muitas vezes se torna enfadonho, quando da sua aplicao
sistemtica.
O mtodo em questo consiste em dobrar o bit mais significativo, e som-lo com
o imediatamente menos significativo, dobrando-se novamente o resultado,
repetindo-se o processo at o bit menos significativo da parte inteira. O
resultado, ao final, ser o decimal equivalente.
Exemplo:
Encontrar o decimal equivalente ao nmero binrio:
(N)2 = 1 1 0 1 0 1
12
Soluo:
dobra-se o MSB
dobra-se o resultado
dobra-se o resultado
dobra-se o resultado
dobra-se o resultado
= 1 X
= 3 X
= 6 X
= 13 X
= 26 X
2
2
2
2
2
= 2
= 6
= 12
= 26
= 52
+
+
+
+
+
bit seguinte:
bit seguinte:
bit seguinte:
bit seguinte:
LSB
2
6
12
26
52
+
+
+
+
+
1
0
1
0
1
=
=
=
=
=
3
6
13
26
53
1 x 2 =
2
4
9
19
39
78
157
x
x
x
x
x
x
x
2
2
2
2
2
2
2
=
=
=
=
=
=
=
2
4
8
18
38
78
156
314
bit seguinte:
+
+
+
+
+
+
+
bit seguinte:
4
bit seguinte:
8
bit seguinte:
18
bit seguinte:
38
bit seguinte:
78
bit seguinte: 156
LSB: 314
+
+
+
+
+
+
+
0
1
1
1
0
1
0
=
=
=
=
=
=
=
4
9
19
39
78
157
314
para a parte inteira quanto para a fracionria do decimal conhecido, procedendose do seguinte modo:
a) separa-se a parte inteira da fracionria, caso esta ltima exista;
b) toma-se a parte inteira do nmero decimal e divide-se pela base (r) do
sistema no qual se deseja encontrar o nmero equivalente. O resultado
apresentar um quociente (Q) e um resto (R). Toma-se o primeiro
quociente encontrado e divide-se novamente pela base (r). O resultado
apresentar um segundo quociente e um segundo resto. Aplica-se
sucessivamente tal processo at que o quociente resultante seja nulo,
indicando-se tambm o ltimo resto obtido. Os restos obtidos ao longo
desse procedimento se constituiro nos dgitos da parte inteira do
nmero na base r , sendo o primeiro deles o dgito menos significativo
(LSB) e o ltimo, o mais significativo (MSB).
c) toma-se a parte fracionria do nmero decimal (F), caso a mesma
exista, e multiplica-se pela base (r) do sistema no qual se deseja
encontrar o nmero equivalente. O resultado apresentar um produto
(P) que estar constitudo por uma parte inteira (I), eventualmente nula,
e outra fracionria (f). Toma-se a primeira parte fracionria encontrada
e multiplica-se novamente pela base (r). O resultado apresentar um
segundo produto, tambm constitudo por uma segunda parte inteira,
eventualmente nula, e outra fracionria.
Repete-se o procedimento, sucessivamente, at o nmero de dgitos
atender aproximao necessria para representar com preciso o
equivalente ao decimal a ser convertido, ou at a parte fracionria
resultar nula, ou se configurar como em sendo uma dzima peridica!
Os inteiros obtidos ao longo desse procedimento se constituiro nos dgitos da
parte fracionria do nmero na base (r) , sendo o primeiro deles o dgito mais
significativo (MSB) e o ltimo, o menos significativo (LSB)!
Aps tal procedimento, a soma do inteiro com o fracionrio equivalentes, resulta
no nmero representado na base (r).
Exemplo: Converter o decimal (N)10 = 100,39 para o sistema binrio.
14
Soluo:
a) Separando-se a parte inteira da fracionria, temos que o nmero
decimal acima (N)10 = 100,39 pode ser escrito como:
(N)10 = (100)10 + (0,39)10
b) Tomando-se a parte inteira (100)10 e aplicando-se o procedimento
b, indicado anteriormente, tem-se:
DEC
100
50
25
12
6
3
1
Base
Quociente
Resto
2
2
2
2
2
2
2
=
=
=
=
=
=
=
50
25
12
6
3
1
0
+
+
+
+
+
+
+
0
0
1
0
0
1
1
Status
[ LSB ]
[ MSB ]
Ou seja:
x
x
x
x
x
x
x
x
x
x
x
Base
2
2
2
2
2
2
2
2
2
2
=
=
=
=
=
=
=
=
=
=
=
Produto
0,78
1,56
1,12
0,24
0,48
1,92
1,92
1,84
1,68
1,36
=
=
=
=
=
=
=
=
=
=
=
Frao
0,78
0,56
0,12
0,24
0,48
0,96
0,92
0,84
0,68
0,36
15
+
+
+
+
+
+
+
+
+
+
+
Inteira
0
0
1
1
0
0
0
1
1
1
Status
[ MSB ]
[ LSB ]
x
x
x
Base =
2
=
2
=
Produto
1,0
0,0
=
=
=
Frao
0,0
0,0
+ Inteira Status
+
1 [ MSB ]
+
0 [ LSB ]
16
{Ir=Q+[R]
LSB
(N)10
{ Fxr
}
} (N)r
}
MSB
= f + [ I ]MSBLSB
1.1.3 Converso de um Nmero numa Base r1 para a Base r2: (N)r1 (N)r2
ou,
17
Base
3
3
3
3
=
=
=
=
=
Quociente
17
5
1
0
+
+
+
+
+
Resto
0
2
2
1
Status
[ LSB ]
[ MSB ]
ou,
(51)10 (1220) 3
Parte Fracionria :
DEC.
0,8049
0,4147
0,2441
0,7323
0,1969
0,5907
0,7721
x
x
x
x
x
x
x
x
Base
3
3
3
3
3
3
3
=
=
=
=
=
=
=
=
Produto
2,4147
1,2441
0,7323
2,1969
0,5907
1,7721
2,3163
=
=
=
=
=
=
=
=
Frao
0,4147
0,2441
0,7323
0,1969
0,5907
0,7721
0,3163
+
+
+
+
+
+
+
+
Inteira
2
1
0
2
0
1
2
ou,
(0,8049)10 (0,2102012...) 3
Logo,
(123,45)6 (51,8049)10 (1220,2102012...)3
18
Status
[ MSB ]
[ LSB ]
BINRIO
000
001
010
011
100
101
110
111
19
BINRIO
0000
0001
0010
0011
0100
0101
0110
0111
1000
1001
1010
1011
1100
1101
1110
1111
Pela razo acima citada, qualquer nmero binrio pode ser convertido
diretamente em octal ou hexadecimal, bastando para isso separar-se no primeiro
caso (octal) grupos de 3 bits e, no segundo (hexadecimal), grupos de 4 bits do
binrio em questo. A partir da, identifica-se a representao equivalente,
encontrando-se, por inspeo, o resultado num ou noutro sistema.
Quando o grupo de dgitos no pode ser subdividido em subgrupos de 3 ou 4 bits,
acrescentam-se zeros esquerda da parte inteira ou direita da parte fracionria.
Exemplo: Encontrar o octal e o hexadecimal equivalentes ao nmero
(N)2 = 111101000,0111
Soluo: Separando-se a informao em grupos de 3 bits,
(N)2 = 111 101 000, 011 100 ou,
(N)8 =
0 ,
1000,
8 ,
0111 tem-se:
7.
Logo,
(111101000,0111)2 (750,34)8 (1E8,7)16
Observa-se ento que, o nmero de dgitos necessrios para se representar
uma determinada grandeza varia de acordo com a base do sistema. No
exemplo acima, a grandeza representada em binrio por 13 dgitos, em
octal por 5 dgitos e por apenas 4 dgitos em hexadecimal. Essa uma das
vantagens de se utilizar os sistemas octal e hexadecimal!
Evidentemente, o processo de converso de octal ou hexadecimal para
binrio tambm possvel, bastando aplicar o processo anterior de modo
inverso.
20
Exemplo:
Encontrar o Bnrio equivalente ao Octal (N)8 = 274,71
Como
(N)8 =
tem-se
4 , 7
E ,
C ou
Observaes:
Quando se deseja encontrar os equivalentes numricos em binrio, octal e
hexadecimal de um determinado nmero explicitado em decimal, deve-se iniciar
o processo de converso a partir do hexadecimal, e no do binrio como muito
comum se proceder. A razo dessa recomendao nasce do fato de as operaes
de converso para a base 16 convergir mais rapidamente para o resultado. Aps a
determinao do hexadecimal, deve-se encontrar, por inspeo, o seu equivalente
binrio e, atravs desse mesmo processo, a partir do binrio, encontrar-se o octal
equivalente.
Devido sua grande utilizao, vale dizer que os binrios, quando agrupados em
determinado nmero de dgitos, constitundo-se numa informao completa,
recebe designaes especiais a saber:
BIT
um dgito binrio 0 ou 1
NIBBLE um grupo de 4 bits
BYTE um grupo de 8 bits
WORD um grupo de 2 bytes ou 4 nibbles, ou mltiplos desses.
21
BINRIO
OCTAL
HEXADECIMAL
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
50
60
64
100
255
1000
1024
00000
00001
00010
00011
00100
00101
00110
00111
01000
01001
01010
01011
01100
01101
01110
01111
10000
10001
10010
10011
10100
10101
10110
10111
11000
11001
11010
11011
11100
11101
11110
11111
100000
110010
111100
1000000
1100100
11111111
1111101000
1000000000
0
1
2
3
4
5
6
7
10
11
12
13
14
15
16
17
20
21
22
23
24
25
26
27
30
31
32
33
34
35
36
37
40
62
74
100
144
377
1750
2000
0
1
2
3
4
5
6
7
8
9
A
B
C
D
E
F
10
11
12
13
14
15
16
17
18
19
1A
1B
1C
1D
1E
1F
20
32
3C
40
64
FF
3E8
400
22
0 ,
23
BIN
BCD
XS3
GRAY
BIQUINARY
0
1
2
3
4
5
6
7
8
9
10
0000
0001
0010
0011
0100
0101
0110
0111
1000
1001
1010
0000
0001
0010
0011
0100
0101
0110
0111
1000
1001
0011
0100
0101
0110
0111
1000
1001
1010
1011
1100
0000
0001
0011
0010
0110
0111
0101
0100
1100
1101
1111
0100001
0100010
0100100
0101000
0110000
1000001
1000010
1000100
1001000
1010000
11
1011
1110
12
1100
1010
13
1101
1011
14
1110
1001
15
1111
1000
24
1.3 EXERCCIOS I:
b) (0,101)2;
c) (101,02)3;
d) (1010,01)2;
e) (715)8;
f) (157,75)8;
g) (1400,320)7;
h) (100)8;
i) (78E5,A)16;
j) (0,A27)16
b) (1101,101)2;
f) (27,36)8; g) (0,004)8;
c) (1110,01)2;
d) (0,0101)2;
e) (07,602)8;
h) (7,77)8;
i) (76FA,6B)16;
j) (6BA,3A)16
a) 0,50;
f) 512,64;
c) 14,776;
h) 1010,01;
d) 9,25;
i) 7836;
e) 10,4;
j) 832,17.
b) 512;
c) 2748;
d) 10844;
e) 1023;
f) 1024
b) 36;
h) 278,50;
c) 74;
i) 0,0522;
d) 700;
j) 888
e) 2700;
k) 386;
f) 8742,34;
l) 222
b) 110001;
g) 1101001;
c) 111000;
h) 11,001;
d) 111110;
i) 0,1101;
e) 1101101;
j) 110011,10110
25
26
27
Y
0
1
0
1
X.Y
0
0
0
1
Ou seja, o operador "AND" faz com que o resultado da sua aplicao se torne
verdadeiro (estado lgico 1), somente quando todas as variveis envolvidas
assumem valores lgicos verdadeiros.
28
X+Y
0
1
1
1
ou seja, o operador "OR" faz com que o resultado da sua aplicao se torne
verdadeiro quando qualquer uma das variveis assume valor lgico verdadeiro.
Vale ressaltar que as representaes (X . Y) para a aplicao do operador AND e
tambm (X + Y) para o operador OR, no tm o mesmo significado das
operaes de multiplicao e adio, respectivamente, como acontece no sistema
decimal.
Os trs operadores acima mencionados so os operadores bsicos da lgebra de
Boole. Entretanto, devido grande freqncia com que aparecem nas operaes
booleanas, outros operadores ou funes derivados deles, a partir da combinao
dos operadores NOT com os operadores AND e OR, merecem destaque, a
exemplo dos operadores NAND, NOR, XOR e XNOR, cujas tabelas-verdade
so definidas abaixo:
X
0
0
1
1
Y
0
1
0
1
NAND
1
1
1
0
NOR
1
0
0
0
XOR
0
1
1
0
XNOR
1
0
0
1
NAND(X,Y) = XY ou (XY) :
Ao contrrio do operador AND, a funo "NAND" faz com que o resultado da
sua aplicao se torne falso (estado lgico 0) somente quando as variveis
envolvidas assumem valores lgicos verdadeiros.
29
____
NOR(X,Y) = X+Y ou (X+Y) :
De modo anlogo, a funo "NOR" faz com que o resultado da sua aplicao se
torne falso quando qualquer uma das variveis assume valor lgico verdadeiro.
_
_
XOR(X,Y) = (X Y) = X Y + X Y ou XY + XY :
A funo XOR (ou OR-exclusivo) verdadeira quando uma das variveis
falsa e a outra verdadeira, ou seja, quando as variveis envolvidas assumem
valores lgicos diferentes, simultaneamente.
_ _
XNOR(X,Y) = X Y = X Y + X Y ou XY + X Y :
Ao contrrio da funo XOR, a XNOR (ou NOR-exclusivo) verdadeira
somente quando as variveis envolvidas assumem o mesmo valor lgico,
simultaneamente. Esta funo, por este motivo, tambm conhecida como
funo coincidncia.
Observar que a funo XNOR o resultado da aplicao do operador NOT
funo XOR; isto :
_______
X Y = X Y
2.2 CIRCUITOS EQUIVALENTES E SIMBOLOGIA C.I.'s
30
O rel representado abaixo, como se v, possui dois contatos. Um deles encontrase permanentemente fechado (estado lgico 1) na condio de repouso, ou seja,
quando a bobina no se encontra energizada (estado lgico 0); este contato est
sendo definido como X. O outro contato (X) atua de modo oposto: encontra-se
aberto (estado lgico 0) na condio de repouso. Quando a bobina do rel passa a
estar energizada (estado lgico 1), os dois contatos mudam de estado: X que se
encontrava em estado lgico 1 (contato fechado), muda para o estado lgico 0
(contato aberto), enquanto X que se encontrava no estado lgico 0, muda para o
estado 1. O funcionamento desses contatos encontra-se representado pelos
smbolos indicados ao lado dos mesmos, no diagrama abaixo
AND: L = A . B
31
OR: L = A + B
____
NAND: L = A . B ou L = (A . B)
_____
NOR: L = A + B ou L= (A + B)
_
_
XOR : L = A B = A . B + A . B ou L = (A. B + A . B)
32
_ _
XNOR: L = A B = A . B + A . B ou L = (A. B + A . B)
33
0.X=0
1.X=X
2. Comutativas
X+Y=Y+X
X.Y=Y.X
3. Associativas
X+(Y + Z) = (X + Y) + Z
X.(Y . Z) = (X . Y).Z
4. Distributivas
(X + Y).(Z + W) = X . Z + X . W + Y . Z + Y . W
5. Idempotncia
X+X=X
X.X=X
6. Complementares
_
X+X=1
_
X.X=0
34
7. Absoro
_
X + X.Y = X
X(X + Y) = X
_
X + XY = X + Y
X=X
10. Adjacncia
X.Y+X.Y=X
11. Dualidade
Uma relao booleana pode ser transformada na sua dual da seguinte
maneira:
* Troca-se OR por AND e vice-versa e
* Troca-se 0 por 1 e vice-versa.
X+0=X
X+X=1
X.1= X
_
X.X = 0
X+Y=Y+X
X.Y=Y.X
X+XY=X
X .(X + Y) = X
_ _
X+Y=X.Y
_
X+XY=X+Y
____ _ _
X.Y=X+Y
_
X.(X + Y) = X . Y
35
duais
no
so,
36
Exemplo 2:
Exemplo 3:
Escrever a expresso lgica para o circuito abaixo, simplificar a expresso
resultante e esboar o circuito equivalente:
37
Soluo:
Considerando-se todos os ramos e caminhos, sejam de contatos em srie ou em
paralelo, para que o estado lgico presente em V seja comunicado ao ponto F,
pode-se escrever:
_ _
_
_
_
F = A.B + A.C.B + A.C.D + C.D + C.B + C.C.B
_
_
= A.B + B.(A.C+C) + A.C.D + C.D
_
_
= A.B + B.(A + C) + A.C.D + C.D
_ _
_
= A.B + A.B + B.C + A.C.D + C.D
_
_
_
= A.(B + B) + B.C + A.C.D + C.D
_
_
= A + B.C + A.C.D + C.D
_
_
= A + B.C + D.(C + C.A)
_
= A + B.C + C.D + A.D
_
_
= A.(1 + D) + C.(B + D) ou F = A + C.(B+ D)
38
Exemplo 4:
_
Provar que X + X.Y = X + Y . Sabe-se que:
_
X + Y = (X + Y) . (X + X)
logo,
_
_
= X.X + X.X + X.Y + X.Y
_
= X + X.Y + X.Y ou
_
= X + X.Y + X.Y
_
_
= X.(1 + Y) + X.Y = X + X.Y
c.q.d.
Exemplo 5:
Mostrar que
_
_
X.Y + Y.Z + X.Z = X.Y + Y.Z
Sabe-se que:
_
_
X.Y + Y.Z = X.Y.(1 + Z) + Y.Z.(1 + X)
_
_
= X.Y + X.Y.Z + Y.Z + X.Y.Z
_
_
= X.Y + Y.Z + X.Z.(Y + Y)
_
= X.Y + Y.Z + X.Z
c.q.d.
Exemplo 6:
Simplificar a funo descrita pelas seguintes alternativas de circuitos, cujos
diagramas so apresentados tanto sob a forma de rels quanto sob a forma de
portas lgicas integradas:
39
40
_ _ _
_ _ _
= A + B + A.C + B.C = A + A C + B + B C
_ _
=A+C+B+C
_ _
=A+B+C+C
_
= A + B + 1 = 1.
Ou seja: A funo resultante equivale ao nvel lgico 1.
Como deve ser interpretado este resultado?
Exemplo 7:
Utilizando a simbologia dos circuitos integrados para representar as portas
lgicas, esboar o diagrama que corresponde funo:
_ _
F = A.B ( C + A.C)
Soluo:
41
Ou seja, existe um circuito mais simples, constitudo apenas por uma porta lgica
AND, com trs entradas:
Exemplo 8:
Escrever as equaes lgicas que descrevem o funcionamento dos circuitos a
seguir e, atravs da lgebra, provar que os mesmos so equivalentes!
Soluo:
Por inspeo, v-se que
_ _
F1 = A.B + A.B
__________
____ ____
_
_
F2 = (A.B) . (A.B).
F2 = ( (A.B) . (A.B) ).
____ ____
_
_
_
F1 = (A.B) . (A.B)
42
Da,
___________
____ ____
=
_
_
F1 = F1 = (A.B) . (A.B) = F2.
Concluso: Os circuitos so equivalentes.
Exemplo 9:
Prova de equivalncia entre funes atravs de "Tabelas Verdade".
Provar que:
_
C + A.C = A + C
Para a comprovao da igualdade acima, pode-se construir uma tabela verdade
como a mostrada abaixo, contendo as expresses de interesse.
A
0
0
1
1
C
0
1
0
1
_
A.C
0
0
1
0
A+C
0
1
1
1
_
C+AC
0
1
1
1
_
Por inspeo, observa-se que as colunas relativas a (C + A.C) e (A + C) so
equivalentes, comprovando-se portanto a equivalncia entre as funes.
43
1. NOT
_ ____ ____
F = A=A.1 = A.A
2. AND
___
___
F = A.B = A.B
3. OR
_______
____________________
=
____
_____ _____
F = A + B F = (A . 1) . (B . 1)
44
1. NOT
_ _____ _____
F=A=A+0 = A+A
2. AND
F = A.B
___ _____
= ___ _ _
F = A.B = A + B
3. OR
_____
_____
F=A+B=A+B
45
X Y = X Y
X Y = X Y
(X Y) = X Y
XYX.Y=X+Y
X X.Y = (X.Y)
X(X+Y )=(X.Y)
X X.Y = X + Y
X(X+Y)=(X.Y)
X X.Y = (X + Y)
X(X+Y)=X.Y
XY
00=1
01=0
10=0
11=1
0 X = X
1 X=X
X X = 0
XX=1
46
A funo
_
_ _
_ _
_
F(A.B.C.D) = A.B.C.D + A.B.C.D + A.B.C.D + A.B.C.D + A.B.C.D,
encontra-se escrita sob a forma standard ou completa.
47
(0)
100
101
(4)
111
(5)
(7)
m(0,4,5,7)
MINTERMs:
0000
0011
0101
1101
(0)
(3)
(5)
( 13 )
48
m(0,3,5,13)
m(1,5,7,13,15)
Processo inverso:
Sabe-se que cada MINTERM tem os correspondentes binrios indicados a
seguir:
MINTERMs:
Binrio:
(1)
(5)
(7)
(13)
( 15 )
1101 1111
logo,
_ _ _
_ _
_
_
A.B.C.D A.B.C.D A.B.C.D A.B.C.D A.B.C.D
ou
_ _
_
_
_ _ _
F(A.B.C.D) = A.B.C.D + A.B.C.D + A.B.C.D + A.B.C.D + A.B.C.D
Quando a S.O.P. encontra-se representada na forma incompleta, a sua
representao numrica no possvel. Para tornar possvel esta representao, a
S.O.P. incompleta deve ser transformada em completa, seja atravs de artifcios
algbricos, ou mesmo atravs de tabelas verdade, sem que o valor lgico da
funo venha a sofrer alterao.
Exemplo de S.O.P. incompleta:
_ _
F(A,B,C,D) = A.B.C
49
m (8,9)
_ _ _
__
F(A,B,C,D) = A.B.C.D + A.B.C.D
50
V-se que as variveis "A", "C" e "D" esto ausentes. Assim, cria-se ento a
tabela-verdade conforme demonstrado abaixo, fazendo-se constar todas as
configuraes binrias possveis para tais variveis e, na coluna seguinte,
acrescentam-se as variveis presentes, atribundo-se os valores lgicos
pertinentes. Os decimais equivalentes s configuraes completas, definem os
MINTERMs da funo.
Variveis
Ausentes
ACD
000
001
010
011
100
101
110
111
ou seja,
Termos
Completos
ABCDE
00001
00011
00101
00111
10001
10011
10101
10111
Decimais
Equivalentes
MINTERMS
1
3
5
7
17
19
21
23
F(A,B,C,D,E) = m(1,3,5,7,17,19,21,23).
51
(5)
(8)
(3)
F(A,B,C,D) =
(9)
M(3,5,8,9).
Outro exemplo:
_
_
F(W,X,Y,Z) = ( W + X + Y + Z )
COMPLEMENTOS:
MAXTERM:
Ou seja:
9
F(W,X,Y,Z) = M (9)
52
0000
11
14
COMPLEMENTOS:
_ _ _ _ _
_
_ _ _ _
F = (A+B+C+D).(A+B+C+D).(A+B+C+D).(A+B+C+D).(A+B+C+D)
Quando a funo est expressa sob a forma incompleta, procede-se de modo
similar ao caso da S.O.P., conforme os exemplos:
Exemplo 1:
_ _
_
F(A,B,C,D) =(A+C+D).(A+B)
F1 . F2
Pela expresso F1,
_ _
_
F1 = A+C+D+(B.B)
_ _
_ _ _
F1 = (A+C+D+B).(A+C+D+B)
_ _
_ _ _
F1 = (A+B+C+D).(A+B+C+D).
Do mesmo modo,
_
_
_
F2 = A+B+(C.C)+(D.D)
_
_ _
_
F2 = (A+B+C).(A+B+C)+(D.D)
_
_
_
_ _
_ _ _
F2 = (A+B+C+D).(A+B+C+D).(A+B+C+D).(A+B+C+D)
53
ou seja,
F(A,B,C,D) = F1 . F2 ou
F(A,B,C,D) =
_ _
_ _ _
_
_
_
_ _
= (A+B+C+D).(A+B+C+D).(A+B+C+D).(A+B+C+D).(A+B+C+D)
Exemplo 2:
Encontrar a representao numrica do P.O.S.
_
_
_
F(W,X,Y,Z) = (W+Y).(W+Y+Z).(X+Y+Z)
Considerando-se todos os valores lgicos possveis para as variveis ausentes em
cada termo, tem-se:
_
W+Y :
[1+X+0+Z]
{ 8, 9, 12 ,13 }
_
W+Y+Z :
[0+X+1+0]
{ 2, 6 }
_
X+Y+Z :
[W+0+0+1]
{ 1, 9 }
F(W,X,Y,Z) = M (1,2,6,8,9,12,13)
Exemplo 3:
_
F(A,B,C,D) = A+C
Pelo mtodo da tabela-verdade:
BD
A B C D
MINTERM
00
0010
01
0011
tem-se
10
0110
11
0111
Complementos !:
54
F(A,B,C,D)= M (2,3,6,7)
AB
00
01
10
11
F
0
1
1
0
01
10
MINTERMs 1
ou
_
m(1,2).
55
0 0 . 1 1
0
_ _
ou
Ou seja:
F(A,B) = M (0,3) = m(1,2).
Isto significa que a expresso definida a partir da funo verdadeira, em S.O.P.,
equivalente definida a partir da funo falsa, em P.O.S.
Logo, tanto faz se exprimir uma mesma funo a partir dos 1's em S.O.P., quanto
a partir dos 0's em P.O.S.
Vale dizer que as expresses so equivalentes entre s, podendo uma delas
ser transformada na outra, atravs da aplicao do teorema de De Morgan e
outras propriedades algbricas!
56
XYZ
000
001
010
011
100
101
110
111
F
1
0
1
0
1
1
0
1
F(X,Y,Z) POS =
M(1,3,6)
m(0,2,4,5,7)
F(X,Y,Z) SOP
F(X,Y,Z) SOP
_ _ _ _
_
_ _
_
= X.Y.Z + X.Y.Z + X.Y.Z + X.Y.Z + X.Y.Z
_ _ _ _
_
_ _
_
_
= X.Y.Z + X.Y.Z + X.Y.Z + ( X.Y.Z + X.Y.Z ) + X.Y.Z
57
_ _ _
_ _
_
= X Z.(Y+Y) + X.Y(Z + Z) + X.Z(Y + Y)
__
_
= X.Z + X.Y + X.Z
_
_ _
F(X,Y,Z) SOP = X.Z + X.Y + X.Z
Da mesma maneira,
_
_ _ _ _
F(X,Y,Z) POS = (X+Y+Z).(X+Y+Z).(X+Y+Z)
_
_ _ _
= (X+Z).(Y+Y).(X+Y+Z)
_ _ _
= (X+Z).(X+Y+Z)
_
_
_ _ _ _
_
= X.X + X.Y + X.Z + X.Z + Y.Z + Z.Z
_ __ _ _
= X.Y + X.Z + Y.Z + X.Z
_ _ _
= (X.Y + X.Z) + X.Z
_ _
_
F(X,Y,Z) POS = X.Z + X.Y + X.Z
Pode-se observar, ento, que as expresses em S.O.P. e P.O.S resultam na
mesma equao lgica, provando-se a equivalncia entre as mesmas.
58
Exerccio:
Seja a funo definida pela tabela verdade abaixo:
DEC
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
ABCD
0000
0001
0010
0011
0100
0101
0110
0111
1000
1001
1010
1011
1100
1101
1110
1111
S.O.P.
_ _
_
_
A.B.C.D + A.B.C.D + A.B.C.D + A.B.C.D
0101
0111
1101
1111
(5)
(7)
(13)
(15)
.
. . F(A,B,C,D) = m(5,7,13,15)
59
F
0
0
0
0
0
1
0
1
0
0
0
0
0
1
0
1
ABCD
0000
0001
F
0
0
0010
MINTERMS MAXTERMS
A + B + C+ D
A B C D
A B C D
A + B + C+ D
A B C D
A + B + C+ D
0011
A B C D
A + B + C+ D
0100
A B C D
A + B+ C+ D
0101
A B C D
A + B+ C+ D
0110
A B C D
A + B + C+ D
0111
A B C D
A + B + C+ D
1000
A B C D
A + B + C+ D
1001
A B C D
A + B + C+ D
10
1010
A B C D
A + B + C+ D
11
1011
A B C D
A + B + C+ D
12
1100
A B C D
A + B+ C+ D
13
1101
A B C D
A + B+ C+ D
14
1110
A + B + C+ D
15
1111
A B C D
A B C D
A + B + C+ D
60
Ou seja:
_
_
_
F(A,B,C,D) = (A+B+C+D).(A+B+C+D).(A+B+C+D).
_
_
_ _ _ _
(A+B+C+D).(A+B+C+D).(A+B+C+D).
_ _
_ _ _
_ _ _ _
(A+B+C+D).(A+B+C+D).(A+B+C+D).
Atravs de manipulaes algbricas, conforme procedimentos anteriormente
mostrados, pode-se provar que as expresses em S.O.P e P.O.S so equivalentes;
ou seja:
F(A,B,C,D) =
m(2,3,4,6,10,11,13) = M (0,1,5,7,8,9,12,14,15)
61
2. 9 EXERCCIOS II
62
b) ABCD = ABCD;
___
_
___
d) ABC = A BC
m(0,1,2,9,13,16,18,24,25).
f) F(A,B,C,D,E) = M(3,5,6,8,9,12,13,14,19,22,24,25,30);
e) F(A,B,C,D,E) =
11. A partir das tabelas-verdade abaixo, expressar a funo "F" sob as formas
de Soma de Produtos e Produtos de Somas, e provar a equivalncia entre as
mesmas:
a)
0
0
0
0
1
1
1
1
X
0
0
1
1
0
0
1
1
Y
0
1
0
1
0
1
0
1
Z
0
0
1
1
0
1
1
0
F
b)
W
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
X
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
Y
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
Z
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
F
0
1
0
0
0
1
1
1
0
0
0
1
1
0
0
0
12. Para o circuito abaixo, encontrar o seu equivalente com portas lgicas do tipo
NAND e, depois, repetir o exerccio para portas do tipo NOR.
64
mtodo algbrico;
mapas de Karnaugh (MK);
mtodo tabular de Quine McCluskey e
algoritmos computacionais.
65
contnuamente adjacente tal que, somente uma nica varivel muda o seu estado
lgico, em relao aos lugares geomtricos vizinhos. Esses lugares geomtricos,
por sua vez, so definidos como estados adjacentes, identificando as variveis s
quais o teorema da adjacncia pode ser aplicado.
Os mapas criados para representar as funes at 4 variveis so mostrados a
seguir, com os seus MINTERMs e respectivas adjacncias:
Mapa de Karnaugh para 2 variveis:
MINTERM
0
1
2
3
ADJACNCIAS
1,2
0,3
0,3
1,2
A B+ A B = A
Entre os MINTERMs 0 e 2 :
A B+ A B= B
67
Entre os MINTERMs 3 e 1 :
A B+ A B=B
Entre os MINTERMs 3 e 2 :
A B + A B = A
MINTERM
0
1
2
3
4
5
6
7
ADJACNCIAS
1, 2, 4
0, 3, 5
0, 3, 6
1, 2, 7
0, 5, 6
1, 4, 7
2, 4, 7
3, 5, 6
68
MINTERM
0
1
2
3
4
5
6
7
ADJACNCIAS
1, 2, 4, 8
0, 3, 5, 9
0, 3, 6, 10
1, 2, 7, 11
0, 5, 6, 12
1, 4, 7, 13
2, 4, 7, 14
3, 5, 6, 15
MINTERM
8
9
10
11
12
13
14
15
ADJACNCIAS
0, 9, 10, 12
1, 8, 11, 13
2, 8, 11, 14
3, 9, 10, 15
4, 8, 13, 14
5, 9, 12, 15
6, 10, 12, 15
7, 11, 13, 14
69
Neste caso, utilizam-se dois mapas de 4 variveis fazendo com que um deles seja
integralmente adjacente ao outro. A varivel A, que a mais significativa, falsa
no primeiro MK e verdadeira no segundo. Assim, cada lugar geomtrico do
segundo mapa adjacente ao lugar correspondente do primeiro e vice-versa, uma
vez que todos eles tm apenas uma nica varivel (A) que muda de valor lgico.
Pelo exposto, ento, o MINTERM 2, por exemplo, adjacente ao 18, o 31 ao 15,
o 8 ao 24, e assim por diante.
Mapa de Karnaugh para 6 variveis:
O Mapa de Karnaugh para 6 variveis construdo por 4 MKs de 4 variveis. A
exemplo do caso para 5 variveis, os mapas so distribudos de modo que cada
um deles se apresenta como adjacente ao outro. Observa-se que o primeiro MK
tem a condio das variveis A e B serem ambas falsas (AB). O MK vizinho j
apresenta a condio A falsa e B verdadeira (AB) e, logo a seguir, (AB) e (AB),
tal que a seqncia completa faz com que todos os MKs sejam adjacentes entre
s, excetuando-se aqueles que se encontram em diagonal, justamente como
acontece no caso dos MINTERMs 1, 2 e 0, 3 no MK para 2 variveis. Da, os
MINTERMs 7, 23, 55 e 39 - por exemplo - serem adjacentes entre s.
70
71
A
0
0
1
1
B
0
1
0
1
F
1
0
0
0
m(0)
F(A, B) =
M (1,2,3).
72
M(1, 2, 3, 4, 5, 6),
0
1
2
3
4
5
6
7
A B C
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
73
F
1
0
0
0
0
0
0
1
DEC
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
A
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
B
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
e o MK correspondente:
74
C
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
D
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
F
0
0
0
0
0
1
0
1
0
0
0
0
0
1
0
1
Obviamente, basta que se possa representar uma funo qualquer na sua forma
numrica em S.O.P., para se ter a indicao de em que termos mnimos do MK
deve-se colocar o valor lgico 1, que corresponde s configuraes binrias para
as quais a funo verdadeira. Quando se tem a expresso numrica em P.O.S.,
os termos mximos indicam onde se deve colocar o valor lgico 0 que
corresponde s configuraes binrias para as quais a funo falsa.
As tabelas-verdade e os respectivos mapas de Karnaugh para cinco e seis
variveis deixam de ser mostrados, devido grande extenso dos mesmos. As
suas aplicaes sero vistas oportunamente, a partir das suas representaes
numricas, por serem muito mais compactas.
75
resultando em:
F = ( A + B )( A + B ) = A A + A B + A B + B B
F = A( 1 + B + B ) = A
Evidentemente, a simplificao realizada acima, tanto em S.O.P. quanto em
P.O.S., foi levada a termo atravs de manipulaes algbricas, apresentando o
resultado F= A em qualquer dos dois casos.
O Mapa da Karnaugh correspondente funo dada, pode ser construdo
conforme indicado:
depende desta varivel. Assim, como A se mantm constante com o valor lgico
1, esta varivel complementada, e o resultado da simplificao igualmente:
FPOS = A
Mais uma vez, tal concluso, diretamente do MK, equivale aplicao do
teorema da adjacncia, por inspeo.
Exemplo 2: Simplificar a funo: FSOP(A,B,C) = m(0,1,4,5)
ou
F= A B C+ A B C + A B C+ A B C ,
77
M{3, 7} = ( B + C) e M{6, 7} = ( A + B )
ou seja:
FPOS = ( B + C).( A + B ).
tem-se:
m{1 e 5} = A C D
m{6 e 7} = A B C
m{12 e 13} = A B C
FSOP(A,B,C,D) = A C D + A B C + A B C + A C D .
A anlise da expresso em P.O.S. pode ser realizada a partir dos termos mximos
adjacentes:
M{10 e 14} = A + C+ D ;
M{8 e 9} = A + B + C ;
M{2 e 3} = A + B + C
M{0 e 4} = A + C + D , resultando em:
Nota-se que os termos m(5, 7, 13, 15) so todos adjacentes entre si, gerando um
termo simplificado reconhecido como BD o qual, por sua vez, um termo
redundante; isso porque, absolutamente todos os MINTERMs considerados
nessa simplificao j se encontravam, anteriormente, com enlaces ou
adjacncias com outro termo. Embora um mesmo termo mnimo ou mximo
possa participar de diversos enlaces ou adjacncias, sempre que todos os termos
envolvidos j se encontram participando de enlaces outros, essa simplificao
gerar um termo redundante, desnecessrio composio da equao lgica.
Para demonstrar tal afirmativa, pode-se tomar a equao simplificada
anteriormente:
FSOP(A,B,C,D) = A C D + A B C + A B C + A C D .
e acrescentar-se ento o termo BD:
FSOP(A,B,C,D) = A C D + A B C + A B C + A C D + B D .
A incluso desse termo na equao permite o seguinte desenvolvimento
algbrico:
80
FSOP(A,B,C,D) =. ( A C + A C) B + ( A C + A C ) D + B D .
Tomando-se como referncia o que foi definido no Capitulo II, esta expresso
equivale evidentemente a:
____
FSOP(A,B,C,D) =. B(AC) + (AC)D + BD.
Lembrando-se que a relao XY + Y Z + XZ = XY + Y Z verdadeira,
conforme demonstrado ainda no Captulo II - Exemplo 5 -, reconhece-se ento
que o termo B associado a X, e o termo D associado a Z, permite provar que o
termo BD no necessrio para definir a equao lgica em questo.
sempre possvel demonstrar-se algebricamente que um termo redundante no
contribui para o estabelecimento de uma equao lgica.
Exemplo 5: Simplificar a funo:
FSOP(A,B,C,D) = m(0,5,7,8,13,15)
= FPOS(A,B,C) = M(1,2,3,4,6,9,10,11,12,14)
81
m{0 e 8} = B C D
FSOP(A,B,C,D) = B.D + B C D
Em termos de P.O.S.:
M{1,3,9,11} = ( B + D )
M{4,6,12,14} = ( B + D )
M{2,6,14,10} = ( C+ D )
FPOS(A,B,C) = ( B + D ) + ( B + D ) + ( C+ D ).
Exemplo 6: Simplificar a funo:
FPOS(A,B,C,D) = M(1,3,4,5,6,7,8,9,13,15)
= FSOP (A,B,C,D) = m(0,2,10,11,12,14)
Partindo-se das definies chega-se ao MK:
Da,
82
M{8,9} = A + B +C
M{1,3,5,7} = A + D
M{5,7,13,15} = B + D
M{4,5,6,7} = A + B ou
FPOS = ( A + B +C )+ (A + D ) + ( B + D ) + (A + B )
Quanto FSOP(A,B,C,D),
m{12,14} = A B D
m{0, 2} = A B D
m{10,11} = A B C
FSOP(A,B,C,D) = A B D + A B D + A B C
Exemplo 7: Simplificar a funo:
FPOS(A,B,C,D) = M(1,3,4,5,6,7,9,10,11,14,15) ou
FSOP(A,B,C,D) = m(0,2,8,12,13). Da o MK:
83
isto :
ou
FSOP(A,B,C,D) = A B D + A B C + A C D
Nos casos em que mais de uma soluo se torne possvel, no processo de
simplificao, deve-se escolher a soluo que apresente menor nmero de
inversores, ou que contenha portas lgicas convenientes, levando-se em
considerao a disponibilidade das mesmas em laboratrio, ou outras
consideraes ditadas pelo bom senso do projetista.
Exemplo 8: Simplificar a funo:
FSOP(A,B,C,D,E) = m(3,5,6,8,9,12,13,14,19,22,24,25,30)
ou
FPOS(A,B,C,D,E) = M(0,1,2,4,7,10,11,15,16,17,18,20,21,23,26,27,28,29,31)
84
Como nos casos anteriores, podem ser identificadas as seguintes adjacncias com
as respectivas simplificaes:
Para FSOP(A,B,C,D,E):
m{5,13} = A C D E
m{3,19} = B C D E
m{8,9,12,13} = A B D m{6,14,22,30} = C D E
m{8,9,24,25} = B C D
M{0,1,16,17} = (B + C + D)
M{2,10,18,26} = (C + D + E)
M{11,15,27,31} = ( B + D + E )
M{20,21,28,29} = ( A + C + D )
M{7,15,23,31} = ( C+ D + E )
FPOS(A,B,C,D,E) =
= (B+D+E).(B+C+D).(C+ D +E).( B + D + E ).( A + C + D ).( C+ D + E )
85
ou
m{0,4,16,20} = B D E
m{0,1,4,5} = A B D
m{30,31} = A B C D
m {4,6,12,14;20,22,28,30} = C E
resultando em:
86
FSOP(A.B.C.D.E) = A B C D E + B D + A B.C.D. + A B D + C E
M{8,9,24,25} = B + C + D
M{17,19,21,23} = A + B + E
M{13,15}
= A + B + C+ E
M{24,25,26,27} = A + B + C
Isto :
FPOS =
= ( C + D + E )( B + C + D )( B + D + E )( A + B + E )( B + D + E )( A + B + C+ E )( A + B + C )
M (0,5,7,8,9,12,13,23,24,25,28,29,37,40,42,44,46,55,56,57,60,61)
Da expresso em P.O.S. pode-se construir o conjunto de mapas para 6 variveis,
a seguir resultando nas equaes:
87
88
Para FSOP(A,B,C,D,E) =
m (1, 2, 3, 4, 6, 10, 11, 14, 15, 16, 17, 18, 19, 20, 21, 22, 26, 27, 30, 31, 32,
33, 34, 35, 36, 38, 39, 41, 43, 45, 47, 48, 49, 50, 51, 52, 53, 54, 58, 59, 62, 63),
tem-se:
m{4,6,20,22;36,38,52,54}
=C D F
m{16,17,20,21,48,49,52,53} = B C E
m{1,3,17,19,33,35,49,51} = C D F
m{2,6,14,10,18,22,26,30} = A E F
m{18,22,26,30,50,54,58,62} = B E F
m{11,15,27,31,43,47,59,63} = C E F
m{41,43,45,47} = A B C F .
m{32,34,36,38,48,50,52,54} = A C F
m{35,39,43,47} = A B E F
89
F(A,B,C,D) = A B + C D + A C D
90
Evidentemente, a partir deste MK, cada um dos termos que aparece (sem
simplificao, j que se deseja encontrar a expresso completa), reconstitui a
expresso algbrica standard indicada a seguir:
F (A,B,C,D) = A B C D + A B C D + A B C D + A B C D +
+ A B C D + A B C D +A B C D
91
m(2,7,8,13) = M(0,1,3,4,5,6,9,10,11,12,14,15)
8. Encontrar a expresso mais simples, em S.O.P. e P.O.S. para:
F(A,B,C,D,E) = m(2,7,8,13,18,23,24,29)
9. Encontrar a expresso mais simples, em S.O.P. e P.O.S. para:
F(A,B,C,D,E) =
M(0,5,10,15,16,21,26,31)
M(0,2,8,10,16,18,24,26,32,34,40,42,50,56,58)
93
94
4 CIRCUITOS COMBINACIONAIS
95
circuitos aritmticos;
codificadores;
decodificadores;
comparadores;
geradores e detetores de paridade;
multiplexadores;
demultiplexadores e
outros circuitos destinados a sistemas de comando ou controle.
correspondem aos estados lgicos 1 ou 0 respectivamente, tm-se a tabelaverdade e o mapa de Karnaugh indicados abaixo. Tal tabela-verdade elaborada
partindo-se das seguintes consideraes:
a) considerando-se inicialmente que os dois interruptores e a lmpada se
encontrem desligados, qualquer interruptor que venha a mudar de estado lgico
ligar a lmpada.
b) do mesmo modo, quando a lmpada se encontrar ligada, qualquer mudana de
estado em qualquer dos interruptores, a desligar.
Examinando-se todas as alternativas possveis, pode-se construir ento a tabelaverdade, bem como o correspondente Mapa de Karnaugh, os quais descrevem a
situao para qualquer caso:
A B
0
0
0
1
1
0
1
1
F
0
1
1
0
F(A,B) = A B
ou
O circuito equivalente :
97
__
F = T + N.P, resultando no circuito lgico abaixo:
98
DEC
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
A B C D
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
1 0 1 0
1 0 1 1
1 1 0 0
1 1 0 1
1 1 1 0
1 1 1 1
F
1
1
1
0
1
0
0
0
1
0
0
0
0
0
0
0
99
_ __ _ _ _ _ _ _ _ _ _
=BCD+ABD+ACD+ABC
e
_ _ _ _ _ _ _ _ _ _ _ _
= (A + B) (C + D) (B + D) (B +C) (A + D) (A + C)
100
A
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
B C
0
0
0
0
0
1
0
1
1
0
1
0
1
1
1
1
0
0
0
0
0
1
0
1
1
0
1
0
1
1
1
1
D
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
m(11,13,14,15)
F (A,B,C,D) = M(0,1,2,3,4,5,6,7,8,9,10,12)
101
F
0
0
0
0
0
0
0
0
0
0
0
1
0
1
1
1
102
Soluo :
Pelas condies estabelecidas no problema pode-se construir a tabela-verdade
abaixo :
X
0
1
2
3
4
5
6
7
A
0
0
0
0
1
1
1
1
B
0
0
1
1
0
0
1
1
C
0
1
0
1
0
1
0
1
X 2 Y5
0 0
1 0
4 0
9 0
16 0
25 0
36 1
49 1
Y4 Y3
0 0
0 0
0 0
0 1
1 0
1 1
0 0
1 0
Y2
0
0
1
0
0
0
1
0
Y1
0
0
0
0
0
0
0
0
Y0
0
1
0
1
0
1
0
1
ou
_
Y4 = A ( B C )
_
_
Y3 = A B C + A B C
_
_
= C.(A B + A B)
ou
Y3 = C.( A B )
_
_ _
Y2 = A B C + A B C
_ _
=BC(A+A)
ou
103
_
Y2 = B C
Y1 = 0 , por inspeo :
Y1 = 0
_ _
_
_
Y0 = A B C + A B C + A B C + A B C
_
_
_
= A C.(B + B) + A C.(B + B)
_
= C (A + A)
ou
Y0 = C
Da,
A
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
B
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
C
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
D
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
F
0
1
1
0
1
0
0
1
1
0
0
1
0
1
1
0
Logo,
F (A,B,C,D) = m (1,2,4,7,8,11,13,14)
O mapa de Karnaugh corresponde a:
105
106
A B S Cout
0 0 0 0
0 1 1 0
1 0 1 0
1 1 0 1
0 0 1 0
0 1 0 1
1 0 0 1
1 1 1 1
Cin representa o carry ou o transporte (vai-um) do somador anterior, que pode ser
0 ou 1. A e B correspondem aos bits a serem somados; S e Cout correspondem
soma e ao carry seguinte.
Os MKs correspondentes so:
107
Vale observar que optou-se pela simplificao da funo Cout atravs das
adjacncias m{3 e 7}, mantendo-se os termos no adjacentes m{5 e 6}, na
condio de guardarem entre s a relao ( A B ). Tal artifcio permite a
utilizao desse XOR, j pertencente equao anterior da funo S ,
aproveitando-a tambm para a implementao da funo Cout .
108
DEC
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
109
[A>B] = m(4,8,9,12,13,14) ,
110
111
Projetar um circuito gerador e detetor de paridade par e mpar para uma palavra
de 4 bits.
O bit de paridade um dgito binrio de teste que adicionado palavra ou
informao, o qual, atravs de adequada codificao, pode possibilitar a deteo
de um erro numa informao transmitida.
Diz-se que o cdigo gerado do tipo paridade par, quando a soma dos 1's
presentes na informao total, incluindo o bit de teste, resulta em um nmero par!
A recproca verdadeira, para o caso do cdigo do tipo paridade mpar.
Assim, tomando-se os bits A, B, C e D como relativos informao, e P e I
como os de paridade par e mpar, a serem gerados, pode-se construir a tabelaverdade:
DEC
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
A B
0 0
0 0
0 0
0 0
0 1
0 1
0 1
0 1
1 0
1 0
1 0
1 0
1 1
1 1
1 1
1 1
C
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
D
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
P
0
1
1
0
1
0
0
1
1
0
0
1
0
1
1
0
I
1
0
0
1
0
1
1
0
0
1
1
0
1
0
0
1
m(1,2,4,7,8,11,13,14).
112
P(A,B,C,D) = ( B D ) ( A C )
Evidentemente,
_________
I(A,B,C,D) = P(A,B,C,D)
113
O circuito corresponde a:
114
Como se sabe (vide Captulo I), o Cdigo Excesso de Trs gerado somando-se
3 ao cdigo BCD, como indicado na tabela-verdade logo a seguir. Considerandose que o BCD tem a sua representao vlida apenas para os dgitos do sistema
decimal (0 a 9), as configuraes que correspondem a 10, 11, 12, 13, 14 e 15 no
tm uma representao simples em E3E2E1E0. Essas configuraes so compostas
e representadas dgito a dgito. Por essa razo, as sadas E3E2E1E0, na tabelaverdade, assumem estados considerados indiferentes. Esses estados so
representados por (x), (d) ou (), tanto na tabela-verdade quanto nos mapas de
Karnaugh.
A tabela-verdade e o correspondente Mapa de Karnough, neste caso, so
construdos a partir da definio do cdigo em questo, conforme consta no
Captulo I:
DEC
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
B3
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
B2
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
B1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
B0 E3
0 0
1 0
0 0
1 0
0 0
1 1
0 1
1 1
0 1
1 1
0 x
1 x
0 x
1 x
0 x
1 x
115
E2
0
1
1
1
1
0
0
0
0
1
x
x
x
x
x
x
E1 E0
1 1
0 0
0 1
1 0
1 1
0 0
0 1
1 0
1 1
0 0
x x
x x
x x
x x
x x
x x
116
ou,
_ _
E1 = B1.B0 + B1.B0 = B1 B0.
Quanto ao MK(E0), considerando-se os estados indiferentes m10, m12, e m14
como lgico 1 e os demais como 0, tem-se:
_
E 0 = B0
117
118
CIN A
0
0
0
0
0
1
0
1
1
0
1
0
1
1
1
1
0
0
0
0
0
1
0
1
1
0
1
0
1
1
1
1
B
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
S1
0
1
1
0
1
0
0
1
0
1
1
0
0
1
1
0
C1OUT
0
0
0
1
0
1
1
1
0
1
0
0
0
1
0
0
Logo,
S(K,CIN,A,B) = m(1,2,4,7,9,10,13,14)
COUT(K,CIN,A,B) = m(3,5,6,7,9,13)
A partir das expresses acima pode-se construir os Mapas de Karnaugh para as
e COUT(K,CIN,A,B), conforme os procedimentos
funes S(K,CIN,A,B)
anteriormente mostrados, chegando-se ento s minimizaes pertinentes.
Contudo, este problema, aparentemente de maior complexidade, pode ser
resolvido por mera inspeo, desde que se observe o seguinte:
119
O texto do problema diz que para K=0 a funo deve ser um somador completo.
Assim, sabendo-se que as equaes e o circuito para o somador completo so
aquelas definidas no tem IV.7: S = A B Cin e Cout = A.B + Cin ( A B ),
correspondendo ao circuito:
120
121
4.12 MULTIPLEXADOR/DEMULTIPLEXADOR:
se apresenta como:
123
B3 B2 B1 B0 G3 G2 G1 G0
0 0 0
0 0 0 0 0
0 0 0
1 0 0 0 1
0 0 1
0 0 0 1 1
0 0 1
1 0 0 1 0
0 1 0
0 0 1 1 0
0 1 0
1 0 1 1 1
0 1 1
0 0 1 0 1
0 1 1
1 0 1 0 0
1 0 0
0 1 1 0 0
1 0 0
1 1 1 0 1
1 0 1
0 1 1 1 1
1 0 1
1 1 1 1 0
1 1 0
0 1 0 1 0
1 1 0
1 1 0 1 1
1 1 1
0 1 0 0 1
1 1 1
1 1 0 0 0
125
126
127
4.14 DECODIFICADORES:
A exemplo das informaes lgicas que devero estar disponveis na entrada dos
multiplexadores, ou de qualquer outra estrutura como reconstituidora de linhas de
atuao de circuitos de controle, ou de endereamento de memrias e outras
aplicaes, os decodificadores exercem, apesar da sua simplicidade, um papel
muito importante no interfaceamento de circuitos lgicos e digitais.
Por exemplo, no caso do endereamento da informao para uma nica linha,
entre vrias outras, ou barramento, as variveis de entrada podem exercer o papel
de selecionadoras de linha, similarmente ao que foi visto no caso dos
demultiplexadores.
A filosofia de operao dos decodificadores pode ser ilustrada a partir do
diagrama de blocos mostrado a seguir, onde B1 e B0 representam as variveis de
entrada, enquanto I0 , I1 , I2 e I3 , as diversas linhas a serem energizadas, ou
acessadas.
I3
0
0
0
1
I2
0
0
1
0
128
I1
0
1
0
0
I0
1
0
0
0
O circuito correspondente :
Este circuito muito simples, para apenas duas variveis de entrada, pode ser
expandido para n variveis, podendo ento apresentar na sada at 2n linhas,
associadas s diversas configuraes.
Os decodificadores se prestam a variadas aplicaes, a exemplo de gerao de
formas de onda, conversores BCD x 7 segmentos, gerao aleatria de funes
lgicas, desempenhando tambm um importante papel nos circuitos de
endereamento de memrias semicondutoras.
129
Como deve ter sido notado, as solues apresentadas neste captulo privilegiaram
a resoluo dos problemas propostos a partir das expresses em soma de
produtos (S.O.P.) mas, evidentemente, todos os problemas podem ser
solucionados sob a forma de P.O.S.
O desenvolvimento de tais expresses deve ser realizado como exerccio por
parte do leitor, objetivando maior segurana no entendimento dos procedimentos
aqu discutidos.
131
4. 16 EXERCCIOS IV
5 3 1 1
WXYZ
0 0 0 0
0 0 0 1
0 0 1 1
0 1 0 0
0 1 0 1
1 0 0 0
1 0 0 1
1 0 1 1
1 1 0 0
1 1 0 1
Cdigo
0011
0010
0110
0111
0101
0100
1100
1101
1111
1110
1010
1011
132
134
5 FLIP-FLOPs
Os Flip-Flops so dispositivos especiais que permitem armazenar uma dada
informao do sistema binrio e, por essa razo, so tambm conhecidos como
elementos de memria ou clulas de memria.
Para descrever o comportamento das funes elementares dos circuitos
combinacionais, estudados anteriormente, as tabelas-verdade representavam uma
fonte de informaes que permitiam o estabelecimento das equaes lgicas.
Devido aos aspectos dinmicos do funcionamento dos FLIP-FLOPs, um outro
tipo de representao se torna mais indicado e designado como diagrama de
estados.
Os diagramas de estados permitem uma descrio bastante compacta das
transies (mudana de estado lgico de 0 para 1, ou vice-versa) que so
realizadas pelos FLIP-FLOPs, em funo das variveis de entrada e de sada,
alm de facilitarem a elaborao de uma tabela de estados, ou transio, a qual
caracteriza a dinmica do circuito.
Os FLIP-FLOPs so geralmente comandados por trens de pulsos (clock), que
definem com que freqncia as aes ou transies devem ocorrer, para que uma
determinada seqncia de operaes seja executada.
Cada Flip-Flop definido atravs de um diagrama de estados que d origem a
uma tabela-verdade denominada Tabela Caracterstica, da qual resultam outras
duas, conhecidas como Tabela de Estados (ou Tabela de Transio) e Tabela de
Excitao.
A Tabela Caracterstica explicita o que sucede na sada do dispositivo, em funo
das variveis de entrada, aps a ocorrncia de um pulso de comando ou tambm
denominado pulso clock.
A Tabela de Estados ou Transio uma verso expandida da Tabela
Caracterstica, constando o estado lgico do momento da observao (ou atual)
em que o dispositivo se encontra, alm das variveis de entrada nesse mesmo
momento, e a determinao do estado lgico seguinte da sada, em funo das
mencionadas variveis.
135
Rn
0
1
0
1
Qn+1
Qn
0
1
x
Esta tabela-verdade, que nada mais do que uma expanso da tabelacaracterstica, registra qual ser o estado lgico previsto para a sada no momento
seguinte ao de observao ( Qn+1 ), em funo dos estados lgicos das entradas e
da prpria sada, no momento atual de observao (n).
137
Sn
Rn Qn
0
1
2
3
4
5
6
7
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
Qn+1
0
1
0
0
1
1
x
x
m (1,4,5) + d (6,7)
138
11
Q'
R
Como pode ser mostrado atravs da tabela de estados ou transio, todas as vezes
que a sada Q assume um dado valor lgico (no momento n+1), a sada do
NAND associada a Q, apresenta o valor lgico complementar ao da sada Q. Por
uma questo de praticidade e flexibilidade na utilizao dos Flip-Flops, as sadas
complementares quase sempre tambm se encontram disponveis nos Circuitos
Integrados (CIs) como parte integrante dos circuitos lgicos integrados. O
circuito mostrado acima geralmente denominado latch e se constitui na clula
bsica de memria ou no Flip-Flop essencial, sendo representado em diagramas
lgicos pelo bloco indicado abaixo:
S
QN
139
Ck
Q'
R
_
_
Qn+1 = (Sn )+ (Qn + Rn)
Da,
Q'
Q
R
140
Ck
Q
R
Ck
Cks
Ck
Ckd
Estes circuitos fazem com que o pulso clock permita a atuao da clula de
memria na subida (do nvel lgico 0 para o nvel lgico 1) ou na descida do
mesmo (do nvel lgico 1 para o nvel 0). Este artifcio permite que as transies
de um estado lgico para outro possam ocorrer com maior velocidade.
5.1.4 Tabela de Excitao FF-SR:
S n Rn
0
1
0
x
0
1
0
1
x
0
1
0
141
5.2 FLIP-FLOP JK
Como no caso anterior, o diagrama de estados indica o que ocorre com a sada Q
do Flip-Flop JK na presena dos valores lgicos das entradas J e K, dependendo
do estado em que a sada se encontra. Em outras palavras, se o dispositivo se
encontrar no estado lgico 0, num dado momento de observao, caso as
entradas JK estejam, respectivamente, com os valores 00 ou 01, o dispositivo
dever ser mantido no estado em que se encontra (0); caso as entradas
apresentem os valores lgicos JK = 10 ou 11, o Flip-Flop dever fazer a transio
do estado lgico 0 para o estado 1 (0 1). Este diagrama de estados tambm
indica que, no caso de o Flip-Flop se encontrar no estado lgico 1, se as entradas
S e R apresentarem valores lgicos 00 ou 10, o Flip-Flop continuar no estado
142
Jn
Kn
Qn
0
1
2
3
4
5
6
7
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
143
Qn+1
0
1
0
0
1
1
1
0
m(1,4,5,6).
Q'
144
Ck
Q'
K
J
Q
Cp
Q'
K
MASTER
SLAVE
R
ou
145
S
J
Q
CP
K QN
R
Qn Qn+1
0
0
1
1
Jn Kn
0
1
x
x
0
1
0
1
x
x
1
0
146
5.3 FLIP-FLOP T
O Diagrama de Estados indica que este Flip-Flop apresenta apenas uma entrada
denominada T. Quando a entrada T apresenta valor lgico 0, o Flip-Flop no
muda de estado e, quando tal entrada assume valor lgico 1, o Flip-Flop faz a
transio para o estado complementar ao que se encontrava no momento de
observao (n). As tabelas verdade resultantes apresentam-se a seguir:
Tn
0
1
Qn+1
Qn
DEC
Tn
Qn
0
1
2
3
0
0
1
1
0
1
0
1
Qn
147
Qn+1
0
1
1
0
m(1,2).
O MK correspondente:
Qn Qn+1
Tn
0
1
1
0
0
0
1
1
0
1
0
1
148
Esta tabela de excitao apenas indica que, no caso do Flip-Flop T, sempre que
se deseja promover uma transio (0 1 ou 1 0), deve-se apresentar na
entrada T o valor lgico 1. Naturalmente, o valor 0 na entrada T faz com que o
Flip-Flop mantenha-se no estado em que se encontrava no momento de
observao n.
5.4 FLIP-FLOP D
Dn
0
1
Qn+1
0
1
149
DEC
Dn
Qn
Qn+1
0
1
2
3
0
0
1
1
0
1
0
1
0
0
1
1
Da,
Qn+1 =
m(2,3).
Mapa de Karnaugh:
Logo,
Qn+1 = Dn
Qn Qn+1
0
0
1
1
Dn
0
1
0
1
0
1
0
1
Esta Tabela de Excitao informa apenas que, quando se deseja que o estado
seguinte do Flip-Flop (Qn+1) apresente um determinado valor lgico, basta
150
151
5.5.1 Converso do FF SR em FF JK
( Qn , Jn , Kn ) e Rn = ( Qn , Jn , Kn )
Qn Qn+1
0
0
1
1
0
1
0
1
Sn Rn
0
1
0
x
x
0
1
0
Jn Kn
0
1
x
x
x
x
1
0
Rn
_
Sn = Qn J n
Rn = Qn Kn-
ou
152
J
K
QN
Sn Rn
0
1
0
x
0
1
0
1
x
0
1
0
Tn
0
1
1
0
Rn
_
Sn = Qn Tn
Rn = Qn Tn
Logo,
153
QN
Sn Rn
0
1
0
x
0
1
0
1
x
0
1
0
Dn
0
1
0
1
e
Os Mapas de Karnaugh correspondentes:
Sn
Rn
S n = Dn
_
Rn = Dn
Logo,
ou
D
154
QN
Jn Kn
Tn
0
1
x
x
0
1
1
0
0
1
0
1
x
x
1
0
Mapas de Karnaugh:
Kn
Jn
ou
Jn = Tn
Kn = Tn
S
J
Q
CP
K QN
R
155
Dn
Tn
0
1
0
1
0
1
1
0
0
0
1
1
0
1
0
1
Mapa de Karnaugh:
Equao :
D n= Q n
Tn
ou
T
CP QN
Operao em Qn+1
mudar de estado
setar o dispositivo
resetar o dispositivo
manter o estado anterior
An
Bn Qn
0
1
2
3
4
5
6
7
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
Qn+1
0
1
0
1
0
1
0
1
1
0
1
1
0
0
0
1
m(0,2,3,7).
157
Sn Rn
0
1
x
x
0
1
0
1
An Bn
x
x
1
0
1
0
x
x
x
x
0
1
Rn
Equaes simplificadas:
_ _
Sn = Q n A n
_
Rn= Qn Bn
Vale dizer ento que, o circuito que realiza o FF-AB, atravs do FF-SR, :
An
Bn
158
QN
Q'
159
160
nmero de funes possam vir a ser configuradas num mesmo bloco de circuito
integrado, a exemplo de codificadores, decodificadores, interfaces, controladores,
contadores, memrias semicondutoras, shift-registers, etc.
Assim como nos circuitos digitais integrados sob a forma de portas lgicas do
tipo AND, NAND, OR, NOR, OREx, NOREx, AOI, Flip-Flops e outras, vrias
Famlias de FPGAs surgiram, sendo as suas caractersticas e aplicaes
apresentadas nos manuais dos respectivos fabricantes, mediante Application
Notes correspondentes.
Dentre as diversas Linhas ou Famlias de FPGAs destacam-se as seguintes
Famlias: XC4000, Spartan, Spartan XL, Spartan-II, Virtex, Virtex-E,
Virtex-II/Virtex-II PRO e Spartan 3, alm de outras desenvolvidas por
indstrias especializadas, cada uma delas objetivando apresentar elevada
performance ou desempenho dos circuitos eletrnicos que utilizam tais
dispositivos.
As consideraes aqui apresentadas visam apenas mostrar algumas opes
relativas sntese dos circuitos lgicos que so desenvolvidos a partir dos
procedimentos discutidos nos captulos anteriores, assunto este que se encontra
em permanente evoluo, enquanto tecnologia aplicada, e foge ao escopo do
presente trabalho, o qual procura principalmente apresentar os mtodos de
anlise e sntese dos circuitos lgicos, enfatizando a sua metodologia ou filosofia
de abordagem, em lugar dos aspectos estritamente tecnolgicos.
Naturalmente, os leitores interessados nos aspectos eminentemente tcnicos
quanto implementao dos circuitos dessa natureza, tero acesso s
informaes adequadas nos manuais dos fabricantes, buscando compatibilizar a
sntese dos circuitos especficos a serem desenvolvidos com a disponibilidade
das portas lgicas, ou circuitos integrados dedicados, disposio nos seus
laboratrios.
Vale ressaltar ainda que, grande nmero de referncias a livros, manuais e artigos
sobre esse tema encontra-se disponvel tambm atravs de Application Notes
em artigos especializados, inclusive de fcil acesso por meio eletrnico via
internet (Wikipdia ou similares).
As consideraes abaixo, por exemplo, de carter mais aplicado aos dispositivos
em pauta, so provenientes de informaes fornecidas diretamente dos manuais
dos fabricantes ou sites especializados, para efeito de ilustrao quanto s
161
162
163
reprogramado toda vez que for energizado. Assim, geralmente utiliza-se uma
pequena memria FLASH EEPROM (Electrically Erasable Programmable Read
Only Memory), cuja funo carregar automaticamente as clulas de
armazenamento, a cada vez que o FPGA re- energizado.
6.1.2 Para efeito de ilustrao, apresenta-se abaixo o aspecto de um FPGA
da Altera
164
165
167
168
REFERNCIAS
BURGER, Peter. Digital design: a practical course. New York: John Wiley,
1988.
DEWEY, Allen. Analysis and design of digital systems with VHDL. AndoverUK: International Thomson, 1997.
GREENFIELD, J. D. Practical digital design using ICs. 2th ed. New York: John
Wiley, 1983.
COLOFO
Formato
21 X 29,7 cm
Tipologia
Cian
Tiragem
300
170