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C
despendido em instrues da classe C com o melhoramento t
C
=
4,8/2 = 2,4 s. O novo tempo total T
C at 150
C.
(a) [10] Pretende-se representar os valores medidos em complemento para 2. Indique o nmero N de
bits mnimo que deve ser utilizado para representar os valores medidos em graus Celsius.
Gama de -40 a +150. Como a gama de N bits em complemento para 2 [2
N1
; 2
N1
1],
necessrio ter no mnimo N = 9.
O valor imposto pelo limite superior do intervalo: temos 2
7
= 128 e 2
8
= 256, logo N = 9.
(b) [10] Represente os valores decimais M = 10 e N = 37 em complemento para 2 com o nmero de
bits determinado na alnea anterior. (Nota: Se no resolveu a alnea anterior, assuma N = 12.)
M = 111110110 N = 000100101
(c) [10] Calcule M N em complemento para 2 e comente o resultado.
Tem-se N = 111011011.
M + (N) = 111110110 + 111011011 = 111010001
No ocorre overow.
3. [15] Considere o nmero A cuja representao em vrgula utuante (IEEE-754, 32 bits) A=40D00000
16
.
Apresente a representao de 4A no mesmo formato.
Basta somar dois ao expoente, o que produz 4A=41D00000
16
.
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Arquitetura e Organizao de Computadores 2011/12
4. Considere o circuito lgico da gura e a tabela de verdade que dene o bloco sombreado.
)
*
/:;
+
.)*+
:
;
X Y G
0 0 0
0 1 1
1 0 0
1 1 0
(a) [10] Apresente uma expresso da funo G(X, Y ).
G(X, Y ) = XY
(b) [15] Encontre uma expresso simplicada para a funo F(A, B, C) realizada pelo circuito.
F(A, B, C) = G(A+B, BC) +A
= (A+B)BC +A
= ABC +A
= BC +A
(c) [10] Mostre que o circuito seguinte realiza a mesma funo do circuito anterior.
.)*+
)
*
+
A funo deste novo circuito F(A, B, C) = BCA = BC + A, vericando-se que a
mesma do circuito original.
Alternativamente, poder-se-iam representar numa tabela de verdade as funes dos circuitos
e concluir que eram iguais.
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5. Considere o seguinte circuito sequencial, constitudo por quatro ip-ops, um descodicador de 2
para 4 e um multiplexador. Os ip-ops so sensveis transio ascendente (0 1) do sinal de
relgio (CLK) e o seu estado inicial 0. Os circuitos so habilitados quando en = 1.
+
DN
CLK
D Q
en
CLK
D Q
en
CLK
D Q
en
CLK
D Q
en
1
0
3
2
Y
S0
MUX4_1
S1
Y1
Y0
DEC2_4
Y3
Y2
1
0
en
AW1
WR
AW0
AR1
AR0
DOUT
(lsb)
(lsb)
FF0
FF1
FF2
FF3
Q0
Q1
Q2
Q3
(a) [20] Na tabela seguinte apresentam-se, em cada linha, valores das entradas e/ou sadas do circuito.
Complete-a com os valores em falta para a sucesso de ocorrncias indicada.
DIN AW1 AW0 WR AR1 AR0 CLK Q3 Q2 Q1 Q0 DOUT
1 0 1 1 0 0 0 0 0 0 0 0
1 1 0 1 0 1 0 1 0 1 0 0 0
0 1 0 0 0 1 0 1 0 1 0 0 0
1 1 1 1 1 0 1 0 1 0 0 1
1 0 1 1 0 1 0 1 0 1 1 0 1
1 0 0 1 0 0 1 0 0 1 1 0 0
0 1 0 1 1 0 0 1 0 0 1 0 0
1 1 1 1 1 0 0 1 1 0 1 0 0
(b) [10] Acrescente ao circuito uma sada Z, tal que Z = 1 se todos os ip-ops tm o valor 0 e Z = 0
no caso contrrio.
Z obtida como sada de uma porta NOR com 4 entradas, provenientes da sada dos
ip-ops.
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(c) [10]
Dena na tabela de verdade uma sada adici-
onal do circuito, F, que toma o valor 1 se o
nmero de bits 1 maior ou igual ao nmero
de bits 0 armazenados nos ip-ops; caso con-
trrio F = 0.
Q3 Q2 Q1 Q0 F
0 0 0 0 0
0 0 0 1 0
0 0 1 0 0
0 0 1 1 1
0 1 0 0 0
0 1 0 1 1
0 1 1 0 1
0 1 1 1 1
1 0 0 0 0
1 0 0 1 1
1 0 1 0 1
1 0 1 1 1
1 1 0 0 1
1 1 0 1 1
1 1 1 0 1
1 1 1 1 1
6. Pretende-se implementar um caminho de dados que realize a expresso f(a, b, c) = (a +b)
2
/(b c),
em que todos os operandos so nmeros inteiros com 8 bits.
Assuma que dispe da seguinte biblioteca de componentes:
Componente Operao Atraso Observaes
(ADD) somador R = A + B 4 ns A, B, R: 8 ou 16 bits
(SUB) subtrator R = A - B 4 ns A, B, R: 8 ou 16 bits
(DIV) divisor R = A/B 12 ns A: 16 bits; B e R: 8 bits
(Q) quadrado R = A
2
6 ns A e R: 16 bits
Considere que os registos so ideais.
(a) [10] Apresente o diagrama do caminho de dados sem encadeamento de operaes e determine o valor
mnimo do perodo do sinal de relgio.
REG
ADD Q
SUB
DIV REG
a[7:0]
-
c[7:0]
b[7:0]
+
8
16
8
f[15:0]
a[7:0]
b[7:0]
c[7:0]
16
CLK
Perodo: T 22 ns
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(b) [10] Apresente o diagrama de uma implementao com encadeamento de operaes usando 2 andares,
e que permita obter o menor perodo possvel. Qual o novo valor mnimo do perodo do sinal
de relgio?
REG
ADD Q
SUB
REG DIV REG
a[7:0]
-
c[7:0]
b[7:0]
+
8 16
8
16
8
f[15:0]
a[7:0]
b[7:0]
c[7:0]
16
CLK
Perodo: T 12 ns
(c) [10] Para a verso apresentada na alnea anterior (2 andares), preencha a tabela seguinte com o
contedo do registo intermdio e do registo de sada em cada ciclo de relgio. A tabela j
contm os valores do registo de entrada no incio de cada ciclo.
Registos
ciclo Entrada Intermdio Sada
1 A=3, B=2, C=1 ? ?
2 A=1, B=5, C=1 25;1 ?
3 A=3, B=5, C=3 36;4 25
4 A=X, B=X, C=X 64;2 9
5 A=X, B=X, C=X X;X 32
(d) [10] Considere que a sequncia de valores de entrada tende para innito. Determine o fator de
melhoramento (speedup) da verso com encadeamento de operaes em relao verso inicial.
Para N trios de valores de entrada:
S =
(N + 1) 22 ns
(N + 2) 12 ns
Quando N , temos
S
=
22 ns
12 ns
=
11
6
Fim
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