Dissertacao - Células de Referência de Tensão CMOS Com Compensacao PDF

Universidade de Avelro =",::o3rc:v"erto f::lectronlca Telecomunicaes e
LtJ 2009 :03

Jorge Augusto Clulas de referncia de tenso CMOS com
Rodrigues de Oliveira compensao de temperatura
Universidade de Aveiro De:Jar:an-erto:::e Elec:rnica. Telecor1Lmlcaes e
I'I] 2009 Informatlca
Jorge Augusto
Rodrigues de Oliveira
Clulas de referncia de tenso CMOS com
compensao de temperatura
Dissertao apresentada Universidade de Aveiro para cumprimento dos
requisitos necessrios obteno do grau de Mestre em Engenharia
Electrnica e Telecomunicaes. realizada sob a orientao cientfica do
Doutor Jos Lus Vieira Cura. Professor Auxiliar do Departamento de
Electrnlca. Telecomunicaes e Informtica da Universidade de Aveiro. e do
Doutor Lus Filipe Mesquita Nero Moreira Alves. Professor Auxiliar do
Departamento de Electrnlca, Telecomunicaes e Informtica da Universidade
de Aveiro.
SDUA
1111111111111 n111
312804
Aos meus paiseao meu maninho.
minha namorada Valria
Atodosos meusfamiliares.
Atodosos meus amigos.
o jri
presidente ProfessorDoutorDinisGomesde Magalhesdos Santos
ProfessorCatedrticodo Departamentode Electrrica. Telecorlurlcaes eInformticada
UniversidadedeAveiro
DoutorPedro l\Juno Mendonados Santos
Institutode Telecomunicaesde Lisboa
ProfessorDoutorJos Lus Vieira Cura
ProfessorAuxiliardo Departamen:ode Electr'lica. T81econurlcaes eIr'orrra:lca
Uriversioadeoe Aveiro
ProfessorDoutor Lus Filipe Mesquita Nero MoreiraAlves
ProfessorAuxiliardoDepartamertode Electrorlca Teleconunlcaes Irfornatlca
UriversidadedeAvelro
agradecimentos Os meus primeiros agradecimentos vo para os meus pais. por todos os
esforos que fazem diariamente para me dar todas as condies para que
possa ter uma vida feliz Sem eles. no seria nem de perto a pessoa que sou
hoje. Agradeo tambm ao meu maninho. que mesmo por vezes muito
chatinho, sempre uma boa companhia.
Agradeo Valria, a minha namorada. Ela que passou a maior parte
tempo comigo, enquanto escrevia a dissertao. dando-me alento nas alturas
difceis e muitos bons momentos nas alturas de maior descontraco
Como no poderia deixar de ser. agradeo aos meus orientadores. o DOLtor
Jos Lus Cura e o Doutor Lus Nero Alves. por todo o apoio demonstraco ao
longo do trabalho, pelos conhecimentos partilhados. e pela disponibilidade que
sempre demonstraram
Agradeo Universidade de Aveiro. mais particularmente ao Departamento de
Electrnica. Telecomunicaes e Informtica e ao Instituto de
Telecomunicaes Plo Aveiro. pelas condies de trabalho disponibilizadas
Por fim. mas nunca me esquecendo. a todos os meus colegas que ao longo
destes anos me proporcionaram momentos inesquecveis, a todos eles a
minha palavra de apreo.
Jorge Augusto Rodrigues de Oliveira

palavras-chave

Tenso de referncia, bandgap, tecnologia CMOS.

resumo

Este trabalho de dissertao insere-se na rea da electrnica analgica, e visa
abordar o tema de clulas de referncia de tenso com compensao de
temperatura. Muitos dos circuitos analgicos da actualidade necessitam de
obedecer a um conjunto de requisitos bastante exigente, sendo tradicional a
necessidade destes circuitos funcionarem sobre gamas alargadas de variao
de temperatura.

A principal motivao deste trabalho prende-se no facto de que fontes de
tenso de referncia so circuitos cada vez mais imprescindveis na
electrnica analgica, permitindo a correcta polarizao de outros circuitos
elctricos sobre condies de temperatura adversas.

Deste modo, este trabalho foca-se no estudo das dependncias das fontes de
tenso de referncia com a variao da temperatura. Aplicando depois esses
conceitos no desenvolvimento das mesmas, permitindo assim fontes de tenso
de referncia cada vez mais estveis em diferentes condies de temperatura.

keywords

Voltage reference, bandgap, CMOS technology.

abstract

This thesis presents aspects that are related with analog electronics, and aims
to evaluate the issue of voltage reference cells with temperature compensation.
Nowadays, many of the analog circuits need to obey to a set of very
demanding requirements, being traditional the need of these circuits to work
over extended ranges of temperature.

The main motivation of this work relates to the fact that voltage reference
sources are circuits extremely important in analog electronics, allowing the
correct polarization of other circuits on adverse temperature conditions.

Thus, this work is focused on the study of the dependencies of the voltage
reference upon temperature variation. Applying then these concepts in their
development, allowing voltage reference sources even more stable in different
temperature conditions.

ndice

XVII

ndice

1 Introduo 1
1.1 Fontes de tenso de referncia 2
1.2 Objectivos 3
1.3 Metodologia 4
1.4 Estrutura da dissertao 4
2 Estado da Arte 7
2.1 O transstor MOSFET 8
2.1.1 Modo de operao do MOSFET 10
2.1.2 Modelo de funcionamento do MOSFET 10
2.1.3 Modulao do comprimento do canal 12
2.1.4 Operao do MOSFET em inverso fraca 12
2.2 Dependncia dos transstores MOS com a temperatura 14
2.2.1 Dependncia da tenso de limiar (V
TH
), com a temperatura 14
2.2.2 Dependncia da mobilidade dos portadores (), com a temperatura 15
2.3 O porqu da tecnologia CMOS 16
2.3.1 Transstores bipolares em tecnologia CMOS 16
2.4 Fontes de tenso de referncia 17
2.4.1 Fontes de tenso de referncia de bandgap 17
2.4.2 Conceito bsico 18
2.4.3 Fonte de tenso de referncia bandgap de Widlar 19
2.4.4 Fonte de tenso de referncia bandgap de Brokaw 20
2.4.5 Fonte de tenso de referncia com compensao de curvatura 21
2.4.6 Fonte de tenso de referncia a operar na regio de inverso fraca 23
2.4.7 Fonte de tenso de referncia baseada numa PTAT de corrente 25
2.5 Comentrio final 27
3 Simulao dos circuitos 29
3.1 Tecnologia CMOS utilizada 29
3.2 Processo de circuitos integrados 30
3.3 Simulao de circuitos 32
3.3.1 Simulao da fonte de tenso de referncia com compensao da
modulao do comprimento do canal

33
ndice
XVIII

3.3.1.1 Simulaes 35
3.3.1.2 Resultados das simulaes 37
3.3.1.3 Comentrio global 41
3.3.2 Simulao da fonte de tenso de referncia baseada numa PTAT de
corrente

42
3.3.2.1 Simulaes 44
3.3.2.3 Comentrio global 47
3.3.3 Simulao da fonte de tenso de referncia baseada na tenso de
limiar.

48
3.3.3.1 Simulaes 50
3.3.4 Simulao da fonte de tenso de referncia a operar na regio de
inverso fraca

51
3.3.4.1 Simulaes 52
4 Layout 57
4.1 Regras de desenho 58
4.2 Desenho dos components 60
4.2.1 Desenho de um transstor 60
4.2.2 Desenho de uma resistncia 62
4.3 Planificao e construo do layout 64
4.4 Testes 66
4.4.1 DRC 66
4.4.2 Extraco do circuito 66
4.4.3 LVS 67
4.5 Simulaes 67
4.5.1 PVT 67
4.5.2 Resultados das simulaes aps extraco 68
5 Concluses 73
5.1 Linhas de investigao futuras 74
Bibliografia 75
Captulo 1 - Introduo

Clulas de referncia de tenso CMOS com compensao de temperatura 1

Captulo 1

Introduo
A constante evoluo tecnolgica com que nos deparamos, no s a nvel dos
computadores, das telecomunicaes mveis, da medicina, como de quase tudo o que
nos rodeia, teve como maior propulsor a indstria dos semicondutores. Tudo o que seja
considerada alta tecnologia tem como base, pelo menos, um circuito integrado.
Muitos foram os eventos que marcaram a evoluo do que hoje em dia
denominado de tecnologia VLSI (Very Large Scale Integration). O que actualmente
chamamos FET (Field Effect Transstor), foi inicialmente pensado a nvel terico por
Lilienfeld [1] e Heil [2] no incio de 1930. No entanto, factores tecnolgicos adiaram a
utilizao prtica destes dispositivos, durante cerca de trs dcadas. Assim, a criao da
microelectrnica, pode ser considerada apenas em 1947, quando trs investigadores de
nomes Schockley, Brattain e Bardeen introduziram o BJT (Bipolar Junction
Transistor). A necessidade esmagadora, de vrios watts de energia, e de centenas de
volts aplicados em tubos de vcuo foi eliminada pela utilizao de transstores,
operando em gamas de dezenas de mili watts. A descoberta do transstor foi portanto de
uma importncia sem paralelo para a electrnica. Nos quinze anos que se seguiram, um
grande nmero de diferentes BJTs foram produzidos e aplicados numa vasta gama de
circuitos.
A capacidade de utilizar plenamente todas as funcionalidades da baixa potncia
que o transstor oferece, foi apenas possibilitada com a inveno do circuito integrado
em 1958 por Jack Kilby [3], engenheiro da empresa Texas Instruments. Logo no ano
2 Clulas de referncia de tenso CMOS com compensao de temperatura

seguinte, Robert Noyce ligado empresa Fairchild, reportou um procedimento que se
assemelha mais aos circuitos integrados vistos nos dias de hoje [4]. A diferena entre os
dois processos, que no caso de Kilby, o circuito integrado foi feito numa placa de
germnio, enquanto que no caso de Noyce, o circuito integrado teve como base o silcio.
A inveno destes dois engenheiros, teve um importante contributo para o
desenvolvimento da tecnologia CMOS (Complementary Metal-Oxide Semiconductor),
tecnologia mais utilizada hoje em dia. Alguns anos mais tarde, mais precisamente em
1965, Gordon Moore da Intel Corporation, suportou a ideia de que a capacidade de
integrao de transstores num s chip iria duplicar de dois em dois anos. A observao
dele ficou conhecida como Lei de Moore [5] e considerada de extraordinria, uma vez
que ainda vlida actualmente (salvo ligeiras correces).
O que permite Lei de Moore, ainda permanecer vlida actualmente so os
melhoramentos das tecnologias. Estes melhoramentos vo desde melhorias nos
materiais e fotolitografia, a avanos nos processos. Assim, muitos circuitos hoje em dia
contm um grande nmero de transstores muitas das vezes acima de um milho. Este
crescimento no nmero de componentes levou tambm a um grande investimento em
mtodos eficientes para tratar grandes quantidades de dados relativos aos circuitos.
Modelos que conseguem prever com preciso o comportamento dos transstores
tornaram-se indispensveis. Por estas razes, nos dias que correm, as ferramentas
disponveis para o engenheiro de circuitos integrados so muito poderosas e dinmicas,
requerendo por vezes a utilizao de vrios computadores com especificaes muito
particulares.

1.1 Fontes de tenso de referncia
Antes de 1970, os circuitos e sistemas electrnicos eram concebidos quase
exclusivamente aplicando tcnicas de desenho analgico e implementadas com
componentes discretos. Com a introduo dos circuitos integrados, inicialmente
aplicados sobretudo em sistemas digitais, rapidamente tornaram os circuitos digitais na
base de muitos dos sistemas tal como hoje conhecemos. Em contrapartida, a aplicao
de circuitos integrados no desenvolvimento de sistemas analgicos tem sido
relativamente mais lento, embora este problema tenha ficado resolvido com a


possibilidade de integrao dos dois tipos de aplicao no mesmo circuito integrado,
como se verifica actualmente.
Como j foi referido anteriormente, o germnio foi o semicondutor utilizado na
fabricao do primeiro circuito integrado. Este foi tambm amplamente usado como
semicondutor nos primeiros dispositivos discretos. Contudo, o silcio tem sido o
material semicondutor dominante no fabrico de circuitos integrados durante as ltimas
dcadas. A maioria dos peritos diz que assim continuar, mas, por outro lado, o arseneto
de glio tem ganho muita aceitao em alguns mercados, embora tendo a desvantagem
de ser muito dispendioso.
Os primeiros e ainda mais importantes requisitos para dispositivos electrnicos
de baixa potncia so:

a) Pequena ocupao de rea e baixo peso;
b) Longa vida operacional;
c) Fiabilidade;
d) Utilidade.

Aplicaes analgicas e digitais em tecnologia CMOS tm como principais
requisitos no s os referidos anteriormente, como tambm baixa sensibilidade com a
alimentao e variaes de temperatura. Estes requisitos exigem assim a utilizao de
boas fontes de tenso de referncia. Com a evoluo dos circuitos integrados
analgicos, as fontes de tenso de referncia tm tambm que melhorar o seu
desempenho.

1.2 Objectivos
De acordo com o que foi dito anteriormente, o crescente desenvolvimento dos circuitos
integrados analgicos, juntamente com a constante diminuio nos tamanhos dos
dispositivos, denominado por scaling, leva a um aumento das dificuldades na criao
das tenses de referncia. Quanto menor o tamanho dos dispositivos, menor deve ser a
sensibilidade da tenso de referncia, com a alimentao e variaes de temperatura
esperada.
O objectivo deste trabalho o de optimizar as tenses de referncia abordadas,
tirando delas o melhor partido possvel, no s a nvel de funcionalidade, como a nvel

de eficincia, tentando reduzir ao mximo os problemas criados pelas variaes de
temperatura [6].

1.3 Metodologia
O objectivo primordial deste trabalho de dissertao assenta no teste de algumas das
tcnicas j existentes na criao de fontes de tenso de referncia, em tecnologia de
350nm, nunca deixando de lado a oportunidade de criar uma tenso de referncia
inovadora, que consiga cumprir todas os requisitos anteriormente explicados, com uma
eficincia superior.
Depois do teste dos esquemticos se encontrar concluda, segue-se a escolha e
criao de um desses circuitos em layout, para um melhor entendimento das regras de
desenho e das capacidades parasitas originadas pela disposio dos componentes e das
suas interligaes. Foi utilizado para este efeito o design-kit providenciado pela AMS
(Austria Microsystems), ao abrigo do protocolo existente entre a Universidade de
Aveiro e a Europractice.
Depois desta barreira de testes ter sido ultrapassada, o circuito em causa poderia
ser posteriormente produzido.

1.4 - Estrutura da Dissertao
A estrutura da dissertao encontra-se dividida em cinco captulos.
No Captulo 1, o tema da dissertao introduzido com uma sucinta explicao
da histria da microelectrnica, e de como apareceram os primeiros circuitos integrados,
dando maior relevncia, aos circuitos integrados analgicos. So tambm explicados
alguns dos objectivos e motivaes para a escolha deste trabalho, seguido de uma
pequena explicao de como os objectivos tentaro ser alcanados.
O Captulo 2 inicia-se com a apresentao do comportamento das tenses de
referncia, sendo explicada a sua dependncia com a temperatura. So tambm descritas
as razes para a escolha da tecnologia CMOS para a elaborao das mesmas. Como no
podia deixar de ser, tambm descrito o princpio de funcionamento dos transstores,
com especial ateno para a regio de inverso fraca, muito aplicada no desenho de
fontes de tenso de referncia. De seguida, so apresentados alguns modelos e tcnicas


para a elaborao destes dispositivos, sendo este captulo terminado por uma pequena
concluso relativamente aos circuitos abordados.
O estudo prtico das fontes de tenso de referncia o tema central do Captulo
3. Neste captulo, vai ser estudada a dependncia da tenso de sada de um dado
circuito, quando a temperatura e a alimentao variam, sendo apresentadas algumas
tcnicas para a reduo dos seus efeitos. O desenho dos circuitos e a simulao dos
mesmos foi efectuado atravs do ambiente do Cadence, no simulador Spectre. A teoria
sobre cada dispositivo tambm apresentada no decorrer de cada estudo.
O Captulo 4 tem como objectivo, a criao e teste do layout de um dos circuitos
estudados no captulo anterior. Neste captulo, so exploradas tcnicas para o desenho
do layout de circuitos analgicos. Inicialmente explicada a composio de um layout,
e a funcionalidade dos vrios tipos de metais, das vrias camadas e dos vrios tipos de
contactos para a interligao destes diferentes componentes. Seguidamente so descritas
as regras de desenho e as vantagens da utilizao das mesmas para um maior
rendimento e uma maior fiabilidade no produto final, no esquecendo a sua influncia
na estrutura e dimensionamento do layout. So por fim apresentados os resultados
obtidos na simulao do circuito e as diferenas destes resultados para os obtidos no
teste do circuito esquemtico.
No Captulo 5, resumido o trabalho. So apresentadas concluses finais
relativamente a todo o trabalho efectuado e includo ao longo dos diversos captulos.
Por fim, so dadas algumas indicaes sobre o que pode ser efectuado para melhorar os
resultados obtidos.


Captulo 2 Estado da Arte


Captulo 2

Estado da Arte
Actualmente, baixo consumo de potncia, pequena ocupao de rea, baixa
sensibilidade com a alimentao e variaes de temperatura so requisitos amplamente
necessrios tanto em circuitos analgicos como digitais. Na maioria destes circuitos
necessrio usar uma fonte de tenso de referncia para obter estes requisitos.
Idealmente, uma fonte de tenso de referncia um dispositivo ou componente
electrnico que produz uma tenso constante que no depende da carga, da fonte de
alimentao ou mesmo da temperatura a que o dispositivo esteja sujeito.
Claro que o que foi dito anteriormente, em que a tenso desejada sada no seria
alterada com variaes na temperatura, na carga ou na alimentao no totalmente
verdade, uma vez que, especialmente com variaes na temperatura, todos os
componentes electrnicos sofrem ligeiras variaes nas suas caractersticas. Torna-se
portanto necessrio um estudo mais aprofundado dos circuitos que produzem tenses de
referncia em relao a alteraes com a temperatura.
O circuito mais usado como fonte de tenso de referncia em circuitos electrnicos
conhecido como fonte tenso de referncia de bandgap.


2.1 - O transstor MOSFET
O transstor MOSFET (Metal-Oxide Semiconductor Field-Effect Transistor), o
dispositivo mais utilizado actualmente no fabrico tanto de circuitos integrados
analgicos, como digitais.
A estrutura bsica de um MOSFET do tipo n mostrada na Figura 2.1. Este
dispositivo de quatro terminais, consiste de um substrato do tipo p
-
, no qual, duas
regies n
+
de difuso, o dreno e a fonte so formadas. A superfcie da regio do
substrato entre o dreno e a fonte coberta por uma fina camada de xido de silcio. A
porta de metal (ou polisilcio) depositada sobre o xido. A seco intermdia do
dispositivo pode ser facilmente reconhecida como a estrutura bsica MOS (Metal-Oxide
Semiconductor). As duas regies n
+
sero responsveis pela conduo da corrente aos
terminais do dispositivo. de notar que a estrutura do dispositivo perfeitamente
simtrica em relao s
regies do dreno e da fonte
e que os diferentes papeis
destas duas regies sero
definidos apenas
juntamente com a tenso
aplicada porta e a
direco em que flu a
corrente.
Um canal ser eventualmente formado atravs da aplicao de uma tenso na
porta, isto , na regio do dispositivo que se encontra entre a regio de difuso do dreno
e a regio de difuso da fonte. A distncia entre estas duas regies de difuso,
denominado de comprimento do canal L (Length), e a extenso lateral do canal,
perpendicular ao comprimento do canal denominada de largura do canal W (Width).
Estes dois parmetros, comprimento e largura do canal so muito importantes, sendo
usados para controlar muitas das propriedades elctricas do MOSFET. A espessura da
camada de xido que cobre a regio do canal, t
ox
, tambm um parmetro de grande
importncia.

n+ n+
(substrato)
S D G
SiO2
B
P
-

Figura 2.1 Estrutura fsica de um MOSFET do tipo n.


Podemos dividir os transstores MOS em dois grandes tipos:
a) Enriquecimento, no qual, criado um canal de conduo depois de
aplicada na porta uma tenso superior a um dado valor limite;
b) Depleo, no qual um canal de conduo j existe mesmo na ausncia de
qualquer tenso aplicada na porta.

Num transstor MOS com um substrato do tipo p
-
, e as regies de dreno e da
fonte n
+
, a regio do canal formado na superfcie do tipo n. Por isso, um dispositivo
com um substrato do tipo p
-
denominado de MOSFET de tipo de canal n. Num
transstor com um substrato do tipo n
-
, e com as regies do dreno e da fonte p
+
, por
outro lado a regio do canal formado na superfcie do tipo p, e por isso um dispositivo
deste tipo denominado de MOSFET de tipo de canal p [7].
As abreviaes usadas nos terminais dos smbolos da Figura 2.2 so: G (Gate)
para porta, D (Drain) para o dreno, S (Source) para a fonte e B (Body) para o substrato.
De notar que a representao simblica dos transstores com quatro terminais, mostra
todos os terminais externos do dispositivo, o que vai ser largamente visto no captulo
trs, uma vez que na representao esquemtica dos circuitos de muita importncia a
correcta ligao do substrato. Normalmente nos transstores MOS do tipo p o substrato
ligado alimentao, enquanto, que nos transstores MOS do tipo n, o substrato
ligado massa. Tambm de salientar que na representao simblica dos transstores
com trs terminais que a seta indica o terminal da fonte.
Num transstor MOS do tipo n, a fonte definida como a regio n
+
com menor
potencial comparativamente com a outra regio n
+
o dreno. Por conveno, todos os
terminais do dispositivo so definidos com respeito ao potencial da fonte [7]. Assim, a
tenso entre a porta e a fonte denotada por V
GS
, a tenso entre o dreno e a fonte por
V
DS
e a tenso entre o substrato e a fonte por V
BS
.

G
S
D
G
S
D
B
S
D
G
G
S
D
G
S
D
B
S
D
G
MOSFET do tipo n MOSFET do tipo p

Figura 2.2 Smbolos para MOSFETs de enriquecimento.

2.1.1 Modo de operao do MOSFET
O modo de operao do MOSFET encontra-se relacionado com o grau de inverso do
canal [8]. Verifica que, tendo os terminais da fonte e do dreno ligados massa e
induzindo uma tenso positiva na porta, as cargas positivas situadas por baixo da porta
so repelidas, originando uma acumulao de electres minoritrios nessa zona, o que
responsvel pela inverso do canal. A tenso induzida na porta, leva a que os electres
que se encontravam nas regies n
+
do dreno e da fonte, fossem atrados para o canal por
baixo da porta, sendo assim criado um canal n ligando estas duas regies. Por esta
razo, de seguida caso seja aplicada uma tenso positiva entre o dreno e a fonte, uma
corrente ir fluir nesse mesmo canal. Uma vez que o canal criado invertendo a
superfcie do substrato do tipo p para n, este canal designado por camada de inverso
[8].
No que toca ao grau de inverso do canal, este divide-se em trs partes [8]
a) Inverso fraca, quando o canal ainda no se encontra formado, o que implica que
a regio do substrato por baixo da porta se encontra fracamente invertida;
b) Inverso moderada, que se encontra entre a inverso fraca e a inverso forte do
canal;
c) Inverso forte, quando o canal j se encontra formado.

2.1.2 Modelo de funcionamento do MOSFET
Em ordem a que seja possvel derivar o modelo de funcionamento do MOSFET, parte-
se do pressuposto que o canal de inverso depende da tenso aplicada na porta.
Considera-se ento que a partir de uma certa tenso aplicada na porta, V
TH
, designada
por tenso de limiar, ocorre a inverso forte do canal, enquanto, que abaixo desse
mesmo limiar no existe camada de inverso, apenas uma pequena corrente, como vai
ser explicado no prximo ponto.
O MOSFET possui trs diferentes regimes de funcionamento: corte, linear,
tambm conhecido por trodo e saturao [8, 9, 10].

A regio de corte considerada quando V
GS
< V
TH
. Nesta regio a corrente entre
o dreno e a fonte, I
DS
, quase nula, uma vez que como foi explicado anteriormente, o
canal induzido ainda no conseguiu atingir a inverso desejada. Esta inverso, apenas


alcanada depois de a tenso
V
GS
atingir a tenso de limiar
V
TH
. Quando isto acontece,
ocorre a inverso forte,
dando origem a criao do
canal de inverso. Assim,
quando a tenso V
GS
se
encontra superior tenso
V
TH
e para pequenos valores
da tenso V
DS
, existe
conduo, encontrando-se
assim o MOSFET a operar na regio linear, passando mais tarde para a regio de
saturao com o aumento da tenso V
DS
. No caso em que V
DS
< V
GS
V
TH
, o transstor
encontra-se a operar na regio linear, sendo a sua caracterstica tenso-corrente dada
pela expresso do modelo quadrtico de Harold Shichman e David Hodges [11]:
(
(
=
(
(
=
2
) (
2
) ( '
2 2
DS
DS TH GS n
DS
DS TH GS n DS
V
V V V k
V
V V V
L
W
k I (2.1)
Na expresso pode ver-se a dependncia da corrente no MOSFET com os valores de, W
(largura do canal), L (comprimento do canal) e '
n
k sendo o parmetro de
trancondutncia do processo, a qual dada pela expresso:
ox
ox
n ox n n
t
C k
c
= = ' (2.2)
Onde
n
a mobilidade dos electres,
ox
C a capacidade por unidade de rea do xido
da porta,
ox
c a permitividade e
ox
t a espessura do xido da porta. Para o caso de valores
pequenos de V
DS
, o factor quadrtico visto na expresso (2.1) negligenciado, sendo
que neste caso, o transstor ter um comportamento idntico ao de uma resistncia, uma
vez que estaremos perante uma dependncia quase linear entre V
DS
e I
DS
. No caso de
valores superiores de V
DS
, a corrente I
DS
ir aumentar com o aumento de V
DS
at ao
ponto de estabilizar prximo de um valor constante. Esta situao pode ser vista na
Figura 2.3. Quando isto acontece, significa que o transstor se encontra na regio de
saturao, sendo a sua caracterstica tenso-corrente dada pela expresso:
2
) (
2
TH GS
n
DS
V V
k
I = (2.3)
ID
VDS
VGS3
VGS2
VGS1
Zona
linear
Zona de
saturao
V
D
S
=
V
G
S
-
V
T
H
V
GS
<V
TH
Zona de inverso fraca

Figura 2.3 Caracterstica I-V do MOSFET.

Nesta equao de salientar que a corrente I
DS
independente da tenso V
DS
,
comportando-se o transstor como uma fonte de corrente dependente de V
GS
.

2.1.3 Modulao do comprimento do canal
As equaes que descrevem o modelo de funcionamento e um MOSFET especificadas
anteriormente, levam a que se possa pensar, que na regio de saturao, a corrente I
DS
,
vai-se manter constante independentemente da tenso que lhe seja aplicada aos
terminais. Isto na realidade no verdade, uma vez que para a obteno dessas equaes
no foi levado em conta, de que alteraes na tenso V
DS
iro implicar tambm
alteraes a nvel do comprimento do canal. O comprimento do canal modificado com
a variao da tenso V
DS
, isto porque, na regio de saturao, aumentando a tenso V
DS

ir provocar um aumento na regio de depleo junto ao dreno, o que levar a uma
consequente diminuio do comprimento efectivo do canal de inverso [9].
Para canais longos, esta variao no comprimento do canal, vai ter uma menor
influncia. No entanto, para canais curtos, esta variao no comprimento do canal vai
ter uma influncia bastante acentuada. Este uma consequncia cada vez mais
importante, uma que vez que com a evoluo das tecnologias, as dimenses dos
dispositivos vo ser cada vez menores, levando a que os efeitos da modulao do
comprimento do canal sejam consequentemente cada vez mais relevantes. Uma
aproximao para a corrente I
DS
levando em conta a modulao do comprimento do
canal dada por:
) 1 ( ) (
2
2
DS TH GS
n
DS
V V V
k
I + = (2.4)
Na qual, o factor de modulao do comprimento de canal, inversamente
proporcional ao L do transstor. O termo (1+ V
DS
) torna a caracterstica tenso
corrente um pouco diferente, onde a recta caracterstica da regio de saturao tem
agora uma ligeira inclinao.

2.1.4 - Operao do MOSFET em inverso fraca
No ponto anterior, foi dito que a corrente de dreno para uma tenso positiva V
DS
era
assumida nula, ou desprezvel, para V
GS
< V
TH
, e no zero para V
GS
> V
TH
. Na prtica,
isto no acontece. Uma transio to rpida no ocorre experimentalmente nos


dispositivos. A corrente ao invs de cair de uma forma abrupta para zero, decai sim de
uma forma exponencial, similarmente ao funcionamento de um transstor bipolar [12].
A corrente de dreno no entanto muito inferior para V
GS
< V
TH
do que no caso de V
GS

> V
TH
, e por isso em muitas aplicaes, a concluso de que esta corrente nula ou
desprezvel para V
GS
< V
TH
justificvel.
No entanto existem muitas outras aplicaes, em que nveis de corrente
extremamente baixos so cruciais [13, 14]. Estas incluem, principalmente dispositivos
que devem operar durante vrios anos com pequenas baterias no recarregveis. Nestes
casos necessrio que dispositivos se encontrem a trabalhar na regio de inverso fraca
(subthreshold). A corrente de dreno nesta regio pode ser dada aproximadamente pela
expresso [12]
) 1 ( 1
/ /
DS
q kT
V
q nkT
V
S D
V e e I I
DS GS
+
|
|
.
|
\
|
=

(2.5)
Na qual
S
I a corrente de saturao, a qual duplica o seu valor para cada 5 C de
aumento de temperatura e n o coeficiente de emisso, um valor emprico que depende
do processo de fabrico, podendo variar entre 1 e 2, e tipicamente tendo o valor de 1.5
[8].
temperatura ambiente, a transio entre inverso fraca e forte, acontece por
volta de mV V V
TH GS
100 + ~ . A expresso
T TH GS
nV V V 2 + = (2.6)
Onde n o coeficiente de emisso, que como foi dito anteriormente varia entre 1 e 2,
pode ser utilizada para prever as transies a outras temperaturas [15]. O termo V
T
a
tenso trmica, sendo dada por kT/q, onde k a constante de Boltzmann, T a
temperatura do dispositivo em graus Kelvin e q a carga do electro. temperatura
ambiente, V
T
= 26 mV.
A corrente de inverso fraca tem algumas repercusses importantes. Em geral, o
desejvel, que a corrente que atravessa o transstor seja o mais prximo possvel de
zero, quando V
GS
= 0. Isto especialmente importante em circuitos dinmicos, os quais
dependem muito do armazenamento da carga num condensador, cuja operao pode ser
severamente degradada pela corrente de fuga na inverso fraca.


2.2 - Dependncia dos transstores MOS com a
temperatura
A dependncia com a temperatura dos transstores MOS (Metal-Oxide Semiconductor)
faz-se sentir especialmente em dois parmetros:
i) a tenso de limiar (V
TH
);
ii) a mobilidade dos portadores ().
Em ambos os casos, estes parmetros decrescem com a temperatura [8], o que provoca
algumas alteraes nas caractersticas dos transstores. A dependncia destes parmetros
com a temperatura ser discutida separadamente.

2.2.1 Dependncia da tenso de limiar (V
TH
), com a
temperatura
A funo que nos relaciona o V
TH
com a temperatura dada por [8]:
) ( ) ( ) (
0 0
T T T V T V
VTH TH TH
+ = o (2.7)
Onde T
0
a temperatura de referncia, T a temperatura actual e
VTH
=
TH
V c / T c o
coeficiente de temperatura. O valor de
VTH
negativo [8], variando normalmente entre
-1mV/C e -4mV/C, onde o valor frequentemente utilizado de -2mV/C. Estes valores
so muito difceis de inferir, uma vez que
VTH
um parmetro extrado a partir de
modelos [16]. A partir de [16], tambm se pode concluir que nada estipula que
VTH

deva ser uma constante. Uma estimativa de
VTH
pode ser encontrada em [17,18]. Em
concordncia com [18], a expresso geral do V
TH
para transstores de canal longo sem
polarizao do substrato dada por:

0
2 ( ) ( , , , ). 2
ss
TH ms F TH i S ox F
ox
Q
V V N N t L W V
C
| | | = + + A + + (2.8)
Nesta expresso,
ms
| a diferena de potencial dos contactos entre a porta e o substrato,
ss
Q a carga por unidade de rea,
F
| o potencial de Fermi do substrato, e ( )
TH i
V N A
a variao da tenso de limiar devido ao implante de canal N
i
com uma profundidade
d
i
. Assim a constante de efeito de corpo que depende da dopagem do substrato N
s
,
da espessura do xido da porta
ox
t , do comprimento do canal L , e da largura W do


mesmo. Por fim, V
0
(N
i
, N
s
, d
i
) um termo de correco para a mudana do ponto
inicial. Para dispositivos que possuam um
TH
V A do mesmo tipo que a do substrato, V
0

tem um sinal oposto ao do
F
| . Quando uma porta de silcio do tipo n aplicada, os
dispositivos CMOS com canal do tipo n, pertencem ao caso anteriormente descrito.
Os nicos factores que podem sofrer alteraes com a temperatura no V
TH
so
ms
| e
F
| .
Assim o coeficiente de temperatura da V
TH
pode ser dada por:

T
V
T T T
V
F
F
F ms TH
VTH
c
c
+
+
c
c
+
c
c
=
c
c
=
|
|
| |
o .
2
2
0
(2.9)

2.2.2 Dependncia da mobilidade dos portadores (), com
a temperatura
Considerando agora a dependncia com a temperatura da mobilidade dos portadores. A
funo que nos relaciona a com a temperatura dada por [19]:

0 0
( ) ( )( / ) T T T T

o
= (2.10)
Sendo, T
0
a temperatura de referncia e T a temperatura actual. O valor de
, da mesma
forma que
VTH
um valor extrado atravs de uma caracterizao experimental, e
considerado independente da temperatura [19]. Na maioria dos casos o valor adoptado
de
= -1.5. Para semicondutores no polares (materiais semicondutores com bandas

proibidas maiores que 1 ou 2 eV), tais como o silcio, para efeitos tericos, dado por
[17]:

5/ 2 3/ 2
( )
e
m T
o

(2.11)
Onde
e
m a massa efectiva do electro. No entanto, a mobilidade pode no decrescer
como foi previsto em (2.11). A investigao dos declives efectuada em [17] mostra no
s isso, mas tambm que
no uma constante. Para o desenho dos circuitos, obteve-

se ento a aproximao

0 1
0
T
T

o o o
| | A
= +
|
\ .
(2.12)
Na qual, atravs de simulaes foi concludo em [6] que para transstores de canal n,
0

e
1
so ambos negativos e variam de -2.1
0
-1.9 e -0.05
1
-0.01.


2.3 - O porqu da tecnologia CMOS
O desenvolvimento da tecnologia dos circuitos integrados sempre cresceu com o intuito
de se construir os mesmos circuitos cada vez em menor rea e aumentando tanto o seu
desempenho como a sua fiabilidade. Quando falamos de circuitos integrados, falamos
de uma grande quantidade de tecnologias que foram sendo desenvolvidas ao longo dos
anos, cada uma das quais com especificidades e aplicaes diferentes. As tecnologias
mais usadas no fabrico destes circuitos so a tecnologia bipolar, a tecnologia MOS, a
tecnologia CMOS, a tecnologia BiCMOS e a tecnologia GaAs.
A tecnologia bipolar foi inicialmente desenvolvida para produtos comerciais em circuito
integrado, mas j de h alguns anos para c, a tecnologia CMOS tornou-se cada vez
mais importante no fabrico de circuitos integrados. A tecnologia GaAs uma tecnologia
extremamente rpida, mas o seu custo de produo muito elevado tornando a sua
aplicao muito limitada. Comparando com os circuitos integrados fabricados a partir
de outras tecnologias, os fabricados em tecnologia CMOS apresentam algumas
vantagens:
i) A tecnologia CMOS uma tecnologia que no obriga a muitos custos
financeiros, uma vez que permite uma menor ocupao de rea;

ii) A tecnologia CMOS permite uma muito menor dissipao de potncia, uma
vez que esta no tem quase que nenhuma dissipao de potncia esttica,
pois a potncia apenas dissipada no caso em que o circuito realmente
comuta.

Por estas razes a tecnologia CMOS a preferida para o fabrico da maior parte das
fontes de referncia bandgap.

2.3.1 Transstores bipolares em tecnologia CMOS
Os transstores bipolares possuem certas vantagens sobre os transstores MOS, entre as
quais, tem uma maior capacidade para atacar cargas capacitivas, maior
transcondutncia para uma dada corrente, menor rudo 1/f e uma melhor
correspondncia a nvel das caractersticas elctricas.


Mesmo com o desenvolver dos transstores MOS e com o crescente domnio da
tecnologia CMOS sobre as restantes, muitos circuitos continuam a necessitar da
aplicao de transstores bipolares para o seu funcionamento. Assim em 1969 [21], foi
demonstrado que qualquer processo CMOS compatvel com a fabricao de um
transstor bipolar de um tipo, sem que seja necessrio o recurso a mais passos no
processo.
Existem 2 tipos de processos em CMOS: o processo n-well e o processo p-well.
Os dois tipos de transstores bipolares disponveis deste modo diferem para estes dois
processos. Para o processo CMOS n-well, transstores laterais pnp e de substrato
vertical pnp esto disponveis. Por outro lado para o processo CMOS p-well,
transstores laterais npn e de substrato vertical npn esto disponveis.

2.4 Fontes de tenso de referncia
Tanto os transstores bipolares como os MOSFETs podem ser usados na implementao
de fontes de tenso de referncia. Muito trabalho de pesquisa foi feito na caracterizao
das propriedades dos transstores bipolares e MOS [10]. As caractersticas dependentes
da temperatura dos transstores tm que ser aplicadas no desenho dos circuitos, e ento
como era mais fcil de modelar e controlar as caractersticas de temperatura dos
transstores bipolares, estes foram usados como os componentes bsicos das fontes de
tenso de referncia. No entanto, com a actual predominncia dos circuitos CMOS,
importante criar a reconverso deste tipo de circuitos para CMOS. Este trabalho j se
tem vindo a desenvolver de h uns anos para c, com a obteno de bons resultados.

2.4.1 Fonte de tenso de referncia de bandgap

As fontes de tenso de referncia de bandgap, tm sido desenvolvidas desde os
primrdios do desenvolvimento da indstria de semicondutores.
Hoje em dia os materiais semicondutores usados com mais frequncia so o silcio (Si),
o germnio (Ge) e o arseneto de glio (GaAs). Comparativamente com o Ge e o GaAs,
o silcio apresenta algumas vantagens importantes. Em primeiro lugar, um dos
elementos mais abundantes face da terra. Em segundo lugar, o seu xido, SiO
2
um
excelente isolador. Em terceiro lugar, a banda proibida do silcio, isto a diferena de

energia entre a banda de valncia e a banda de conduo 1.12eV, maior que a do
germnio que se encontra perto dos 0.72eV. Tambm a temperatura mxima de
funcionamento do silcio 200C, enquanto, que a do germnio ronda apenas os 85C.
Por estas razes, a maioria dos semicondutores so produzidos em silcio.
Para o desenho de fontes de tenso de referncia de bandgap, temos que ter em ateno
o comportamento das junes com a temperatura. A dependncia do sinal de sada com
a temperatura tem que ser minimizada o mais possvel.

2.4.2 - Conceito bsico
Como foi anteriormente dito, o princpio bsico de uma fonte de referncia, baseia-se
num circuito que seja o mais possvel independente de quaisquer elementos externos a
que esteja sujeito. A base desse circuito pode ser observada na Figura 2.4 [10], a qual
funciona da seguinte forma:
Gerador de
V
T
G
I
V
T
V
CC
V
be
V
R
=V
be
+G.V
T

Figura 2.4 Tenso de referncia genrica.

Uma tenso base-emissor, V
be,
gerada atravs de uma juno PN de um dodo, a qual
possui um coeficiente de temperatura conhecido temperatura ambiente. Por outro lado,
uma tenso trmica V
T
tambm gerada. Esta V
T
possui tambm um coeficiente de
temperatura temperatura ambiente. Caso esta tenso V
T
seja multiplicada por um
factor G (ganho) e depois somada com a tenso V
be
, o resultado visto na sada ser:

T be R
V G V V . + = (2.13)
O factor de ganho, G, pode ser ajustado para que seja possvel obter um valor para o
coeficiente de temperatura zero em V
R
. Esta no parece ser uma tarefa muito rdua
quando nos referimos a apenas uma temperatura. O problema encontra-se quando o


objectivo alcanar uma fonte de tenso de referncia de bandgap com um coeficiente
de temperatura zero ao longo de uma gama de temperaturas.
A fonte de tenso de referncia da Figura 2.4 pode ser implementada tanto em
tecnologia bipolar, como em CMOS [10]. O cancelamento exacto da dependncia com a
temperatura, da fonte de tenso de referncia no ser perfeitamente sucedido, devido
no s s tolerncias dos componentes, mas tambm pelos efeitos de segunda ordem
tais como a no linearidade da dependncia da tenso base-emissor com a temperatura,
os quais no foram levados em considerao.

2.4.3 Fonte de tenso de referncia bandgap de Widlar
A Figura 2.5 mostra uma das primeiras verses de uma fonte de tenso de referncia de
bandgap [21], desenvolvida por Robert J. Widlar, a qual ficou conhecida pelo nome do
prprio autor. Widlar chegou concluso de que aumentando o V
CC
a partir de 0 V, Q
1

e Q
2
conduzem quando V
be1
aproximadamente 0.7V. Uma vez que R
2
maior que R
1
,
Q
2
satura. O contnuo aumento de V
1
devido ao aumento de V
CC
leva a que Q
2
saia da
saturao devido a R
3
. O circuito ir estabilizar quando V
be3
for igual a V
be
(ligado).
Podemos observar que os transstores Q
1
, Q
2
e a resistncia R
3
formam um espelho de
corrente Widlar. A corrente I
2
descrita da forma:

1
2
3 2
.ln
T
V I
I
R I
| |
=
|
\ .
(2.14)
Pela equao (2.14) podemos retirar que a tenso V
TH
gerada pela diferena entre duas
quedas de tenso entre base e emissor. Por conseguinte a tenso de referncia do
circuito :

|
|
.
|
\
|
|
|
.
|
\
|
+ =
2
1
3
2
ln . .
I
I
V
R
R
V V
T be R
(2.15)
Comparando (2.15) com (2.13) chega-se a que o valor de G deve ser ajustado para:

2 1
3 2
.ln
R I
G
R I
| | | |
=
| |
\ . \ .
(2.16)
Este circuito apresenta alguns problemas, entre eles, o de apenas possuir coeficientes de
temperatura zero em torno de uma temperatura nominal e a dependncia de I
3
da fonte
de alimentao.

V
CC
I
3
R
1
R
2
R
3
+
-
+
-
-
+
V2
Q
1
Q
2
Q
3
Q
4
V
be1
V
R
I
1
I
2

Figura 2.5 Fonte de tenso de referncia de Widlar.

2.4.4 Fonte de tenso de referncia bandgap de Brokaw
Uma tenso de referncia de bandgap melhorada, pode ser construda com a aplicao
de um amplificador operacional, como se pode ver na Figura 2.6 (a) e Figura 2.6 (b).
Esta fonte de tenso de referncia denominada por fonte de tenso de referncia de
Brokaw, mais uma vez herdando o nome do seu autor. Uma grande vantagem deste
circuito, encontra-se, na no dependncia das correntes com a fonte de alimentao, o
que no acontecia no caso anterior da tenso de referncia de Widlar. Essa no
dependncia pode ser obtida forando a relao:

1 1 2 2
. . I R I R = (2.17)
E substituindo I
1
/I
2
no argumento do logaritmo por R
2
/R
1
, o qual independente da
fonte de tenso. O desempenho de ambos os circuitos muito semelhante. A corrente I
2

pode ser encontrada escrevendo a equao da tenso em torno de V
be1
, V
be2
e R
3
:

2 2
2
3 1 1
.
.ln
.
TH
V R I
I
R R I
| |
=
|
\ .
(2.18)
E a tenso de referncia expressa na forma:

|
|
.
|
\
|
+ = + =
1 1
2 2
3
2
1 2 2 1
.
.
ln . . .
I R
I R
V
R
R
V R I V V
T be be R
(2.19)


Esta expresso muito similar a (2.13). As reas dos emissores dos transstores Q
1
e Q
2

so usados para o clculo do argumento do logaritmo.
+
-
V
be
+
-
V
R
V
+
R
1
R
2
R
3
Q
2
Q
1
I
1
I
2
-
+

(a)
+
-
V
R
-
+
V
+
Q
2
Q
1
R
3
R
2
R
1
I
2
I
1

Figura 2.6 (a) Fonte de tenso de referncia de Bandgap de Brokaw;
(b) Forma alternativa ao circuito (a).

2.4.5 Fonte de tenso de referncia com compensao de
curvatura
Muitas tcnicas de compensao de fontes de referncia para com factores como a
temperatura foram estudadas e desenvolvidas com o objectivo de criar uma fonte de
tenso de referncia precisa [22, 23]. Estas fontes requerem muito boa preciso dos

espelhos de corrente ou ento uma fonte de tenso pr-regulada, uma vez que pequenas
diferenas na corrente podem introduzir erros de tenso na sada do dispositivo. Alguns
dos mtodos para resolver estes problemas passariam pela utilizao de espelhos de
corrente em cascata [22, 23], e circuitos pr-regulados [24], com a contrapartida do
aumento da tenso de alimentao mnima.
Em adio aos esquemas de compensao de temperatura quadrtica e exponencial,
Lewis e Brokaw propuseram uma fonte de tenso de referncia com compensao de
temperatura de segunda ordem, baseada na razo entre resistncias dependentes da
temperatura [25]. Mais tarde, Audy props uma ideia similar que efectuaria uma
compensao de terceira ordem usando combinaes em srie e em paralelo de
resistncias [26]. No entanto, ambas as estruturas dos circuitos que so baseadas em
resistncias de baixo coeficiente de temperatura, foram concebidas para tecnologias
bipolares e no podem ser aplicadas em aplicaes CMOS.
Uma fonte de tenso de referncia com compensao de temperatura baseada na relao
das resistncias dependentes da temperatura para aplicaes CMOS apresentada de
seguida [27]. A tcnica de compensao de curvatura, tem como base a utilizao de
resistncias com coeficientes de temperatura negativos (HpolyR) e resistncias com
coeficientes de temperatura positivos (PdiffR), com o intuito de obter uma relao entre
as resistncias independente da temperatura. Essa razo entre as resistncias ir reduzir
os efeitos das pequenas variaes de temperatura que possam ocorrer na tenso de
referncia.
R
3
R
2
R
1
R
4
n
1
n
2
Q
2
Q
1
(N)
HpolyR
PdiffR
V
R
I
+ -
M
1
M
2
V
DD
GND

Figura 2.7 Fonte de tenso de referncia com compensao de curvatura.


Como pode ser visto na Figura 2.7, R
1
, R
2
e R
4
so resistncias HpolyR, enquanto, que
R
3
uma resistncia PdiffR. Esta estrutura cria uma corrente PTAT (Proportional to
Absolute Temperature) I, levando a que uma tenso PTAT seja criada atravs de R
2
, e
uma tenso dependente da temperatura em R
3
. A adio destas duas tenses juntamente
com o V
be
de Q
2
ir cancelar as dependncias no lineares com a temperatura de V
be
, o
que ir reduzir os efeitos das pequenas variaes de temperatura na tenso de referncia.
O amplificador obriga a que os ns n
1
e n
2
estejam ao mesmo potencial, e assim temos
uma PTAT que formada por Q
1
, Q
2
e R
1
, na qual se pode retirar o valor de corrente

1
.ln( )
T
V N
I
R
= (2.20)
Onde N, a razo entre as reas dos emissores dos transstores Q
1
e Q
2
, e V
T
a tenso
trmica. A corrente I flui atravs de R
2
e R
3
sendo ento a tenso de referncia dada por:

T T be R
V N
R
R
V N
R
R
V V . ) ln( . . ) ln( .
1
3
1
2
2 (
+
(
+ = (2.21)
R
2
/R
1
independente da temperatura, uma vez que ambas as resistncias so feitas do
mesmo material, enquanto, que R
3
/R
1
dependente da temperatura devido s
resistncias serem compostas de materiais diferentes. A variao destas resistncias
permitir-nos- obter uma tenso de referncia de bandgap independente da temperatura.

2.4.6 Fonte de tenso de referncia a operar na regio de
inverso fraca
Uma das maiores vantagens da fonte de tenso de referncia representada na Figura 2.8,
encontra-se na reduo de rea ocupada comparando com os circuitos apresentados
anteriormente. Isto deve-se ao facto deste circuito no apresentar nem transstores
bipolares, nem resistncias, mas apenas transstores CMOS [13].
Como pode ser visto pela Figura 2.8, o funcionamento da tenso de referncia
baseia-se num circuito que cria uma corrente I
0
, quase independente da tenso de
alimentao V
DD
. Assim I
0
espelhada numa carga activa composta pelos transstores
(M
7
-M
10
) para que a tenso de referncia seja gerada. Na metade esquerda do circuito,
temos o gerador de corrente, onde M
1
e M
2
operam abaixo da regio da tenso de limiar,
enquanto, que M
3
e M
4
operam nas regies de inverso forte e saturao.

V
DD
M
5
M
1
M
3
M
4
M
2
M
6
M
9
M
10
M
8
M
7
I
0
V
R
Gerador de corrente Carga Activa
GND
M
11
I
0

Figura 2.8 Fonte de tenso de referncia apenas com transstores MOS.

Temos ento:

2
2
2 2 2
4 2
0
1
1
.ln .
2 1 2
n ox T T
W
C V m V k L N
I h
W
N
L
| |
|
| |
| = =
|
\ . |
|
\ .
(2.22)
Nesta expresso, N=
4 3
/ k k , k = L W C
ox n
/ ,
ox
C a capacidade porta-substrato por
unidade de rea,
n
a mobilidade dos electres, V
T
a tenso trmica e m o
parmetro de oscilao abaixo da tenso de limiar.
Na carga activa, composta pelos transstores (M
7
-M
10
) tal como dito
anteriormente, todos os transstores operam na regio de saturao. Na medida de
assegurar uma ptima compensao de temperatura, a maior parte da corrente I
0
flui
atravs dos transstores M
7
e M
8
. Um divisor activo de tenso composto pelos
transstores M
9
e M
10
ao invs de um divisor resistivo passivo permite um importante
melhoramento do desempenho da tenso de referncia. Com este divisor de carga activo
de tenso, a potncia dissipada diminui substancialmente, a ocupao de rea reduzida
devido ausncia de resistncias, assim como o coeficiente de temperatura, uma vez


que dois efeitos de segunda ordem (efeito de corpo e modulao do comprimento do
canal) podem ser cancelados. A tenso de sada V
R
ento dada por:

0
7
9
9
10
10
8
2 .
1
1
1
I
k
L
W
L
W
k
V V
TH R
(
(
(
(
(
|
|
|
|
|
.
|
\
|
+ + = (2.23)

2.4.7 Fonte de tenso de referncia baseada numa PTAT
de corrente
Diferentes tcnicas para uma possvel resoluo do cancelamento exacto da
dependncia de V
ref
com a temperatura so baseados, em tecnologia CMOS, em
dispositivos a operar na regio de inverso fraca subthreshold [14]. As tenses de
referncia que utilizam esta tcnica consomem muito pouca potncia para alm de que,
na regio de inverso fraca, as caractersticas I-V dos transstores MOS so
exponenciais e podem ser usadas para gerar a tenso de limiar V
TH
. Foi demonstrado
por Widlar em 1971 que a soma de uma tenso base-emissor e uma tenso PTAT
definida adequadamente podiam levar a uma tenso de referncia estvel. Em 2001 foi
demonstrado por Filanovsky e por Addam que tanto a mobilidade dos portadores (),
como a tenso de limiar (V
TH
), so parmetros que decrescem com a temperatura [6]. O
circuito da Figura 2.9 explora o facto de que a tenso V
GS
de um MOSFET, alimentado
com uma corrente de dreno constante decresce linearmente com a temperatura.
O circuito da Figura 2.9 pode ser dividido em dois sub-circuitos. O primeiro
composto pelos transstores M
1
a M
4
, a fonte de corrente I
B
, a resistncia R
1
e o
condensador C
C1
. Este tem como principal funo, ajustar a corrente I
R1
, de modo a que
esta seja dependente da tenso V
GS1
. O segundo sub-circuito composto pelos
transstores M
5
a M
11
, as resistncias R
2
a R
4
, e o condensador C
C2
. O seu objectivo, o
de modelar a corrente I
R1
de forma, a que a tenso V
R
resulte como a soma de uma
componente PTAT e uma componente baseada em V
GS
. O condensador C
L
serve apenas
para simular uma possvel carga capacitiva.

M
1
V
DD
I
B
M
2
M
4
M
5
M
3
M
6
M
7
M
8
M
9
M
10
M
11
R
1
R
3
R
2
R
4
CC1
CC2
CL
V
GS1
+
-
V
R
GND
I
R1

Figura 2.9 Fonte de tenso de referncia baseada numa PTAT de corrente.

Um outro circuito usado para gerar uma corrente PTAT. Este circuito encontra-se
ilustrado na Figura 2.10, e ele que d origem corrente I
B
da tenso de referncia.
Nesta PTAT, os transstores M
P6
, M
P7
e o condensador C
P
fazem parte do circuito de
arranque, o qual muito importante para mover a corrente de referncia do ponto onde
todas correntes so zero.
V
DD
GND
M
P6
M
P3
M
P7
M
P1
C
P
M
P4
M
P5
M
P2
R
P
I
B

Figura 2.10 PTAT de corrente.

A fonte de corrente I
B
encontra-se representada na Figura 2.10, e composta pelos
transstores M
P1
a M
P5
, e a resistncia R
P
. A corrente I
B
fornecida expressa da forma:
|
|
.
|
\
|
=
3 1
4 2
4
5
ln
P P
P P
P P
P T
B
P P
P P
P R
P V
I (2.24)
Nesta expresso P =W/L. Os transstores M
P6
e M
P7
e o condensador C
P
formam o
circuito de arranque.


Na primeira parte do circuito, a retroaco em torno de M
1
, fora a que a
corrente I
R1
seja dada por:
1
1
1
) (
R
I V
I
B GS
R
= (2.25)
Esta corrente depois espelhada segunda parte do circuito atravs dos transstores M
5

e M
6
. O que leva a que a tenso de referncia do circuito seja dada pela expresso:
3
4
6
1
3
3
4 3 4 4 R R
R
R R R
V
P
P
I
R
V
R V I R V +
|
|
.
|
\
|
= + = (2.26)
Na qual,

|
|
.
|
\
|
+ =
6 7
5 8
1
1 4
2 5
3
ln ) (
P P
P P
V I V
R P
R P
V
T B GS R
(2.27)

2.5 Comentrio final
Neste captulo, foram inicialmente apresentadas as vantagens da tecnologia que ir ser
utilizada no estudo das fontes de tenso de referncia. De seguida feita uma descrio
do componente mais importante na criao das mesmas, o MOSFET, e apresentadas as
suas regies de funcionamento e algumas das suas propriedades. Seguindo depois para
uma breve explicao da histria das fontes de tenso de referncia e o seu modelo de
funcionamento.
Foram por fim apresentados alguns circuitos de fontes de tenso de referncia
mais recentes, os quais aplicam diferentes tcnicas para a obteno da tenso de
referncia independente da temperatura e da alimentao. Alguns destes circuitos a
permitirem que com o manuseamento do valor das resistncias, tendo em conta a sua
dependncia com a temperatura, permita que a independncia da alimentao e da
temperatura seja alcanada, como o caso da Fonte de tenso de referncia com
compensao de curvatura e da Fonte de tenso de referncia baseada numa PTAT de
corrente. Outros circuitos que recorrem apenas a MOSFETs a operar na regio de
inverso fraca para conseguirem o mesmo objectivo, como o caso da Fonte de tenso
de referncia a operar na regio de inverso fraca (subthreshold).
Nos captulos seguintes sero abordados alguns circuitos para uma anlise mais
extensa e detalhada das suas dependncias com a temperatura e alimentao, sendo
tambm descritas algumas medidas a tomar de maneira a reduzir os seus efeitos.

Captulo 3 Simulao dos circuitos


Captulo 3

Simulao dos circuitos
O tpico central deste captulo a simulao esquemtica de algumas fontes de tenso
de referncia. Em alguns dos circuitos, houve um esforo na tentativa de optimizar as
suas funcionalidades, permitindo assim, com a mesma fonte de tenso de referncia, a
obteno de diferentes valores da tenso de referncia. Numa primeira fase deste
captulo, descrita a tecnologia utilizada para os testes, e tambm explicado o
processo de fabrico dos circuitos integrados, seguindo depois para a simulao dos
circuitos propostos. No final do captulo feita uma comparao entre os valores
obtidos para os diversos circuitos e os obtidos nos circuitos que lhes deram origem.

3.1 - Tecnologia CMOS utilizada
Ao longo de todo o trabalho, a tecnologia CMOS utilizada, foi a c35b4 da AMS
(Austria Microsystems), de 350nm. Esta tecnologia possibilita a utilizao de
transstores com as dimenses mnimas de W
min
= 0.4m e L
min
= 0.35m. Os seus
modelos tpicos de transstores suportam uma tenso de 3.3V. Por esta razo, todas as
simulaes efectuadas tiveram como limite mximo de alimentao os 3V.


3.2 Processo de circuitos integrados
Geralmente, o maior objectivo de quem projecta circuitos integrados passa pela escolha
do circuito, obedecendo a um conjunto de regras e especificaes, no menor tempo
possvel e recorrendo ao menor nmero de recursos humanos. Ao mesmo tempo, o
circuito deve possuir um rendimento elevado, o seu processo deve ser simples, e a
ocupao de rea a menor possvel.
Para a resoluo deste objectivo, podem-se identificar duas filosofias distintas.
a) A primeira designada por bottom-up approach, onde se comea ao nvel
do transstor e se vo desenhando sub-circuitos de maior complexidade, os
quais posteriormente so ligados uns aos outros realizando a funcionalidade
pretendida.
b) A segunda designada de top-down approach, onde se vai repetidamente
decompondo o nvel de especificaes do sistema em grupos e sub-grupos de
tarefas de cariz mais simples. As tarefas mais simples so depois
implementadas em silcio, tanto no caso de circuitos que j foram,
previamente desenhados e testados, normalmente conhecidos por clulas
padro, como em circuitos de baixo nvel desenhados para reunir certas
especificidades.

A primeira delas usada no desenho de circuitos digitais, normalmente
resultando num aumento significativo da produtividade. Muito esforo, tem sido
dispendido na tentativa de a implementar em circuitos analgicos, mas os requisitos do
desenho de circuitos analgicos por vezes tornam esta tcnica incompatvel. So
tambm muitos os casos em que circuitos analgicos e digitais utilizam vrias
combinaes de conceitos de ambas as tcnicas.
Na Figura 3.1 encontra-se um diagrama de blocos que representa os passos
necessrios no desenho convencional de um circuito integrado.


Especificaes
Esquemtico
Ferramenta do Cadence
Composer Schematic Editor
Spectre
Virtuoso Layout Editor
Assura DRC/LVS
Assura RCX
Spectre
Simulao
Esquemtica
Layout
Verificao do Layout
Extraco de parasitas
Simulao ps-layout
Ok?
Sim
Sim
Ok?
Sim
Ok?
Produo

Figura 3.1 Esquema para a criao de circuitos integrados.

O ponto de partida um conjunto de especificaes para o circuito. Em circuitos
mais complexos, necessrio um maior esforo para a obteno de todas as
especificaes do circuito.
Os circuitos preliminares, muitas vezes denominados por esquemticos so
baseados em modelos simples dos dispositivos ou sub-circuitos. A criao do
esquemtico obtida, utilizando o Composer Schematic Editor. De seguida passa-se
simulao do circuito esquemtico, a qual efectuada atravs de uma simulao
computacional, que utiliza modelos mais precisos para verificar a eficincia do circuito.
Para este fim, utilizado o simulador Spectre, o qual, para alm da simulao, permite
extrair a netlist do circuito. Bons modelos para os diversos componentes (transstores,
resistncias, condensadores, etc.) so cruciais. Um modelo considerado de boa

qualidade se conseguir prever eficazmente o desempenho do circuito aps a sua
fabricao. Alm disso, deve ser suficientemente simples para evitar um tempo
excessivo na sua simulao computorizada. Um tempo considervel sempre investido
nesta simulao do circuito esquemtico.
Quando o circuito preliminar cumprir as especificaes pretendidas com
resultados aceitveis, passa-se fase do layout. A fase do layout tambm muitas vezes
iniciada nos sub-circuitos antes da concluso da fase preliminar do projecto. Uma boa
planta obtida no incio do projecto, aps uma boa estimativa do circuito completo e do
tamanho que este ter. Uma boa planta contm a informao sobre a posio de todas as
clulas principais do circuito, assim como as designaes dos pinos de entrada e sada.
A criao do layout conseguida atravs da ferramenta Virtuoso Layout Editor. Depois
do layout completo, esse layout submetido a mais simulao computacional. Esta
verificao, divide-se em 3 fases, DRC (Design Rule Check), Extraco de parmetros e
LVS (Layout Vs. Schematic). Estas simulaes so cruciais e sero alvo de mais
relevncia no prximo captulo, na medida em que os efeitos parasitas associados ao
layout tm um papel muito importante tanto em circuitos analgicos como digitais. Em
circuitos analgicos os efeitos parasitas tendem a degradar o desempenho dos circuitos,
enquanto, que nos circuitos digitais os efeitos parasitas levam a atrasos indesejados e,
em alguns dos casos, a erros. Esses atrasos, algumas das vezes levam a que o circuito
no funcione como o que era esperado.
Uma vez que o layout tenha ultrapassado todos os testes computacionais com
resultados favorveis, o circuito passa para a fase de fabrico. Em circuitos mais
complexos, sub-circuitos so muitas das vezes fabricados antecipadamente em ordem a
que seja retirada informao destes prottipos e tambm para que seja verificada a
funcionalidade dos mesmos.

3.3 Simulao de circuitos
Neste captulo, foram escolhidos alguns circuitos para uma anlise mais extensa de
simulao e testes. Como j foi dito anteriormente, os circuitos sero testados com uma
alimentao mxima de 3V, sendo testados tambm com temperaturas a variar entre -
20C a 80C, excepto em uma ou duas simulaes, onde se utilizar uma gama de
temperaturas mais abrangente, de -55C a 140C.


3.3.1 Simulao da fonte de tenso de referncia
com compensao da modulao do comprimento
do canal
O circuito esquemtico da fonte de tenso de referncia com compensao da
modulao do comprimento do canal [28] encontra-se representado na Figura 3.2.
M
1
R
3
R
2
R
1
M
2
M
4
M
5
M
11
M
10
M
9
M
8
M
7
M
6
M
3
V
DD
GND
I
B
I
C
I
A
C
L
V
R

Figura 3.2 Esquemtico da fonte de tenso de referncia com compensao da
modulao do comprimento do canal.

O circuito pode ser dividido em trs partes distintas. A primeira constituda pelos
transstores M
1
a M
5
e a resistncia R
1
. A segunda parte inclui os transstores M
6
a M
9

para alm da resistncia R
2
. A terceira e ltima parte, composta pelos transstores M
10

e M
11
, assim como pela resistncia R
3
.
Para a anlise do circuito, comecemos pela corrente I
A
, que se encontra na
segunda parte do circuito. A corrente I
A
gerada pelos transstores M
8
e M
9
, que se
encontram a operar na regio de inverso fraca, em ordem a se obter uma corrente que
seja o mais independente possvel da alimentao. Com os transstores a operar na
regio fraca de inverso, a corrente I
D
dada pela expresso:
T
GS
nV
V
S D
e I I = (3.1)
Esta equao pode ser reescrita na forma:

|
|
.
|
\
|
=
S
D
T GS
I
I
nV V ln (3.2)
Como V
GS8
= V
GS9
+ I
A
R
2
, o valor da corrente pode ser dada pela seguinte expresso:
|
|
.
|
\
|
=
8
9
2
ln
P
P
R
nV
I
T
A
(3.3)
Nesta expresso, P = W/L e os transstores M
6
e M
7
so considerados idnticos.
Na primeira parte do circuito, o transstor M
1
recebe a corrente I
A
espelhada,
gerando assim V
GS3
, o qual est na origem de
1
3
R
V
I
GS
B
= , no caso de I
C
= 0. A corrente
I
D
no transstor M
5
, pode ser expressa por
A C
NI I = . A corrente I
B
pode ser reescrita da
seguinte forma:
C
GS
B
I
R
V
I =
1
3
(3.4)
Isto implica que um aumento da corrente I
C
resulta num decrscimo da corrente I
B
,
devido constante V
GS3
.
Depois, I
A
e I
B
so espelhadas para M
10
e M
11
respectivamente, dando ento origem
tenso de referncia V
R
descrita pela equao:
3
2
11
7
10
R I
P
P
I
P
P
V
B A R
|
|
.
|
\
|
+ =

(3.5)
No caso de se substituir (3.3) e (3.4) em (3.5), chegamos expresso:
T GS R
V V V | o + =
3

(3.6)
Onde,
|
|
.
|
\
|
=
1 2
3 11
R P
R P
o e
|
|
.
|
\
|
|
|
.
|
\
|
(
|
|
.
|
\
|
|
|
.
|
\
|
=
8
9
2
3
2
11
7
10
ln
P
P
n
R
R
P
P
N
P
P
| . Para que a tenso V
R
seja
constante, isto , 0 =
c
c
T
V
R
, a seguinte condio deve ser satisfeita, de forma a que a
obteno de um coeficiente de temperatura zero seja alcanada
G
T
K
V
=
|
o

(3.7)
Como
G
K na tecnologia utilizada apresenta um valor mdio de -382.1mV [14], para a
obteno do coeficiente de temperatura zero, podemos conjugar as equaes (3.6) e
(3.7), chegando concluso de que a V
R
pode ser expressa por:
) (
3 G GS R
K V V =o

(3.8)


Ou ainda:
|
|
.
|
\
|
+ = 1
3
G
GS
T R
K
V
V V |

(3.9)
Substituindo de seguida e nas equaes (3.8) e (3.9) respectivamente, chegamos s
expresses que permitem, apenas com o manuseamento de resistncias, alcanar uma
tenso de referncia independente da temperatura e da alimentao.
) (
3
1 2
3 11
G GS R
K V
R P
R P
V =

(3.10)
|
|
.
|
\
|
+
|
|
.
|
\
|
|
|
.
|
\
|
= 1 ln
3
8
9
2
3
2
11
7
10
G
GS
T R
K
V
V
P
P
n
R
R
P
P
N
P
P
V

(3.11)

3.3.1.1 - Simulaes
Os valores utilizados nos transstores podem ser vistos na Tabela 3.1.

M
1
M
2
M
3
,M
4
M
5
M
6
,M
7
M
8
M
9
M
10
M
11
W(m)/L(m) 40/8 20/8 50/2 3/0.5 25/6 2/2 100/2 160/12 16/12
Tabela 3.1 Dimenses dos transstores do circuito.

Inicialmente, foram feitas anlises paramtricas aos valores das resistncias, para que
fosse possvel a obteno dos melhores resultados possveis para as diferentes tenses
de referncia (0.2 V, 0.4 V, 0.8 V e 1.2 V).
Os valores obtidos encontram-se na Tabela 3.2:

V
R
(V) R
1
(K) R
2
(K) R
3
(K)
0.2 213.75 380 92.5
0.4 213.75 380 185
0.8 213.75 380 370
1.2 213.75 380 556
Tabela 3.2 Valores das resistncias obtidas.


De seguida foram ento utilizadas as equaes (3.10) e (3.11), calculadas anteriormente,
para a obteno dos valores das resistncias.
Uma vez que a alterao da resistncia R
1
podia levar a que o transstor M
3
deixasse de
operar na regio de inverso fraca, e isso faria com que o circuito deixasse de funcionar
convenientemente, a resistncia R
1
foi deixada com o mesmo valor obtido na simulao
paramtrica, a qual preenche esse requisito.
Para a obteno do valor de V
GS3
, foram feitas duas simulaes em dc, uma com
a alimentao a 1.5V e a outra com a alimentao a 3V. Depois, foi s calcular a mdia
entre os dois valores de V
GS3
obtidos, o que levou ao valor de V
GS3
= 425.5mV.
O prximo passo, foi utilizar a expresso (3.10) para calcular os valores de R
3
.
Com os valores de R
3
calculados, foi ento necessrio calcular o valor de n. Este foi
calculado, novamente recorrendo a uma anlise paramtrica. Com o valor de R
3
j
calculado no ponto anterior, e o valor de R
1
no podendo ser muito alterado devido
possibilidade de sair da zona de inverso fraca, atravs de uma anlise paramtrica
obteve-se o melhor valor possvel para R
2
. Por fim foi s substituir o valor das 3
resistncias em (3.11). O valor obtido para n foi de 3.35.
Agora sim, com a obteno do valor de n, j podemos recorrer a (3.11) para
calcular os valores de R
2
que permitem que a tenso de referncia se mantenha estvel
com a variao da temperatura e alimentao.
A Tabela 3.3 mostra os valores das resistncias obtidas, aps a aplicao das
expresses (3.10) e (3.11).

V
R
(V) R
1
(K) R
2
(K)

R
3
(K)

0.2 213.75 379.5 99.5
0.4 213.75 379.5 189
0.8 213.75 379.5 398
1.2 213.75 379.5 597
Tabela 3.3 Valor das resistncias calculadas analiticamente.



3.3.1.2 Resultados das simulaes
De seguida so mostrados os resultados obtidos durante todas as experincias descritas
no ponto anterior.

(a)

(b)
Figura 3.3 V
R
= 0.2V: (a) anlise paramtrica das resistncias; (b) com resistncias
calculadas analiticamente.

Pela observao das Figuras 3.3 (a) e Figura 3.3 (b), pode-se concluir que na
Figura 3.3 (a), onde o valor das resistncias foi optimizado atravs de anlises
paramtricas, a tenso de referncia se encontra melhor centrada na tenso de referncia
pretendida (0.2V), comparativamente com a Figura 3.3 (b), onde as resistncias foram
calculadas analiticamente. Por outro lado, em ambos os casos, a variao da tenso de
-20 -10 0 10 20 30 40 50 60 70 80
0.198
0.1985
0.199
0.1995
0.2
0.2005
0.201
0.2015
0.202
0.2025
temp (C)
V
o

(
V
)

Vdd = 1.5V
Vdd = 2V
Vdd = 2.5V
Vdd = 3V
-20 -10 0 10 20 30 40 50 60 70 80
0.213
0.2135
0.214
0.2145
0.215
0.2155
0.216
0.2165
0.217
0.2175
0.218
temp (C)
V
o

(
V
)

Vdd = 1.5V
Vdd = 2V
Vdd = 2.5V
Vdd = 3V

referncia ao longo da gama de temperaturas testadas idntica e cerca de 0.8mV no
pior caso (Vdd = 3V).

(a)

(b)
Figura 3.4 V
R

Tal como no caso anterior, o valor da tenso de referncia na Figura 3.4 (a),
onde o valor das resistncias foi optimizado atravs de anlises paramtricas, a tenso
de referncia se encontra melhor centrada na tenso de referncia pretendida (0.4V),
comparativamente com a Figura 3.4 (b), onde as resistncias foram calculadas
analiticamente. A variao da tenso de referncia ao longo da gama de temperaturas
tambm similar em ambas as figuras, sendo cerca de 1.4mV no pior caso (Vdd = 3V).

-20 -10 0 10 20 30 40 50 60 70 80
0.396
0.397
0.398
0.399
0.4
0.401
0.402
0.403
0.404
0.405
temp (C)
V
o

(
V
)

Vdd = 1.5V
Vdd = 2V
Vdd = 2.5V
Vdd = 3V
-20 -10 0 10 20 30 40 50 60 70 80
0.426
0.427
0.428
0.429
0.43
0.431
0.432
0.433
0.434
0.435
temp (C)
V
o

(
V
)

Vdd = 1.5V
Vdd = 2V
Vdd = 2.5V
Vdd = 3V


(a)

(b)
Figura 3.5 V
R

Mais uma vez, o valor da tenso de referncia na figura onde o valor das
resistncias foi optimizado atravs de anlises paramtricas, comparativamente com a
figura onde as resistncias foram calculadas analiticamente, a tenso de referncia
encontra-se melhor centrada na tenso de referncia pretendida (0.8V). A variao da
tenso de referncia ao longo da gama de temperaturas novamente similar em ambas
as figuras, sendo cerca de 3mV no pior caso (Vdd = 3V).
-20 -10 0 10 20 30 40 50 60 70 80
0.792
0.794
0.796
0.798
0.8
0.802
0.804
0.806
0.808
temp (C)
V
o

(
V
)

Vdd = 1.5V
Vdd = 2V
Vdd = 2.5V
Vdd = 3V
-20 -10 0 10 20 30 40 50 60 70 80
0.852
0.854
0.856
0.858
0.86
0.862
0.864
0.866
0.868
0.87
temp (C)
V
o

(
V
)

Vdd = 1.5V
Vdd = 2V
Vdd = 2.5V
Vdd = 3V

(a)

(b)
Figura 3.6 V
R

Tal como aconteceu na anlise de todas as figuras anteriores, os valores da
tenso de referncia na Figura 3.6 (a) encontram-se melhor centrados na tenso de
referncia pretendida (1.2V), comparativamente com os valores da tenso de referncia
da Figura 3.6 (b). A variao da tenso de referncia ao longo da gama de temperaturas
tambm novamente similar em ambas as figuras, tal como nos casos anteriores, sendo
neste caso cerca de 4.6mV no pior caso (Vdd = 3V).
-20 -10 0 10 20 30 40 50 60 70 80
1.188
1.19
1.192
1.194
1.196
1.198
1.2
1.202
1.204
1.206
1.208
temp (C)
V
o

(
V
)

Vdd = 1.5V
Vdd = 2V
Vdd = 2.5V
Vdd = 3V
-20 -10 0 10 20 30 40 50 60 70 80
1.276
1.278
1.28
1.282
1.284
1.286
1.288
1.29
1.292
1.294
1.296
temp (C)
V
o

(
V
)

Vdd = 1.5V
Vdd = 2V
Vdd = 2.5V
Vdd = 3V


Figura 3.7 Anlise a uma gama de temperaturas mais abrangente para V
R
= 0.2V.

Tendo em ateno a Figura 3.7, de realar o bom desempenho da fonte de
tenso de referncia quando a gama de temperaturas alargada, tanto para temperaturas
negativas, como positivas, apresentando um bom desempenho entre -50C e 110C.

3.3.1.3 Comentrio global
Com base nos resultados obtidos, pode-se concluir que as anlises paramtricas
efectuadas ao circuito permitem que este tenha um melhor desempenho, do que no caso
em que os valores das resistncias so calculados atravs das expresses obtidas.
Melhor desempenho, deve entender-se no a variao de tenso que apresenta ao longo
da gama de temperaturas testada, a qual bastante similar em ambos os casos, mas sim
em relao tenso de sada propriamente dita. Nos casos em que as resistncias foram
calculadas analiticamente a tenso de referncia no se centra nos pontos esperados
(0.2V, 0.4V, 0.8V e 1.2V), mas sim numa tenso um pouco superior. O circuito testado
apresenta tambm um bom desempenho, quando alargamos a gama de temperaturas de
teste, mostrando mesmo um funcionamento muito eficiente entre os -50C os 110C.

-60 -40 -20 0 20 40 60 80 100 120 140
0.198
0.2
0.202
0.204
0.206
0.208
0.21
0.212
0.214
0.216
0.218
temp (C)
V
o

(
V
)

Vdd = 1.5V
Vdd = 2V
Vdd = 2.5V
Vdd = 3V

baseada numa PTAT de corrente
O circuito esquemtico da fonte de tenso de referncia baseada numa PTAT de
corrente [14] encontra-se representado na Figura 3.8.
M
1
V
DD
I
B
M
2
M
4
M
5
M
3
M
6
M
7
M
8
M
9
M
10
M
11
R
1
R
3
R
2
R
4
CC1
CC2
CL
V
GS1
+
-
V
R
GND
I
R1

Figura 3.8 Esquemtico da fonte de tenso de referncia baseada numa PTAT de
corrente.

Onde a fonte de corrente I
B
se encontra representada na Figura 3.9.
V
DD
GND
M
P6
M
P3
M
P7
M
P1
C
P
M
P4
M
P5
M
P2
R
P
I
B

Figura 3.9 PTAT de corrente.

O princpio de funcionamento deste circuito, j foi descrito anteriormente na Seco
2.4.7, tendo o circuito deste captulo como principal diferena em relao a [14], ter


sido alterada a tecnologia em que foi testado. Em vez de uma tecnologia CMOS 1.2m,
foi utilizada a tecnologia AMS 350nm.
Deste modo, assumindo as equaes anteriormente alcanadas, e substituindo
(2.25) e (2.27) em (2.26) chega-se a:
T B GS R
V I V V | o + = ) (
1
(3.12)
Nesta expresso,
4 1
6 4
4 1
5 2
3
4
1
P R
P R
P R
P R
R
R
|
|
.
|
\
|
+ = o e
|
|
.
|
\
|
|
|
.
|
\
|
+ =
6 7
5 8
3
4
ln 1
P P
P P
R
R
| .
Para que a tenso V
R
seja constante, isto , 0 / = c c T V
R
, a seguinte condio
deve ser satisfeita, de forma a que a obteno de um coeficiente de temperatura zero
seja alcanado:
G
T
K
V
=
|
o

(3.13)
De seguida para a obteno do coeficiente de temperatura zero, podemos conjugar as
equaes (3.12) e (3.13), chegando concluso de que V
R
pode ser expressa por:
) ) ( (
1 G B GS R
K I V V =o

(3.14)
E tambm:
|
|
.
|
\
|
+ = 1
) (
1
G
B GS
T R
K
I V
V V |

(3.15)
Substituindo de seguida e nas equaes (3.14) e (3.15) respectivamente, chegamos
s expresses que permitem apenas com o manuseamento de resistncias alcanar uma
tenso de referncia independente da temperatura e da alimentao.
G G B GS B GS R
K
P R
P R
K
P R
P R
R
R
I V
P R
P R
I V
P R
P R
R
R
V
4 1
6 4
4 1
5 2
3
4
1
4 1
6 4
1
4 1
5 2
3
4
1 ) ( ) ( 1 +
|
|
.
|
\
|
+
|
|
.
|
\
|
+ = (3.16)
E tambm:
T
G
B GS
T R
V
P P
P P
R
R
K
I V
V
P P
P P
R
R
V
|
|
.
|
\
|
|
|
.
|
\
|
+ +
|
|
.
|
\
|
|
|
.
|
\
|
+ =
6 7
5 8
3
4 1
6 7
5 8
3
4
ln 1
) (
ln 1 (3.17)


3.3.2.1 Simulaes
As dimenses dos transstores, utilizados para a realizao das simulaes, encontram-
se nas Tabelas 3.4 e 3.5.

Transstor M
1
M
2
M
3
M
4
M
5
,M
6
M
7
M
8
M
9
M
10
,M
11
W(m)/L(m) 50/1 7.5/1 5/1 10/1 5/1 250/1 500/1 5/1 10/1
Tabela 3.4 Dimenses dos transstores do circuito.

Transstor M
P1
M
P2
M
P3
,M
P4
M
P5
M
P6
M
P7
W(m)/L(m) 7.5/1 11.25/1 5/1 10/1 1/2.5 5/1
Tabela 3.5 Dimenses dos transstores da PTAT de corrente.

Os valores dos condensadores utilizados podem ser vistos na Tabela 3.6

Condensador C
C1
C
C2
C
CP
Capacidade (pf) 2 1 1
Tabela 3.6 Valores dos condensadores do circuito.

Com o recurso a anlises paramtricas foi possvel chegar aos melhores valores para as
resistncias que permitiam uma tenso de referncia mais estvel com a variao da
temperatura e alimentao. Os valores destas resistncias esto apresentados na Tabela
3.7.

V
R
(V) R
1
(K) R
2
(K) R
3
(K) R
4
(K) R
P
(K)
0.2 636.8 94.7 42.1 226.3 473.7
0.4 636.8 94.7 42.1 527 968.5
0.8 636.8 94.7 42.1 1120 1220
1.2 636.8 94.7 42.1 1720 1350
Tabela 3.7 Valores das resistncias.




Figura 3.10 Anlise para V
R
= 0.2V.

R
= 0.4V.

Pode-se observar atravs das Figura 3.10 e Figura 3.11, que a fonte de tenso de
referncia baseada numa PTAT de corrente apresenta uma variao mxima de 0.32mV
para V
R
= 0.2V e de 0.8mV para V
R
= 0.4V, ao longo da gama de temperaturas
estudada.
-20 -10 0 10 20 30 40 50 60 70 80
0.195
0.196
0.197
0.198
0.199
0.2
0.201
0.202
0.203
0.204
0.205
temp (C)
V
o

(
V
)

Vdd = 1V
Vdd = 1.5V
Vdd = 2V
Vdd = 2.5V
Vdd = 3V
-20 -10 0 10 20 30 40 50 60 70 80
0.39
0.392
0.394
0.396
0.398
0.4
0.402
0.404
0.406
0.408
temp (C)
V
o

(
V
)

Vdd = 1V
Vdd = 1.5V
Vdd = 2V
Vdd = 2.5V
Vdd = 3V

R
= 0.8V.

Figura 3.13 Anlise V
R
= 1.2V.

Atravs das Figura 3.10 e Figura 3.11, pode-se concluir que a fonte de tenso de
referncia baseada numa PTAT de corrente apresenta uma variao mxima de 1.65mV
para V
R
= 0.8V e de 1.9mV para V
R
= 1.2V, ao longo da gama de temperaturas
estudada.

-20 -10 0 10 20 30 40 50 60 70 80
0.775
0.78
0.785
0.79
0.795
0.8
0.805
0.81
0.815
temp (C)
V
o

(
V
)

Vdd = 1V
Vdd = 1.5V
Vdd = 2V
Vdd = 2.5V
Vdd = 3V
-20 -10 0 10 20 30 40 50 60 70 80
1.185
1.19
1.195
1.2
1.205
1.21
1.215
1.22
temp (C)
V
o

(
V
)

Vdd = 1.5V
Vdd = 2V
Vdd = 2.5V
Vdd = 3V


Figura 3.14 Anlise a uma gama de temperaturas mais abrangente para V
R
= 0.2V.

Observando a Figura 3.14, pode-se concluir que a fonte de tenso de referncia
apresenta um bom desempenho quando a gama de temperaturas alargada, tanto para
temperaturas negativas, como positivas. Apresentando um bom desempenho entre -50C
e 110C.

3.3.2.3 Comentrio global
Em relao fonte de tenso de referncia baseada numa PTAT de corrente, de notar
que tem um desempenho muito elevado. Para todas as tenses de referncia testadas,
nunca ultrapassou os 2mV de variao mxima. Sendo que para 0.2V teve uma variao
mxima, dos 1.5V aos 3V de alimentao de apenas 0.32mV. Atravs da Figura 3.14,
pode-se observar, que o circuito tem tambm um ptimo comportamento quando
alargada a gama de temperaturas, apresentando-se muito eficiente desde os -50C aos
110C.
-60 -40 -20 0 20 40 60 80 100 120 140
0.19
0.2
0.21
0.22
0.23
0.24
0.25
temp (C)
V
o

(
V
)

Vdd = 1V
Vdd = 1.5V
Vdd = 2V
Vdd = 2.5V
Vdd = 3V

baseada na tenso de limiar
O circuito esquemtico da fonte de tenso de referncia baseada na tenso de limiar [29]
encontra-se representado na Figura 3.15.

M
2
C
L
V
DD
V
R
M
6
M
5
M
3
M
4
M
1
C
s
GND
R
1
I
B
R
2

Figura 3.15 Esquemtico da fonte de tenso de referncia baseada na tenso de
limiar.

O modo de funcionamento deste circuito, baseia-se numa corrente PTAT I
B
, gerada
atravs dos transstores M
1
, M
2
, M
3
e M
4
, e pela resistncia R
1
. Uma vez que os
transstores se encontram a operar na regio de inverso fraca, a corrente I
B
pode ser
dada pela expresso:
|
|
.
|
\
|
=
1 4
3 2
1
ln
) (
1
P P
P P
T R
nV I
T B
(3.18)
A dependncia de uma resistncia com a temperatura dada por:
| | ) ( 1 ) ( ) (
0 0
T T T R T R
R
+ = u (3.19)
I
B
pode ser dada em funo de uma temperatura por:
) ( ) (
) ( 1
1
0
0
0
0 0
T I
T
T
T I
T T T
T
I
B B
R
B
~
+
=
u
(3.20)
A corrente I
B
obtida na resistncia R
2
e no transstor M
6
, que se encontra ligado em
forma de dodo, atravs do espelho formado pelos transstores M
1
e M
5
. A queda de
tenso nestes elementos gera a tenso de referncia V
R
, dada atravs da expresso:


) ( ) ( ) ( ) (
6
1
5
2
T V T I
P
P
T R T V
GS B R
+ = (3.21)
Onde:
| |
|
|
.
|
\
|
+
|
|
.
|
\
|
+
|
|
.
|
\
|
+ =
0 0
0 6
0
0 0 6
ln ) 1 ( ) ( 1 ) ( ) (
T
T
nV
T
T
T V
T
T
T T V V V
T GS VTH TH GS
o o (3.22)
Nesta expresso, um parmetro que relaciona a corrente com a temperatura. Da
equao (3.21) e relacionando-a com (3.18), a tenso de referncia V
R
pode ento ser
expressa em funo das dimenses dos dispositivos:
|
|
.
|
\
|
+ =
1 4
3 2
1 0 1
5 0 2
6
ln
) (
) (
) ( ) (
P P
P P
P T R
P T R
nV T V T V
T GS R
(3.23)
De observar que o segundo termo da expresso (3.23) aumenta com a temperatura, ao
contrrio de V
GS6
que decresce com a temperatura. Assim dependendo do tamanho dos
transstores escolhidos, pode ser encontrado um ponto, onde a dependncia com a
temperatura ser minimizada.
A condio que define a mnima dependncia com a temperatura, dada por:
) 1 (
) ( ) (
ln
) (
) (
0 6 0 0
1 4
3 2
1 0 1
5 0 2
o
o

+
=
|
|
.
|
\
|
T
GS VTH TH
nV
T V T T V
P P
P P
P T R
P T R
(3.24)
Uma vez esta optimizao tenha sido alcanada, a tenso de referncia V
R
ser dada
pelo valor da tenso de limiar V
TH
somada com outros parmetros do processo CMOS:
(
|
|
.
|
\
|
+ =
0
0 0
ln 1 ) 1 ( ) ( ) (
T
T
nV T T V T V
T VTH TH R
o o (3.25)
De notar, que como o parmetro para MOSFETs a operar na regio de inverso fraca
menor que 1, a variao da tenso de referncia ter uma forma cncava.


3.3.3.1 Simulaes
Os componentes utilizados para a simulao deste circuito, encontram-se na Tabela 3.8

Componentes M
1
, M
2,
M
4

W(m)/L(m)
M
3
W(m)/L(m)

M
5,
M
6

W(m)/L(m)
R
1

(K)
R
2

(K)
C
S

(pf)
Valor 190/1 1900/1 380/1 200 520 1
Tabela 3.8 Valores dos componentes do circuito.

Para a obteno dos melhores valores a usar nas resistncias, as quais se encontram na
Tabela 3.8, foram realizadas anlises paramtricas.


Figura 3.16 V
R
do circuito.

O que se pode constatar da anlise Figura 3.16, que a fonte de tenso de referncia
apresenta variaes na tenso de referncia ao longo da gama de temperaturas estudada,
de cerca de 5mV. E que ao contrrio dos circuitos anteriormente simulados, a
alimentao foi reduzida para valores que variam apenas entre os 800mV e 1V.

-20 -10 0 10 20 30 40 50 60 70 80
0.67
0.675
0.68
0.685
0.69
0.695
0.7
0.705
temp (C)
V
o

(
V
)

Vdd = 800mV
Vdd = 850mV
Vdd = 900mV
Vdd = 950mV
Vdd = 1V


3.3.4 Simulao da fonte de tenso de referncia a
operar na regio de inverso fraca
O circuito esquemtico da fonte de tenso de referncia a operar na regio de inverso
fraca [13] encontra-se representado na Figura 3.17.
V
DD
M
5
M
1
M
3
M
4
M
2
M
6
M
9
M
10
M
8
M
7
I
0
V
R
Gerador de corrente Carga Activa
GND
M
11
I
0

Figura 3.17 Esquemtico da fonte de tenso de referncia a operar na regio de
inverso fraca (subthreshold).

O princpio de funcionamento deste circuito, j foi descrito anteriormente na Seco
2.4.6. Esta fonte de tenso de referncia tem como principais vantagens em relao aos
circuitos previamente estudados, no apresentar nem transstores bipolares, nem
resistncias na sua constituio, apenas transstores CMOS, reduzindo assim
consideravelmente a rea ocupada.


3.3.4.1 Simulaes
Para obedecer s regies de funcionamento dos MOSFETs anteriormente descritas,
foram ento levadas em conta algumas condies. Por forma, a evitar a modulao do
comprimento do canal nos transstores M
5
e M
6
, o seu comprimento do canal L, no
deve ser muito pequeno. Como os transstores M
1
e M
2
devem operar na regio de
inverso fraca e os transstores M
3
e M
4
na regio de saturao, implica que a tenso
V
GS
nos transstores M
3
e M
4
tem que ser maior que nos transstores M
1
e M
2
. Como
todos estes transstores tm a mesma corrente I
D
, logo a relao W/L nos transstores M
1

e M
2
tem que ser maior que a relao W/L nos transstores M
3
e M
4
.
A Tabela 3.9 representa o dimensionamento dos transstores adoptado para a
simulao esquemtica da fonte de tenso de referncia.

Transstor M
1
,M
2
M
3
,M
4
M
5
,M
6
,M
11
M
7
,M
8
M
9
,M
10
W(m)/L(m) 25.5/1 0.4/4.5 0.4/0.45 0.4/3 0.4/1.9
Tabela 3.9 Dimenses dos transstores da fonte de tenso de referncia a operar na
regio de inverso fraca (subthreshold).


Figura 3.18 Variao da tenso de referncia com a temperatura da fonte de tenso de
referncia a operar na regio de inverso fraca (subthreshold).
-20 -10 0 10 20 30 40 50 60 70 80
0.45
0.5
0.55
0.6
0.65
0.7
0.75
temp (C)
V
o

(
V
)

Vdd = 2V
Vdd = 2.5V
Vdd = 3V


Pela observao da Figura 3.18, pode-se reparar que a fonte de tenso de referncia se
comporta muito eficientemente quando a variao da alimentao se encontra entre os
2,5V e os 3V, apresentando uma variao ao longo da temperatura perto dos 0.7mV.
Quando a alimentao se encontra perto dos 2V, esta demonstra um comportamento
menos eficiente, com uma variao na tenso de referncia ao longo da temperatura
perto dos 7mV.

3.4 Comentrio final
Pelo que foi observado atravs do circuito da fonte de tenso de referncia com
compensao da modulao do comprimento do canal, pode-se concluir que as anlises
paramtricas efectuadas ao circuito permitem que este obtenha um desempenho
superior, do que no caso em que os valores das resistncias foram calculadas
analiticamente. Por desempenho superior, deve entender-se no a variao de tenso
que apresenta ao longo da gama de temperaturas testada, a qual bastante similar em
ambos os casos, mas sim em relao tenso de sada. Nos casos em que as resistncias
foram calculadas analiticamente a tenso de referncia no se centra nos pontos
esperados (0.2 V, 0.4 V, 0.8 V e 1.2 V), mas sim numa tenso um pouco superior. O
circuito testado apresenta tambm um bom desempenho quando alargamos a gama de
temperaturas de teste, mostrando mesmo um funcionamento muito eficiente dos -50C
aos 110C.
De seguida encontra-se uma tabela, com os resultados obtidos na simulao
deste circuito e com os resultados obtidos em [28],

[28] Este trabalho Unidades
Tecnologia TSMC 0.18m AMS 0.35m
Tenso nominal 224 203 mV
Sensibilidade da V
R
com V
DD
3 2 mV/V
Sensibilidade da V
R
com a temperatura 6 0.8 mV
p-p

Tabela 3.10 Comparao entre os valores obtidos na simulao deste trabalho e em
[28].


De referir que existem algumas diferenas que devem ser levadas em conta na
observao da Tabela 3.10. Enquanto, que neste trabalho foram realizadas simulaes
com a temperatura a variar entre os -20C e os 80C e com a alimentao a variar entre
1.5V e 3V, em [28], as simulaes foram realizadas com a temperatura a variar entre
20C e 120C, com a alimentao a variar dos 0.9V aos 2.5V. Mesmo assim, pode-se
concluir que a sensibilidade da V
R
com a variao da alimentao algo semelhante em
ambos os circuitos, enquanto, que a sensibilidade da V
R
com a variao da temperatura
bastante inferior no circuito aqui simulado.
Em relao fonte de tenso de referncia baseada numa PTAT de corrente,
de notar que apresenta um desempenho muito elevado. Para todas as tenses de
referncia testadas, nunca ultrapassou os 2mV de variao mxima. Sendo que para
0.2V teve uma variao mxima dos 1.5V aos 3V de alimentao, de apenas 0.32mV.
Atravs da Figura 3.14, pode-se observar, que o circuito tem tambm um ptimo
comportamento quando alargada a gama de temperaturas, apresentando-se muito
eficiente desde os -50C aos 110C.

Tecnologia CMOS 1.2m AMS 0.35m
Fonte de alimentao 1.2 1 V
Tenso nominal 295.3 195.5 mV
Sensibilidade da V
R
p-p

[14].

Para se tentar fazer uma comparao entre os resultados obtidos nas simulaes deste
trabalho, e dos resultantes de [14], no se deve deixar de prestar ateno de que as
tecnologias utilizadas para a simulao dos mesmos so diferentes, e que as gamas de
temperatura onde decorreram os testes tambm so diferentes, sendo que neste trabalho,
mais uma vez foram entre -20C e 80C, enquanto, que em [14] variam entre os -25C e
os 125C. Mesmo assim, olhando para a Tabela 3.11, pode-se afirmar que os resultados
obtidos neste trabalho mostram uma menor sensibilidade da V
R
com a temperatura.


Relativamente fonte de tenso de referncia baseada na tenso de limiar, pode-
se concluir que se trata de um circuito mais pequeno, e com muito baixo consumo de
potncia. No apresenta to bons resultados como os do circuito que lhe deram origem,
uma vez que apresenta variaes de 5mV na tenso de sada, com a variao de
temperatura entre os -20C e os 80C e uma variao da alimentao dos 800mV ao 1V,
no sendo tambm de desprezar.

Fonte de alimentao 900 900 mV
Sensibilidade da V
R
p-p

[29].

Atravs da observao da Tabela 3.12, pode-se constatar que os valores obtidos na
simulao deste circuito so diferentes dos obtidos em [29]. Esta situao deve-se
essencialmente s diferenas das tecnologias utilizadas na simulao do circuito. Tal
como foi dito anteriormente, a tenso de referncia neste circuito dada pela tenso de
limiar do MOSFET, somada com outros parmetros do processo CMOS, logo como a
tenso de limiar na tecnologia TSMC 0.35m inferior da tecnologia AMS 0.35m,
as tenses de referncia tambm sero diferentes. A diferena na sensibilidade da V
R

com a temperatura, tambm se deve aos diferentes parmetros das tecnologias.
Tendo em conta a fonte de tenso de referncia a operar na regio de inverso
fraca, pode-se salientar que esta apresenta um bom desempenho quando a alimentao
se situa entre os 2.5V e os 3V, tendo uma variao na tenso de referncia de apenas
0.7mV ao longo de toma a gama de temperatura estudada. Quando a alimentao se
situa perto dos 2V, esta apresenta um desempenho inferior, aumentando a variao da
tenso de referncia ao longo da gama de temperaturas para os 7mV.



Tecnologia 0.35m AMS 0.35m
Fonte de alimentao 3 3 V
Sensibilidade da V
R
com V
DD
11 220 mV
Sensibilidade da V
R
com a temperatura 0.85 0.7 mV
p-p

[13].

Atravs da anlise da Tabela 3.13, pode-se observar que os resultados obtidos neste
trabalho e em [13], so tambm diferentes. Na simulao deste circuito, a tenso variou
entre os 2V e os 3V, enquanto, que em [13] variou entre 1.5V e 4.3V, sendo que a
variao de temperatura em ambas as simulaes tambm foi diferente, neste trabalho
variou entre -20C e 80C, sendo que em [13], variou entre 0C e 80C.
Relativamente a estes quatro circuitos referidos nos pontos anteriores, a fonte de
tenso de referncia com compensao da modulao do comprimento do canal, foi o
escolhido para implementar em layout. A razo desta escolha baseia-se nos dados
obtidos durante o estudo de cada circuito individualmente, sendo que este apresentava
as melhores caractersticas para esta implementao. Pode-se concluir que a fonte de
tenso de referncia com compensao da modulao do comprimento do canal e a
fonte de tenso de referncia baseada numa PTAT de corrente so as que apresentam
menores variaes da tenso de referncia com a variao da temperatura e alimentao,
sendo que a escolha deveu-se ento menor ocupao de rea por parte da primeira,
uma vez que as resistncias tm um impacto enorme nesse sentido.

Captulo 4 - Layout


Captulo 4

Layout
Um layout no mais do que uma combinao de polgonos, cada um dos quais
pertencente a uma certa camada. A funcionalidade ou no do circuito determinada
pela escolha das camadas, assim como, pela sua conjugao entre objectos em
diferentes camadas. Tendo como exemplo um MOSFET, o qual formado por uma
seco transversal de uma camada de difuso e uma camada de polisilcio. Uma
interligao formada entre as duas camadas de metal atravs de uma seco
transversal entre as duas camadas de metal e uma camada de contacto adicional. Para
uma melhor visualizao destas relaes, a cada uma das camadas atribuda uma cor
diferente.
O layout realizado neste captulo, um layout de um circuito analgico, e por
isso convm esclarecer algumas das diferenas entre layout de um circuito analgico e o
layout de um circuito digital.
Um circuito digital obtido atravs da interligao de blocos simples. O layout
dos blocos simples realizado manualmente, ou com ferramentas automticas para a
construo de uma biblioteca de clulas simples. A maior tarefa de seguida colocar as
clulas e os caminhos entre elas. O projectista realiza estes dois passos com a ajuda de
poderosas ferramentas CAD (Computer-Aided Design), especialmente quando grandes
redes tm que ser criadas. O layout de um circuito digital criado com o objectivo de
minimizar a rea e o atraso do sinal. Por outro lado, o layout de um circuito analgico
contm redes de menor complexidade. Um dado circuito analgico utiliza as mesmas
Captulo 4 - Layout

clulas um nmero limitado de vezes. Portanto o layout de circuitos analgicos envolve
principalmente a optimizao na colocao dos transstores, com uma menor
preocupao para as interligaes. Sendo os critrios mais importantes, a preciso e a
imunidade ao rudo [30].

4.1 - Regras de desenho
Todo o tipo de layout de circuitos, tem de obedecer normalmente a uma srie de regras
geomtricas, de forma, a poder ser produzido. Estas regras so normalmente chamadas
de regras de desenho. As regras de desenho normalmente especificam o tamanho
mnimo da largura das linhas para objectos fsicos, tais como as interligaes e as reas
de difuso do metal e do polisilcio, dimenses mnimas aceitveis para estes, e tambm
o seu espao mnimo de separao. Por exemplo, caso uma linha de metal seja
desenhada muito fina, possvel que esta linha possa ser quebrada durante o processo
de fabricao ou mesmo depois deste, resultando num circuito aberto. Outro caso o de
duas linhas serem colocadas muito prximas uma da outra no desenho, uma vez que
estas podem dar origem a um curto-circuito no desejado atravs da sua fuso, o que
mais uma vez pode acontecer durante o processo de fabricao ou mesmo depois de este
estar concludo. O objectivo principal destas regras de desenho encontra-se na obteno
de um alto rendimento global e de uma alta fiabilidade, utilizando a menor rea de
silcio possvel.
Note-se tambm que normalmente existe um compromisso entre:
i) Melhor rendimento, o qual obtido atravs de um layout mais
conservativo, onde se observa uma maior preocupao com a disposio
dos componentes, e que leva a uma maior ocupao de espao;
ii) Maior eficincia no aproveitamento da rea, a qual obtida atravs de
um layout mais agressivo, isto , um desenho onde se encontra uma alta
densidade de componentes num pequeno espao de rea.
Estas regras de desenho so especificadas para cada modelo de fabricao,
apresentando uma boa relao entre estas duas componentes, podendo assim ser obtido
um circuito com bom desempenho e com uma pequena ocupao de rea de silcio.
Note-se que estas regras no apresentam uma barreira estrita que separa um layout
correcto de um layout incorrecto. Um layout que no obedea a todas as regras
Captulo 4 - Layout


especificadas nas regras modelo, pode mesmo assim resultar num circuito operacional
com um bom desempenho. Por outro lado, um circuito que obedea a todas as regras
modelo, pode resultar num circuito com um desempenho inferior ou mesmo em alguns
casos inoperacional.
Estas regras existem apenas para aumentar muito consideravelmente a
probabilidade de um circuito fabricado obter o desempenho pretendido.
As regras modelo so normalmente descritas de duas maneiras [7]:

a) Regras mcron, as quais se referem a tamanhos mnimos dos
componentes e aos tamanhos mnimos para as suas separaes, sendo
retratadas em termos de dimenses absolutas em micrometros;
b) Regras lambda, as quais especificam as restries do layout em termos
de um s parmetro () permitindo assim, um dimensionamento
proporcional escala de todas as restries geomtricas.

Na medida que os processos se tornam mais complexos, a tarefa do projectista
torna-se mais complicada. O projectista deve perceber largamente dos processos de
fabrico e tambm deve saber interpretar as diferentes mscaras. O objectivo na
definio das regras de desenho a de permitir uma rpida traduo de um esquema de
um circuito para uma geometria real em silcio. Actualmente, as regras de desenho so
normalmente especificaes muito bem documentadas, listando os tamanhos mnimos
dos componentes (linhas de metal, resistncias, poos, etc.), distncias mnimas entre
componentes adjacentes, espaamento necessrio para sobreposies de materiais e
muitas outras especificaes para cada processo [10]. Todas estas regras, que por vezes
parecem mesmo sem importncia, so muito importantes, seno mesmo imprescindveis
no que toca sua relao com o desempenho, rendimento e fiabilidade de um circuito
futuro.
Embora os tamanhos mnimos, os quais determinam largamente as regras de
desenho tenham vindo a diminuir razoavelmente com o tempo, para benefcio do
desempenho e do custo de produo, importante que os projectistas adiram s regras
de desenho. Todas as grandes empresas da rea investem grandes quantias de dinheiro
na investigao e produo de software sofisticado para a verificao do layout.
natural que depois da criao de um layout, este tenha erros descritos nas
regras modelo, especialmente nos casos onde os circuitos envolvem centenas, seno
Captulo 4 - Layout

milhares de transstores. E tambm se tem de levar em conta que uma nica violao
das regras pode levar a um circuito instvel, seno mesmo inoperacional. Assim, uma
boa verificao do desenho do circuito sinnima de uma grande poupana de fundos
no futuro.

4.2 Desenho dos componentes
A evoluo das tecnologias, nomeadamente atravs de tcnicas de scaling, juntamente
com a cada vez maior exigncia no que se refere ao desempenho e fiabilidade dos
circuitos, levou a um estudo intensivo relativamente ao desenho dos componentes.
Desde os transstores, s resistncias, tudo foi pensado at ao nfimo pormenor.

4.2.1 - Desenho de um transstor
A base do layout de um MOSFET,
assenta apenas no cruzamento de 2
rectngulos, um feito de polisilcio e o
outro de difuso, tal como mostra a
Figura 4.1.
O rectngulo de polisilcio
define duas reas distintas no rectngulo
de difuso, as quais se denominam de
terminais de fonte e de dreno.
Dependendo da tecnologia escolhida, necessrio realizar a difuso dentro ou fora de
um poo para se obter transstores do tipo n ou transstores do tipo p.
Os dois rectngulos no completam o layout do transstor MOS, necessrio
tambm desenhar as ligaes elctricas da fonte, do dreno e da porta ao resto do
circuito. Estas ligaes so normalmente efectuadas atravs de linhas de metal, menos
frequente, mas tambm possvel, serem efectuadas de polisilcio e de material de
difuso.
Para aplicaes analgicas, a razo W/L aplicada aos transstores
razoavelmente elevada, o que leva a que seja necessrio, uma aplicao de estruturas
maiores. Nestes casos, tambm importante lembrar que o material de difuso utilizado
para a realizao dos terminais do dreno e da fonte contm uma resistncia associada
G
S D

Figura 4.1 Base do layout de
um MOSFET.
Captulo 4 - Layout


no desprezvel, por volta dos 100/, o que faz com que alguns quadrados levem a
uma resistncia de dreno inaceitvel. Os contactos devem ser colocados mnima
distncia possvel uns dos outros, permitida pelas regras modelo. O uso de muitos
contactos ao longo da largura do transstor ao invs de apenas um, aumenta a fiabilidade
do transstor, uma vez que o
uso destes contactos
possibilita que todos esses
pontos do transstor se
encontrem ao mesmo
potencial.
Quando a relao
W/L do transstor muito
elevada, o layout resultante
pode tornar-se intratvel. Nestes casos, o melhor a fazer, dividir esse transstor numa
ligao paralela de um nmero N de elementos. Este procedimento designa-se por partir
ou dividir o transstor. O desempenho elctrico da estrutura paralela equivalente de
um nico transstor, no qual a largura igual largura total dos elementos em paralelo.
Uma exemplificao de um transstor partido pode ser observada na Figura 4.2.
Esta tcnica tem ainda vantagens nas capacidades parasitas. Para um nico
transstor, a capacidade parasita entre a fonte e o substrato C
SB
, e a capacidade parasita
entre o dreno e o substrato C
DB
, so proporcionais largura W, do transstor. Para
transstores divididos, C
SB
e C
DB
so reduzidas por um factor de N+1/2N caso N seja
mpar, no entanto, caso N seja par C
SB
reduzido para enquanto, que C
DB
reduzido
por, N+2/2N [30].
Esta reduo nas capacidades deveras importante para aplicaes de alta
velocidade. A prtica de dividir os transstores em ligaes paralelas de um dado
nmero de partes tambm til na correspondncia entre elementos.

Figura 4.2 Layout de um transstor partido.
Captulo 4 - Layout

4.2.2 - Desenho de uma resistncia
Uma resistncia para circuitos integrados fabricada usando uma das camadas
altamente resistivas disponveis na tecnologia CMOS: difuso ou polisilcio [31]. Todas
estas camadas tm uma resistncia especfica, R
q
, que define a resistncia por quadrado
da camada. A preciso absoluta destas resistncias inferior a 30%, exibindo tambm
pobres coeficientes de temperatura e tenso. A correspondncia entre resistncias
muito melhor, podendo ser mantida, atravs de um layout cauteloso, abaixo dos 0.1%.
A estrutura tpica de uma resistncia pode ser observada na Figura 4.3, onde uma tira de
material resistivo se encontra ligada aos terminais de metal atravs de dois contactos
hmicos.

L
L
1
W
contactos
material resistivo
metal

Figura 4.3 layout de uma resistncia com contactos na extremidade.

A resistncia total
T
R dada pela expresso [30]:
q
R
|
.
|
\
|
=
L
W
R
T
(4.1)
Na qual, W e o L so a largura e o comprimento respectivos. No esquecer, que L deve
ser suficientemente grande, para que a diferena entre L e L
1
seja insignificante, isto
porque L L
1
fixado pelas regras modelo.
Muitas aplicaes requerem que as razes das resistncias sejam
cuidadosamente determinadas. Isto particularmente comum em circuitos analgicos de
processamento de sinal, onde os requisitos so de 1%, 0.1% ou mesmo melhores. A rea
das resistncias deve ser suficientemente grande para que os efeitos dos cantos speros
se tornem desprezveis, mas por outro lado deve ser suficientemente pequenas para que
o circuito seja econmico e no cause variaes nos valores dos restantes componentes.
De seguida na Figura 4.4, so apresentadas trs diferentes maneiras para a
realizao de uma resistncia com a razo de 3:1 em relao a R
1

Captulo 4 - Layout


L
W
3L
W
W
L
W
R
1
R
4
R
3
R
2

Figura 4.4 Formas de obter a mesma resistncia.

1- A longa resistncia R
2
no pode ser normalmente bem colocada no circuito de
uma maneira eficiente relativamente ocupao de rea, e uma vez que o
nmero de contactos no est relacionado em 3:1, limita a preciso de R
2
/R
1
.

2- O padro em serpentina utilizado em R
3
muito comum para se manter o
aspecto de uma s resistncia. No entanto a dificuldade no clculo eficiente para
os cantos e as diferenas no comprimento perifrico, tornam a razo de R
3
/R
1
o
menos eficiente de todos os esquemas apresentados.

Captulo 4 - Layout

3- Neste ltimo esquema, podemos ver que a resistncia possui exactamente a
razo de 3:1, uma vez que so trs resistncias iguais a R
1
, e juntando o facto de
que os condutores so bons, tornam a serpentina formada pelas trs resistncias
o esquema mais eficiente.

4.3 Planificao e construo do layout
A fonte de tenso de referncia escolhida para o desenho e teste do layout foi a fonte de
tenso de referncia descrita no ponto 3.3.1. De entre as quatro possibilidades para a
tenso de referncia (0.2V, 0.4V, 0.8V e 1.2V), optou-se pela fonte de tenso de
referncia de 0.2V.
Depois de escolhido o circuito, iniciado o desenho do layout. O desenho do
layout possibilitado pela ferramenta Virtuoso Layout Editor. O editor de layout a
ferramenta principal do desenhador, e tem como objectivo primordial a gerao de uma
representao fsica do circuito, dada uma topologia do mesmo [12]. O layout comeou
ento com uma boa planificao de como e onde seriam colocados os transstores e as
resistncias.
Olhando para a Tabela 3.1 e para o circuito da Figura 3.2, pode-se observar que
alguns dos transstores podem ser agrupados, de acordo com as suas dimenses de W e
L. Agrupar os transstores sempre que possvel, uma tcnica importante. Este permite
uma reduo da rea total do circuito. Esta reduo de rea acontece na medida em que
os drenos e as fontes podem ser partilhados. Os transstores foram agrupados da
seguinte forma: M
1
com M
2
, M
3
com M
4
, M
6
com M
7
e M
10
com M
11
.
De seguida foram tambm acrescentados alguns transstores dummy, nas
extremidades destes grupos. Como temos presente no s transstores partidos, como
tambm transstores agrupados, estes dummys tm como funo garantir que todos os
transstores do agrupamento tm as mesmas condies fronteira, reduzindo assim a
possibilidade de as diferenas que provm do processo de fabrico influenciarem o seu
desempenho final. Um dos parmetros, que tem especial importncia no uso destes
transstores a tenso de limiar, uma vez que no processo de fabrico esta sofre ligeiras
variaes ao longo da placa.
O passo seguinte foi o de planear a localizao dos transstores, para que os do
tipo p ficassem o mais prximo possvel dos restantes do tipo p, e o mesmo
relativamente aos do tipo n.
Captulo 4 - Layout


Passada esta fase, veio a de construo dos anis de guarda. Os anis de guarda
tm como principal funo, manter um potencial constante ao longo de toda a sua
extenso, e tambm o de isolar o rudo vindo de outras zonas do circuito. Com estes
anis de proteco, podemos ter a certeza de que a massa vai ser a mesma massa para
todos os transstores e o mesmo para a alimentao. Para que isto acontea, so ento
colocados contactos ao longo de toda a extenso do anel, sem qualquer falha e sempre
mesma distncia, a menor possvel designada pelas regras de desenho.
O passo seguinte, o de calcular as resistncias e introduzi-las no desenho.
Enquanto o layout ia aumentando com a introduo de novos componentes, as suas
interligaes iam sendo efectuadas para uma melhor gesto da rea.
Uma vez todos os componentes no desenho e todas as suas ligaes efectuadas
criaram-se finalmente os pinos da massa (gnd!), da alimentao (vdd!), e de sada (V
R
).
Como tanto a massa, como a alimentao so consideradas variveis globais, a
designao dos seus pinos tem que ser em letra minscula e seguida de um ponto de
exclamao, j no caso da tenso de sada, o pino pode ser designado como mais
convier, desde que compatvel com o designado no esquemtico correspondente.
Todas as interligaes de metal utilizadas foram desenhadas com as dimenses
mnimas, uma vez que as correntes que circulam pelo circuito so extremamente baixas.
O layout final pode ser observado na Figura 4.5, onde tambm se encontra
demonstrada a posio dos componentes.

Figura 4.5 Layout da verso extrada da fonte de tenso de referncia com a
disposio dos componentes.
Captulo 4 - Layout

4.4 Testes
Depois do layout desenhado, necessrio proceder sua verificao. Assegurar que
nenhuma das regras da tecnologia violada, um requisito fundamental. Se alguma
regra for quebrada, quase de certeza que levar a um mau funcionamento do circuito.
Esta tarefa torna-se muito mais complexa, quando falamos de circuitos que podem
conter muitos milhares de transstores.
A verificao do circuito realizada em 3 passos: DRC (Design Rule Check),
Extraco parmetros e LVS (Layout Vs. Schematic).

4.4.1 - DRC
Tal como j foi referido, as regras modelo so uma srie de restries que se devem ter
em ateno no desenho de um layout. So elas que garantem uma grande probabilidade
de o circuito funcionar como planeado. O requisito principal de um layout que ele
obedea a este conjunto de regras pr-estabelecidas. Esta tarefa pode ser muito
facilitada com a ajuda de um DRC, que utiliza como variveis de entrada o layout fsico
do circuito e a descrio das regras no formato de um ficheiro da tecnologia. Dado que
um circuito complexo pode conter milhes de polgonos que tm que ser verificados, a
eficincia a propriedade mais importante de uma boa ferramenta DRC. A verificao
de um grande circuito integrado pode levar horas ou mesmo dias. Uma maneira de
poupar tempo fazer com que caso uma clula seja usada vrias vezes, seja verificada
apenas uma [12].

4.4.2 - Extraco do circuito
O segundo passo, denomina-se de extraco dos parmetros do circuito. Esta extraco
outra ferramenta muito importante na metodologia de desenho de layout. o circuito
extractor, que deriva um circuito esquemtico de um layout fsico. Ao varrer as vrias
camadas e suas interaces, o extractor reconstri a rede de transstores, incluindo, os
seus correctos tamanhos e suas interligaes. O circuito produzido (Extracted) contm
ainda informao acerca das capacidades parasitas do circuito (mediante escolha do
parmetro na extraco), tais como capacidades nas ligaes e nas resistncias. Isto
permite uma simulao e anlise mais precisa [12].
Captulo 4 - Layout


4.4.3 LVS
A ferramenta LVS (Layout Vs. Schematic), tal como o nome indica, tem como funo
comparar a vista do esquemtico com a vista do layout. Esta comparao feita atravs
da netlist obtida da extraco do layout com a netlist do esquemtico, de modo a
comprovar que o layout construdo uma rplica autntica da clula esquemtica. Se
tudo correr bem e no houver erros, criada a clula analog_extracted. Esta clula a
que vai ser utilizada para a simulao do dispositivo.

4.5 Simulaes
Ao circuito layout da Figura 4.5, foram efectuadas trs simulaes distintas (cmostm,
cmoswp e comsws). Estas simulaes pertencem a um grupo de simulaes designado
por WCA (Worst Case Analysis). Este tipo de simulaes normalmente utilizado na
verificao do desempenho de circuitos integrados que contm transstores MOS ou
BJT.

4.5.1 PVT
Na tcnica PVT (Process Voltage Temperature), que foi a utilizada na simulao do
circuito da Figura 4.5, cada parmetro do transstor independentemente simulado com
o seu pior valor possvel. Uma vez todos os piores valores que os parmetros podem
tomar tenham sido calculados, o computador simula o circuito com esses mesmos
valores. Este tipo de simulao muito conservativa e pessimista, uma vez que a
probabilidade de tal combinao extremamente improvvel. To pessimista, que so
muito poucos os casos em que os circuitos passam em todos os testes com um bom
desempenho [7]. Mesmo assim, um teste til para uma simulao rpida dos piores
casos que o circuito poder obter.
Os tipos de testes disponibilizados para a tecnologia AMS 350nm so:
Cmostm: para os valores tpicos dos parmetros;
Cmosws: para o pior caso de velocidade, onde os transstores so mais lentos que o
normal;
Cmoswp: para o pior caso de potncia, onde os transstores so mais rpidos, mas
consomem uma potncia superior ao normal;
Captulo 4 - Layout

Cmoswo: simulao onde os transstores do tipo p so mais lentos que o normal, e os
transstores do tipo n mais rpidos que o normal;
Cmoswz: simulao onde os transstores do tipo n so mais lentos que o normal, e os
transstores do tipo p mais rpidos que o normal;

4.5.2 Resultados das simulaes aps extraco

Figura 4.6 Simulao nas condies tpicas (tm).

Pela anlise da Figura 4.6, pode-se reparar que o comportamento do circuito no foi de
acordo com o esperado, tendo a sua variao com a temperatura aumentado muito
comparativamente com a variao obtida na simulao do esquemtico. Esta variao
pode dever-se a que o circuito esquemtico, no foi simulado nem com os transstores
Dummy, nem com os transstores partidos, os quais podem trazer correntes de fuga ao
circuito, que inicialmente no foram levadas em conta.
-20 -10 0 10 20 30 40 50 60 70 80
0.215
0.216
0.217
0.218
0.219
0.22
0.221
0.222
0.223
0.224
temp (C)
V
o

(
V
)

Vdd = 1.5V
Vdd = 2V
Vdd = 2.5V
Vdd = 3V
Captulo 4 - Layout


Figura 4.7 Simulao nas piores condies de consumo de potncia (wp).

Em relao Figura 4.7, onde o circuito foi testado nas piores condies de consumo de
potncia, onde os transstores so mais rpidos, mas consomem uma potncia superior
ao normal, pode-se concluir que a tenso de referncia se situa um pouco abaixo do que
era esperado, tendo por outro lado melhorado o seu desempenho com a variao da
temperatura comparativamente com o caso tpico (tm).

Figura 4.8 Simulao nas piores condies de velocidade (ws).

Em relao Figura 4.8, onde o circuito foi testado mediante as piores condies de
velocidade, onde os transstores so mais lentos que o normal. Pode-se concluir que a
tenso de referncia se encontra mais elevada que o esperado e a variao do seu valor
com a temperatura tambm aumentou em relao ao caso tpico (tm).
-20 -10 0 10 20 30 40 50 60 70 80
0.145
0.15
0.155
0.16
0.165
0.17
temp (C)
V
o

(
V
)

Vdd = 1.5V
Vdd = 2V
Vdd = 2.5V
Vdd = 3V
-20 -10 0 10 20 30 40 50 60 70 80
0.232
0.233
0.234
0.235
0.236
0.237
0.238
0.239
0.24
temp (C)
V
o

(
V
)

Vdd = 1.5V
Vdd = 2V
Vdd = 2.5V
Vdd = 3V
Captulo 4 - Layout

4.6 Comentrio final
Neste captulo foi descrito o objectivo do layout, a sua obteno e a sua verificao.
Foram descritas algumas regras que permitem uma boa optimizao do layout,
proporcionando circuitos mais rentveis devido a uma menor ocupao de rea e
fiveis, j que foram tomadas as medidas de modo a minimizar os erros que pudessem
ocorrer.
Como pode ser visto pela Figura 4.6, o resultado final do circuito, no foi to
bom, quanto o esperado atravs da simulao do circuito esquemtico. Este resultado
tem a ver, com algumas condies diferentes do que tinha sido inicialmente simulado. A
primeira das razes, que o circuito esquemtico, no foi simulado nem com os
transstores Dummy, nem com os transstores partidos, os quais podem trazer correntes
de fuga ao circuito, que inicialmente no foram levadas em conta. A segunda razo que
pode ter tido uma ligeira influncia nos resultados obtidos, prende-se ao facto do valor
exacto das resistncias. Uma vez que como as resistncias so definidas pela sua largura
e comprimento, por vezes difcil ajustar estes parmetros de forma a ter o valor exacto
pretendido.
Na Figura 4.7, que contempla o caso das piores condies de potncia (wp),
onde so simulados transstores com caractersticas mais rpidas que o tpico, e com um
consumo de potncia acima do normal. Podemos observar que a tenso de referncia se
situa um pouco abaixo do que era esperado, tendo por outro lado melhorado o seu
desempenho com a variao da temperatura comparativamente com o caso tpico (tm).
Quanto Figura 4.8, que simula o caso das piores condies de velocidade (ws),
onde os transstores tm parmetros mais lentos que o tpico a nvel de velocidade.
Pode-se observar que a tenso de referncia se encontra mais elevada que o esperado e a
variao do seu valor com a temperatura tambm aumentou em relao ao caso tpico
(tm).
Sendo de relembrar que nestas duas ltimas simulaes, para alm dos
parmetros dos transstores terem sido simulados para algumas das suas piores
condies, junta-se tambm as razes dadas anteriormente para o caso tpico (tm).

Captulo 4 - Layout


Na Tabela 4.1 pode-se observar algumas das diferenas entre os resultados
obtidos neste trabalho comparativamente com o original [28].

Sensibilidade da V
R
com V
DD
2 2 mV/V
Sensibilidade da V
R
com a temperatura 6 4 mV
p-p

Tabela 4.1 Comparao entre este trabalho e o original.

De referir que existem algumas diferenas que devem ser levadas em conta na
observao da Tabela 4.1. Para alm da tecnologia ser diferente, neste trabalho foram
realizadas simulaes com a temperatura a variar entre os -20C e os 80C e com a
alimentao a variar entre 1.5V e 3V, em [28], as simulaes foram realizadas com a
temperatura a variar entre 20C e 120C, com a alimentao a variar dos 0.9V aos 2.5V.

Captulo 4 - Layout

Captulo 5 - Concluses


Captulo 5

Concluses
Neste trabalho foram avaliados alguns dos circuitos j existentes para fontes de tenso
de referncia. Foi visto que a maioria das fontes de tenso de referncia recorre
preferencialmente a MOSFETs, sendo que a compensao dos efeitos com a variao de
temperatura de mais difcil alcance, mas de um desempenho superior. A regio de
inverso fraca tida como a predilecta para a obteno destes circuitos devido ao seu
menor consumo de potncia. A diminuio na rea dos circuitos comparativamente com
os BJTs tambm uma das principais razes para o crescente aumento na sua
utilizao. Com a diminuio do tamanho das tecnologias, que se tem vindo a verificar,
menores sero as tenses de limiar destes circuitos, obrigando assim a um constante
estudo das caractersticas destes circuitos.
Quanto ao trabalho a nvel global, de notar que este foi suportado por uma
grande parte de teoria, que se encontra descrita no decorrer de todos os captulos. Este
estudo iniciou-se com uma sucinta introduo sobre a tecnologia CMOS e o MOSFET,
seguindo depois para um estudo dos circuitos j existentes. Dentro do desenho de
circuitos integrados, foram enumerados alguns dos cuidados que se deve ter na criao
de um layout, no s no que se refere a regras de desenho, mas tambm a nvel do
desenho de componentes que possam integrar um circuito integrado.
A nvel de simulao, de notar que os circuitos analisados apresentaram um bom
desempenho, tendo em conta que estes circuitos foram testados na tecnologia AMS
350nm, tecnologia diferente da dos circuitos originais.
Captulo 5 - Concluses

Como concluso do trabalho foi criado o layout de um dos circuitos estudados
previamente, sendo que se puderam tirar as concluses de que o cumprimento das regras
de desenho pode no significar que o circuito 100% fivel, uma vez que parasitas
podem causar desvios significativos na performance do circuito, e por isso devem ser
optimizadas. Alguns dos componentes parasitas que se podem encontrar so:
a) Resistncias associadas com o polisilcio e regies dopadas dos
semicondutores quando usadas como condutores;
b) Capacidades associadas a qualquer cruzamento entre um qualquer condutor e
o substrato;
c) Transstores Dummy, que acrescentam correntes de fuga ao circuito;
Infelizmente, mesmo com boas regras de desenho, o valor dos componentes
parasitas podem ser significativos, o que algumas das vezes leva a um diferente
funcionamento do circuito, relativamente ao que era esperado.

5.1 Linhas de investigao futuras
Relativamente ao estudo presente nesta dissertao, so apresentadas de seguida
algumas sugestes que devem ser exploradas no futuro, por forma, a que a sensibilidade
das fontes de tenso de referncia com a temperatura e com a alimentao possam ser
minimizadas.
Como se pde concluir deste estudo, os comportamentos de uma tecnologia para
a outra podem variar devido consequente alterao nos seus parmetros, o que tem um
impacto enorme na sensibilidade de algumas das suas caractersticas. Deste modo, seria
muito interessante um estudo onde fosse efectuada uma anlise semelhante deste
trabalho, mas com fontes de tenso de referncia em tecnologias de 130nm e 90nm. Este
trabalho teria tambm que ser acompanhado por um estudo das propriedades do
transstor nestas tecnologias, uma vez que medida que as tecnologias vo avanando
os parmetros dos transstores tambm vo sendo alterados.

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