13 - Implementação de Um Multiplicador Buscando o Menor Custo

Universidade Federal de Santa Catarina
Centro Tecnolgico Departamento de Informtica e Estatstica

Curso de Graduao em Cincias da Computao
Sistemas Digitais
INE 5406
Aula 13-T
4. Projeto de Sistemas Digitais no Nvel RT. Aumentando o Nvel de Abstrao. Estudo de caso e Explorao do Espao de Solues: multiplicador por somas sucessivas (sol.1- custo mnimo).
Prof. Jos Lus Gntzel

guntzel@inf.ufsc.br www.inf.ufsc.br/~guntzel/ine5406/ine5406.html
4. Projeto de Sistemas Digitais no Nvel RT

Aumentando o Nvel de Abstrao
Maior abstrao permite:
Tratar problemas mais complexos Explorar o espao de solues possvel
Aplicao:
Quando o problema que se deseja solucionar pode ser apresentado como um algoritmo
Formas de representao:
Fluxograma Trecho de cdigo em pseudocdigo ou em alguma linguagem (ex.: C, C++, Java, SystemC)
INE/CTC/UFSC Sistemas Digitais - semestre 2008/2
slide 13T.2

Aspectos a Serem Considerados no Projeto
1. Custo de Implementao (Fabricao) 2. Desempenho 3. Consumo de Energia 4. Testabilidade 5. Tolerncia (ou Robustez) a Falhas A otimizao simultnea destas variveis difcil, pois muitas so conflitantes entre si. Vejamos o porqu.
slide 13T.3

1. Custo de Implementao (Fabricao)
Depende do nmero de transistores, quantidade de conexes, nmero de pinos de E/S e tipo de encapsulamento. rea do chip: quanto maior a rea, menor o rendimento do processo de fabricao (yield).
slide 13T.4

2. Desempenho
O atraso crtico determina a mxima freqncia de funcionamento. Para atingir uma meta de desempenho o projetista pode:
Escolher uma tecnologia de fabricao (CMOS) mais recente, com transistores menores (e portanto, mais cara). Otimizar o projeto eltrico e/ou lgico. Mudar a arquitetura do sistema, aumentando/inserindo paralelismo Alterar o algoritmo, aumentando o grau de paralelismo.
slide 13T.5

3. Consumo de Energia
Importantssimo para aplicaes portteis, pois determina a durao da bateria (tecnologia de armazenamento de energia no evolui com a mesma rapidez que a Microeletrnica). Dissipao do calor do chip requer um projeto trmico cuidadoso e pode incorrer em custos extras com encapsulamento especial (mais caro) e ventilao forada (cooler).
slide 13T.6

4. Testabilidade
No circuito integrado no se tem acesso aos pontos internos, apenas aos pinos de E/S. Geralmente, necessrio inserir modificaes e at mesmo blocos de hardware que facilitem o teste do sistema digital. A fase de teste corresponde a aprox. 50% do custo total de desenvolvimento de um chip.
slide 13T.7

Projeto de Sistemas Digitais para Aplicaes Especficas Colocao do Problema
Dado um algoritmo (i.e., uma descrio comportamental), projetar um SD (sistema digital) capaz de implement-lo, atendendo s restries e aos requisitos de projeto, no que se refere a: 1. Custo de Implementao 2. Desempenho 3. Consumo de Energia 4. Testabilidade 5. Tolerncia (ou Robustez) a Falhas
slide 13T.8

Projeto de Sistemas Digitais para Aplicaes Especficas Exemplo 1: Considere o seguinte algoritmo
incio pronto 0; A entA; B entB; P 0; Se B 0 ento Enquanto A 0 faa incio P P + B; A A - 1; fim sada P; pronto 1; fim
OBS: o algoritmo poderia estar descrito em C, C++, Java, SystemC etc

slide 13T.9

Projeto de Sistemas Digitais para Aplicaes Especficas Exemplo 1: Uma especificao melhorada
Comportamento
Interfaces
entA entB
n n
incio
pronto
S.D.
n sada
slide 13T.10

Projeto de Sistemas Digitais para Aplicaes Especficas Exemplo 1: Informaes contidas em um algoritmo
incio Sinal de controle (de sada) inicializado com zero pronto 0; A entA; Valores lidos das entradas de dados so atribudos a variveis B entB; P 0; Varivel auxiliar inicializada com zero Se B 0 ento Testes (geram sinais de status para o BC) Enquanto A 0 faa incio P P + B; Variveis so usadas em operaes aritmticas A A - 1; fim Resultado da operao disponibilizado na sada de dados sada P; Sinal de controle (de sada) setado para indicar o trmino pronto 1; fim
slide 13T.11

Projeto de Sistemas Digitais para Aplicaes Especficas Exemplo 1: Informaes contidas em um algoritmo
entA entB
n n incio pronto 0; A entA; pronto incio B entB; S.D. P 0; Se B 0 ento n Enquanto A 0 faa incio sada P P + B; A A - 1; Um algoritmo contm informaes sobre: fim As operaes que devem ser realizadas sobre os sada P; dados (usadas no projeto do B.O.) pronto 1; fim O fluxo de execuo (usadas no projeto do B.C.)
O algoritmo pode ser representado graficamente por meio de um fluxograma ou por uma FSMD
slide 13T.12

Projeto de Sistemas Digitais para Aplicaes Especficas Exemplo 1
incio
entA entB
n n pronto
S.D.
Neste algoritmo: n H variveis que servem para armazenar sada dados (A, B, P) H variveis que so apenas interfaces de entrada e sada (entA, entB, sada, pronto) Deve haver UFs para realizar as operaes especificadas Associados aos testes deve existir sinais de status que o B.C. Usa para tomar as decises
slide 13T.13

Projeto de Sistemas Digitais para Aplicaes Especficas Exemplo de Algoritmo
At aqui, nada foi especificado a respeito do desempenho e do custo da implementao Explorando a relao custo x desempenho: Uma operao por ciclo de relgio x vrias operaes por ciclo.
slide 13T.14

Projeto do Bloco Operativo Visando Custo Mnimo
Exemplo 1: Projetar um BO para o SD que implementa o algoritmo
Este SD deve possuir duas entradas de dados O custo de implementao deve ser mnimo O SD no precisa ter alto desempenho (e no h restrio quanto ao desempenho mnimo necessrio) incio
entA entB
n n pronto pronto 0; A entA; B entB; P 0; Se B 0 ento Enquanto A 0 faa incio P P + B; A A - 1; fim sada P; pronto 1; fim
abaixo, assumindo que:
incio
S.D.
n sada
slide 13T.15

Soluo 1: Reestruturando o Algoritmo para custo mnimo
entA entB
n n pronto incio pronto 0; A entA; B entB; P 0; Se B 0 ento Enquanto A 0 faa incio P P + B; A A - 1; fim sada P; pronto 1; fim incio pronto 0 A entA B entB P 0
S
incio
S.D.
n sada
B = 0
N S
A = 0
N
Iremos assumir que somente uma operao ocorre por ciclo de relgio As operaes que podem ocorrer em paralelo esto em uma mesma caixa (observe que pronto uma sada de controle.)
P P + B A A - 1 sada P pronto 1 fim Prof. Jos Lus Gntzel
slide 13T.16

Soluo 1: Unidades Funcionais (UFs) Necessrias
incio
Operaes necessrias: + e - (na verdade, seria um decremento, mas vamos assumir subtrao) As operaes + e- so usadas em ciclos de relgio diferentes. Logo, poderemos usar um somador/subtrator, que mais barato que um somador mais um subtrator
sada P pronto 1 fim INE/CTC/UFSC Sistemas Digitais - semestre 2008/2
pronto 0 A entA B entB P 0

S
B = 0
N S
A = 0
N
P P + B A A - 1
slide 13T.17

Soluo 1: Custo de UFs Versus Custo de UFs Combinadas
Somador de 4 bits
a3 b3 a2 b2 a1 b1 a0 b0 a3
c4
Subtrator de 4 bits
b3 a2 b2 a1 b1 a0 b0
SC
s3
c3
SC
s2
c2
SC
s1
c1
SC
s0
c0
0 c4
SC
s3
c3
SC
s2
c2
SC
s1
c1
SC
s0
c0
b3 a3 a2
b2 a1
b0 a0
b0
c3 c4
Somador/Subtrator de 4 bits
c0 S
SC
s3
c3
SC
s2
c2
SC
s1
c1
SC
s0
overflow
slide 13T.18

Calculando o Custo do Somador/Subtrator
b3 a3 a2 b2 a1 b0 a0
c0
b0
c3 c4
SC
s3
c3
SC
s2
c2
SC
s1
c1
ai
S
bi
MS
SC
s0
overflow
gi
ci+1
pi
ci
xi
MS
si
slide 13T.19

b3 a3 a2 b2 a1 b0 a0
c0
b0
Mas em CMOS
ai
S
c3 c4
bi
SC
s3
c3
SC
s2
c2
SC
s1
c1
SC
s0
overflow
pi
Vcc
ci+1
B S
ci
A A B
si
slide 13T.20

ai bi
Algumas Implementaes CMOS para a xor

X Y X Y
ci+1
Y X Y
ci
X Y X Y
si
X Y
16 transistores
12 transistores
(necessita de 2 inversores)
slide 13T.21

ai bi
Algumas Implementaes CMOS para a xor

Y X X X X Y X Y Y Vcc
ci+1
ci
si
8 transistores
6 transistores
( a mais usada)
slide 13T.22

b3 a3 a2 b2 a1 b0 a0
c0
b0
c3 c4
SC
s3
c3
SC
s2
c2
SC
s1
c1
SC
s0
overflow
Custo do Somador/subtrator, por bit: 3 portas xor: 3 x 6 = 18 transistores 3 portas nand de duas entradas: 3 x 4 = 12 transistores Logo, custo de um bit = 30 transistores (ignorando-se a xor que calcula o overflow) Custo de um somador/subtrator de n bits: 30n transistores
slide 13T.23

Soluo 1: Registradores
incio
H trs variveis (p/ dados): A, B e P Iremos precisar de, no mximo, trs registradores

S
B = 0
N S
A = 0
N
P P + B A A - 1 sada P pronto 1 fim
slide 13T.24

Soluo 1: Registradores
Anlise do tempo de vida das variveis:
1 A B P 2 X X X 3 X X X 4 X X X 5 X X X X
S
incio pronto 0 A entA B entB P 0

S
B = 0
N
2 3 4 5
A = 0
as 3 variveis so escritas no final do passo 1
Existe ao menos um passo no qual as 3 variveis esto simultaneamente vivas. Logo, so necessrios 3 registradores. Chamemo-los de A, B e P
slide 13T.25

Dvida: no d para reduzir o nmero de passos? (e com isto, reduzir tambm o custo do BC?)
Resposta: sim! Se usarmos dois comparadores, poderemos realizar os passos 2 e 3 em um nico estado registrador
n n
S
B = 0
N S
2 3 4 5
A = 0
N
B=0?
6
zero zero
slide 13T.26

Soluo 1: Novo Fluxograma
S
1 2
B = 0
N S
A = 0
N
P P + B A A - 1 sada P pronto 1 fim INE/CTC/UFSC Sistemas Digitais - semestre 2008/2
3 4
slide 13T.27

S
Soluo 1: elementos para o BO:

1 2 1 somador/subtrator 3 registradores com carga paralela, A, B e P, sendo P com reset assncrono Rede de interconexo apropriada
RstP CP
B = 0
N S
A
n
CA
B
n S
CB
A = 0
N
3 4
overflow
+/n
0 1 slide 13T.28
operao S=X+Y S=X-Y

S
entA
n
entB
n S3 CA CB n
0 1
1 2
RstP CP
P
n S1 n
0 1
A
n
1
n S2
B = 0
N S
Az n overflow
Bz n S0
A = 0
N
3 4
S4
+/n
S0
sada slide 13T.29
0 1
operao S=X+Y S=X-Y

Clculo do Custo do Bloco Operativo
entA
n n
0 1
entB
n S3 CA CB n
0 1
somador/subtrator de n bits: 30n transistores E o resto?

1
n S2
n RstP CP
P
n S1 n
0 1
A
n
Az n overflow
Bz n S0
S4
+/n
sada
slide 13T.30

Estimativa do Custo do Bloco Operativo
Custo do Mux 2:1 em CMOS
sel
sel Y
A Y
sel A Y B
14 ou 12 transistores
6 ou 4 transistores (mais usado)

slide 13T.31

Custo de um Flip-flop D mestre-escravo CMOS
D C Q Q
18 ou 20 transistores (eventualmente, podemos considerar somente um inversor para o clock de todos os bits)
CK D D
CK
CK CK CK
CK
CK
CK
OBS: para set ou reset assncrono, adicionar 2 transistores

slide 13T.32

Custo de um Flip-flop D mestre-escravo CMOS com habilitao de carga paralela
18+4= 22 transistores
0
dado carga CK
D C
Q Q
OBS: para set ou reset assncrono, adicionar 2 transistores

slide 13T.33

Custo de um Buffer Tri-State (No-Inversor)
Vcc
8 transistores (6 se considerarmos somente um inversor para controlar n buffers)
S controle
slide 13T.34

Resumo
Componente RT
Somador Subtrator Somador/subtrator Mux 2:1 Registrador com carga paralela
(+4 transistores para set ou reset assncrono)
Custo
24n 26n 30n 4n 18n 22n 6n
0
D C
Q Q
Registrador com carga paralela controlada

(+4 transistores para set ou reset assncrono)
dado carga CK
D C
Q Q
Buffer tri-state no inversor
slide 13T.35

entA
n n
0 1
entB
n S3 CA CB n
0 1
Custo do BO 1 1 Somador/subtrator 3 Muxes 2:1 1 2 Registradores com carga paralela controlada

n 1 Registrador com carga S2
Custo 30n 3x4n=12n 2x22n=44n 26n 6n 118n
n RstP CP
P
n S1 n
0 1
A
n
Az n overflow
Bz n S0
paralela controlada e reset assncrono 1 conjunto de buffers tri-state no inversores Total
S4
+/n
sada
Estimativa de custo para o BC: Nmero de estados: 5 ou 6 Nmero de sinais de controle = 9

slide 13T.36

Estimativa do Desempenho do Bloco Operativo
S
Se n = 4 bits: 1 2 Maior inteiro sem sinal: 15 (1111) Pior caso: A=15, B0 Seqncia de execuo: 1, 15x[2,3,4], 2, 5 = 48 passos (48 ciclos de relgio) Generalizando para n bits: 3 4 Maior inteiro sem sinal: 2n-1 Pior caso: A= 2n-1 , B0 Seqncia de execuo: 1, (2n-1)x [2,3,4], 2, 5 = 3x(2n-1)+3 = passos 3x2n (=~ 3x2n ciclos de relgio)
slide 13T.37
B = 0
N S
A = 0
N

Projeto do Bloco de Controle Visando Custo Mnimo
Diagrama de Estados (Assumindo Moore)
inicio=0 incio pronto 0 A entA B entB P 0
S
1 2
S0
inicio=1
S1
B = 0
N S
Az=1 + Bz=1
S2 Az=0 Bz=0
A = 0
N
3 4
S5
S3
S4
Note que as condies Az=1 + Bz=1 e Az=0 Bz=0 so complementares.

slide 13T.38

Tabela de Transio de Estados (Assumindo Moore)
inicio=0
Estado atual
S0 inicio=1
Entradas incio 0 1 BZ 0 0 1 1 AZ 0 1 0 1 -
Prx. Estado S0 S1 S2 S3 S5 S5 S5 S4 S2 S0
S0 S1 S2
S1
Az=1 + Bz=1
S2 Az=0 Bz=0
S3
S3
S4 S5
S5
S4
slide 13T.39

Tabela de Sadas (Assumindo Moore)
S
entA
n
entB
n S3 CA CB n
0 1
1
RstP CP
P
n S1 n
0 1
A
n
1
n S2
B = 0
N S
Az n overflow
Bz n S0
A = 0
N
3
S4
4
sada slide 13T.40
+/n S0
0 1
operao S=X+Y S=X-Y

Tabela de Sadas (Assumindo Moore)
incio
Estado
S
Reg. P RstP CP 0 0 0 1 0 0 0 1 0 0 0 0
Reg. A S3 1 0 CA 0 1 0 0 1 0 CB 0 1 0 0 0 0
Somador/Sub S1 0 1 S2 0 1 S0 0 1 S4 0 0 0 0 0 1
Sada pronto 0 0 0 0 1
1
S0 S1
B = 0
N S
S2 S3 S4 S5
A = 0
N
P P + B
3 4
1 sinal
RstP = S3 = CB CP CA = S0 = S1 = S2 S4 = pronto slide 13T.41
5
sada P pronto 1 fim
1 sinal 4 sinais
1 sinal
A A - 1

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P P + B A A - 1 sada P pronto 1 fim Prof. Jos Lus Gntzel

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pronto 0 A entA B entB P 0

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Algumas Implementaes CMOS para a xor

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