UNIVERSIDADE FEDERAL DE MATO GROSSO

CAMPUS UNIVERSITÁRIO DE VÁRZEA GRANDE

FACULDADE DE ENGENHARIA

Victor Castro da Nóbrega

ATIVIDADE 2 DE ARQUITETURA DE COMPUTADORES

Cuiabá– 2019

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3.1 Que categorias gerais de funções são especificadas pelas
instruções do computador?
R: No Processador de Memória - Os dados podem ser transferidos
do processador para a memória ou a partir da memória para o
processador. No Processador I/O – Os dados podem ser de um
dispositivo periférico através da transferência entre o processador e
um módulo de E/S. No Processamento de Dados – O processador
pode executar alguma operação aritmética ou lógica entre os
dados. Já no Controle do computador uma instrução pode
especificar que a sequência de execução foi alterada.

3.2 Liste e defina resumidamente os estados possíveis que

definem a execução de uma instrução.
R: Transferências de valores entre o processador e a memória
ou E/S
 Cálculo de endereço de instrução - o endereço da próxima
instrução a ser executada é determinado (geralmente é um
incremento ao endereço da instrução anterior).
 Busca de instrução - Uma instrução é lida na memória e
armazenada no processador.
 Decodificação de instrução - O código da instrução a ser
executada é analisado, para determinar qual é a operação a ser
realizada e os operandos a serem usados
Operações internas no processador.
 Cálculo de endereço de operando - Se a operação envolver a
referência a um operando na memória ou estiver disponível via
E/S, o endereço do operando será determinado.
 Busca de operando - O operando é localizado na memória ou é
lido do dispositivo de E/S.
 Execução da operação - A operação indicada na instrução é
executada.
 Armazenamento de resultados - O resultado é escrito na memória
ou no dispositivo de E/S.

3.3 Liste e defina resumidamente duas técnicas para lidar com

múltiplas interrupções.
R: A primeira é desativar as interrupções enquanto uma interrupção
estiver sendo processada. Uma interrupção desabilitada significa
simplesmente que o processador pode ignorar e ignorará esse sinal
de requisição de interrupção. Se uma interrupção ocorrer durante
esse tempo, ela geralmente permanece pendente e será verificada
pelo processador depois que ele tiver habilitado as interrupções
Assim, quando um programa do usuário estiver sendo executado e
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houver uma interrupção, as interrupções são imediatamente
desabilitadas. Depois que a rotina de tratamento de interrupção
terminar, as interrupções são habilitadas antes que o programa do
usuário retome, e o processador verifica se houve interrupções
adicionais. Uma segunda técnica é definir prioridades para
interrupções e permitir que uma interrupção de maior prioridade
faça com que um tratamento de interrupção com menor prioridade
seja interrompido.

3.4 Que tipos de transferências a estrutura de interconexão de

um computador (por exemplo, barramento) precisa aceitar?
R: A estrutura de interconexão deve admitir os seguintes tipos de
transferências:
 Memória para processador: o processador lê uma instrução ou
uma unidade de dados da memória.
 Processador para memória: o processador escreve uma
unidade de dados na memória.
 E/S para processador: o processador lê dados de um dispositivo
de E/S por meio de um módulo de E/S.
 Processador para E/S: o processador envia dados para o
dispositivo de E/S.
 E/S de ou para a memória: para esses dois casos, um módulo
de E/S tem permissão para trocar dado diretamente com a
memória, sem passar pelo processador, usando o DMA.

3.5 Qual é o benefício de usar a arquitetura de barramento

múltiplo em comparação com uma arquitetura de barramento
único?
R: Usar um barramento múltiplo é mais eficiente pois é composto
de vários barramentos únicos postos hierarquicamente com funções
e barramentos específicos (local, do sistema, de expansão e de alta
velocidade em alguns casos). Ao contrário do barramento singular,
pode receber mais conexões de dispositivos sem perder
significantemente o desempenho.

3.6 Liste e defina resumidamente os grupos funcionais das

linhas de sinal para o barramento PCI.
R: Os grupos funcionais de um barramento PCI são divididos na
seguinte forma:
 Pinos do sistema: incluem os pinos de clock e reset.

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 Pinos de endereços e de dados: incluem 32 linhas que são
multiplexadas no tempo para endereços dados. As outras linhas
nesse grupo são usadas para interpretar e validar as linhas de
sinal que carregam os endereços e dados.
 Pinos de controle da interface: controlam a temporização de
transações e oferecem coordenação entre iniciadores e destinos.
 Pinos de arbitração: diferente das outras linhas de sinal PCI,
estas não são linhas compartilhadas. Em vez disso, cada mestre
PCI tem seu próprio par de linhas de arbitração que a conectam
diretamente ao arbitrador do barramento PCI.
 Pinos de erros: usado para indicar erros de paridade e outros.