O pino TRST é uma redefinição ativa-

baixa opcional da lógica de teste,

geralmente assíncrona, mas às vezes
síncrona, dependendo do chip. Se o
pino não estiver disponível, a lógica de
teste poderá ser redefinida alternando
para o estado de redefinição de forma
síncrona, usando TCK e TMS. Observe
que redefinir a lógica de teste não
implica necessariamente redefinir
qualquer outra coisa. Geralmente,
existem algumas operações JTAG
específicas do processador que podem
redefinir todo ou parte do chip que está
sendo depurado.

Como apenas uma linha de dados está

disponível, o protocolo é serial. A
entrada do relógio está no pino do TCK.
Um bit de dados é transferido do TDI e
para o TDO por TCK, aumentando a
borda do relógio. Instruções diferentes
podem ser carregadas. As instruções
para ICs típicos podem ler o ID do chip,
os pinos de entrada da amostra, os
pinos de saída da unidade (ou flutuar),
manipular as funções do chip ou
desviar (canal TDI para TDO para
encurtar logicamente cadeias de vários
chips).

Como em qualquer sinal com clock, os

dados apresentados ao TDI devem ser
válidos por algum tempo de
configuração específico do chip antes e
tempo de espera após o limite do
relógio relevante (aqui, em ascensão).
Os dados do TDO são válidos por algum
tempo específico do chip após a borda
descendente do TCK.

A frequência máxima de operação do

TCK varia dependendo de todos os
chips da cadeia (a velocidade mais
baixa deve ser usada), mas geralmente
é de 10 a 100 MHz (100 a 10 ns por
bit). As frequências TCK também
dependem do layout da placa e dos
recursos e estado do adaptador JTAG.
Um chip pode ter um relógio JTAG de 40
MHz, mas apenas se estiver usando um
relógio de 200 MHz para operações
não-JTAG; e pode ser necessário usar
um relógio muito mais lento quando
estiver no modo de baixa energia.
Consequentemente, alguns
adaptadores JTAG possuem clock
adaptável usando um sinal RTCK
(Return TCK). Frequências mais rápidas
do TCK são mais úteis quando o JTAG é
usado para transferir muitos dados,
como ao armazenar um programa
executável na memória flash.

O relógio muda nas etapas do TMS

através de uma máquina de estado
JTAG padronizada. A máquina de
estados JTAG pode redefinir, acessar
um registro de instruções ou acessar os
dados selecionados pelo registro de
instruções.

As plataformas JTAG geralmente

adicionam sinais aos poucos definidos
pela especificação IEEE 1149.1. Um
sinal de reinicialização do sistema
(SRST) é bastante comum, permitindo
que os depuradores redefinam todo o
sistema, não apenas as partes com
suporte a JTAG. Às vezes, existem sinais
de eventos usados para disparar
atividades pelo host ou pelo dispositivo
que está sendo monitorado através do
JTAG; ou, talvez, linhas de controle
adicionais.

Embora poucos produtos de consumo

ofereçam um conector de porta JTAG
explícito, as conexões geralmente estão
disponíveis na placa de circuito
impresso como um remanescente da
criação de protótipos e / ou produção
de desenvolvimento. Quando
exploradas, essas conexões geralmente
fornecem os meios mais viáveis para a
engenharia reversa.

No JTAG, os dispositivos expõem uma

ou mais portas de acesso de teste
(TAPs). A figura acima mostra três
TAPs, que podem ser chips individuais
ou módulos dentro de um chip. Uma
cadeia de TAPs é chamada de cadeia de
varredura ou (vagamente) um alvo. As
cadeias de varredura podem ser
arbitrariamente longas, mas na prática
vinte TAPs são extraordinariamente
longas.

Para usar o JTAG, um host é conectado

aos sinais JTAG do destino (TMS, TCK,
TDI, TDO etc.) através de algum tipo de
adaptador JTAG, que pode precisar lidar
com questões como mudança de nível
e isolamento galvânico. O adaptador se
conecta ao host usando alguma
interface como USB, PCI, Ethernet e
assim por diante.