Prova 1

Entrega
22 de mai de 2020 em 11:30
Pontos
20
Perguntas
10
Disponível
até 22 de mai de 2020 em 11:30
Limite de tempo
Nenhum

Instruções
Conteúdo relativo a hierarquia de memória, pipeline escalar e pipeline superescalar.

Este teste não está mais disponível, pois o curso foi concluído.

Histórico de tentativas
Tentativa Tempo Pontuação
MAIS RECENTE Tentativa 1
62 minutos 20 de 20


As respostas corretas não estão mais disponíveis.

Pontuação deste teste:

20 de 20
Enviado 22 de mai de 2020 em 9:52
Esta tentativa levou 62 minutos.

Pergunta 1 2
/ 2 pts

Um bom projeto de memória cache deve explorar princípios de

localidade para alcançar um bom desempenho. Durante o projeto da
hierarquia e organização de memória, vários conceitos e argumentos
foram postos e discutidos. Marque a alternativa/argumentação correta:

 
Acessos a espaços contíguos em memória com cópia na cache,
garantem a localidade temporal.
  
Acessos a espaços não contíguos em memória com cópia na cache,
garantem a localidade espacial.

 
Acessos a espaços não contíguos em memória com cópia na cache,
garantem localidade temporal.

 
Acessos a espaços contíguos em memória com cópia na cache,
garantem a localidade espacial.

Pergunta 2 2
/ 2 pts

Em uma arquitetura superescalar com 4 unidades funcionais distintas

(SUB, ADD, LW/SW, BEQ), com despacho fora de ordem de até 4
instruções distintas e renomeação de registradores, marque a
alternativa correta, conforme instruções abaixo, presentes na janela de
instruções, para o primeiro ciclo de despacho:

SUB R11, R5, R1 (gasta 1 ciclo)

ADD R1, R10, R10 (gasta 1 ciclo)

SW R7, 0 (R1) (gasta 2 ciclos)

LW R11, 0 (R2) (gasta 2 ciclos)

BEQ R7, R3, EXIT (gasta 1 ciclo)

 
SUB R11,R5,R1 | ADD R1,R10,R10 | LW RA, 0(R2) | BEQ RB, R3,
EXIT

 
SUB R11,R5,R1 | ADD RA,R10,R10 | LW RB, 0(R2) | BEQ R7, R3,
EXIT
  
SUB R11,R5,R1 | ADD RA,R10,R10 | LW RB, 0(R2) | BEQ RC, R3,
EXIT

 
SUB R11,R5,R1 | ADD R1,R10,R10 | LW R11, 0(R2) | SW R7, 0(R1)

 
SUB R11,R5,R1 | ADD RA,R10,R10 | LW RB, 0(R2)

Pergunta 3 2
/ 2 pts

Um programador escreveu uma matriz em memória linha por linha.

Visando um melhor desempenho de execução do código, o
programador sabe que a leitura dessa matriz pode impactar no tempo
final de computação. A arquitetura do computador pode ser explorada
fazendo com que a o uso da cache favoreça o desempenho. Marque a
alternativa correta:

 
Escrever linha por linha e ler coluna por coluna favorece a localidade
espacial.

 
Escrever linha por linha e ler linha por coluna favorece a localidade
espacial.

 
Escrever linha por linha e ler linha por linha favorece a localidade
temporal.

 
Escrever linha por linha e ler linha por linha favorece a localidade
espacial.
  
Escrever linha por linha e ler coluna por coluna favorece a localidade
temporal.

Pergunta 4 2
/ 2 pts

A correta execução de um código em uma arquitetura com pipeline

escalar deve levar em consideração as dependências entre as
instruções. Uma estratégia para resolver problemas de dependências
verdadeiras é o adiantamento de dados (forwarding). Para o
processador MIPS de 5 estágios em sua versão didática (livro do
Patterson e do Hennessy), considere o seguinte: não há forwarding, há
escrita e leitura no banco de registradores no mesmo ciclo, e há
decisão de desvio no 3o estágio. Portanto, considerando as instruções
das opções de resposta, marque a alternativa correta:

 
Na execução de LW R1, 0(R3) (1ª) e SUB R4, R1, R5 (2ª), há 3 bolhas,
porque a 2ª lê no ciclo seguinte a escrita.

 
Na execução de LW R1, 0(R3) (1ª) e SUB R4, R1, R5 (2ª), há 2 bolhas,
porque a 2ª lê no ciclo seguinte a escrita.

 
Na execução de LW R1, 0(R3) (1ª) e SUB R4, R1, R5 (2ª), há 2 bolhas,
porque escrita e leitura ocorrem no mesmo ciclo.

 
Na execução de LW R1, 0(R3) (1ª) e SUB R4, R1, R5 (2ª), há 1 bolha,
porque a 2ª lê no ciclo seguinte a escrita.

 
Na execução de LW R1, 0(R3) (1ª) e SUB R4, R1, R5 (2ª), há 1 bolha,
porque escrita e leitura ocorrem no mesmo ciclo.
Pergunta 5 2
/ 2 pts

Uma cache não possui somente bits de dados. Alguns bits associados
ao mapeamento de endereços com a memória principal estão
presentes na cache. Há também alguns campos de bits no endereço
com funções específicas neste mapeamento. Para uma cache
mapeamento conjunto associativo de 4 vias, de 32kB, endereços de 32
bits, blocos de 8 palavras, palavras de 32 bits, marque a resposta
correta conforme campos de bits presentes no endereço e na cache:

 
8 bits de índice, 4 bits de offset de bloco, 3 bits de offset de byte, 17
bits de tag, 512 bits de dados por bloco.

 
12 bits de índice, 3 bits de offset de bloco, 2 bits de offset de byte, 15
bits de tag, 256 bits de dados por bloco.

 
10 bits de índice, 4 bits de offset de bloco, 3 bits de offset de byte, 15
bits de tag, 512 bits de dados por bloco.

 
10 bits de índice, 3 bits de offset de bloco, 2 bits de offset de byte, 17
bits de tag, 256 bits de dados por bloco.

 
8 bits de índice, 3 bits de offset de bloco, 2 bits de offset de byte, 19
bits de tag, 256 bits de dados por bloco.

Pergunta 6 2
/ 2 pts
Em arquiteturas superescalares, quanto maior a quantidade de
instruções por ciclo (IPC) melhor. No entanto, o pico máximo de IPC
muitas vezes não é alcançado. Marque a opção correta:

 
O IPC é limitado (pico máximo não é alcançado) pela quantidade maior
de instruções no buffer de reordenamento.

 
O IPC é limitado (pico máximo não é alcançado) pela quantidade maior
de instruções de acesso à memória.

 
O IPC é limitado (pico máximo não é alcançado) pela quantidade maior
de instruções com registradores renomeados.

 
O IPC é limitado (pico máximo não é alcançado) pela quantidade maior
de instruções com dependências verdadeiras.

 
O IPC é limitado (pico máximo não é alcançado) pela quantidade maior
de instruções com dependências falsas.

Pergunta 7 2
/ 2 pts

A memória cache é essencial para aumentar o desempenho do

sistema de memória. Em geral, uma linha maior aproveita melhor a
localidade (marque a opção correta):

 
espacial, mas há um aumento no miss penalty.

 
temporal, mas há um aumento no miss penalty.

  
espacial, mas há uma redução no miss penalty.

 
temporal, mas há um aumento no hit ratio.

 
temporal, mas há uma redução no hit ratio.

Pergunta 8 2
/ 2 pts

Em se tratando de memória virtual, o custo de uma falha de página é

alto, por este motivo o tipo de mapeamento utilizado é o (marque a
opção correta):

 
conjunto associativo, visando reduzir o impacto decorrente da busca
por um quadro em memória primária.

 
direto, visando eliminar o tempo associado à política de substituição de
páginas na memória primária.

 
qualquer um dos três tipos, já que a TLB reduz o miss penalty e por
este motivo, não importa o tipo de mapeamento.

 
completamente associativo, visando reduzir o impacto decorrente do
tempo médio de acesso à memória secundária.

 
qualquer um dos três tipos, já que o miss penalty é muito alto e por
este motivo, não importa o tipo de mapeamento.

Pergunta 9 2
/ 2 pts
Em relação a uma arquitetura com TLB e MMTT (tabela de páginas),
marque a alternativa que corresponda a uma sequência de ocorrências
verdadeira:

 
Miss na TLB, miss na tabela de páginas, tradução de endereço para
real, busca do dado no disco.

 
Hit na TLB, miss na tabela de páginas, miss na cache, busca do dado
na memória principal.

 
Hit na TLB, hit na tabela de páginas, tradução de endereço para real,
busca do dado na memória principal.

 
Miss na TLB, hit na tabela de páginas, tradução de endereço para real,
hit na cache, busca do dado na cache.

 
Hit na TLB, hit na tabela de páginas, hit na cache, busca do dado na
memória principal.

Pergunta 10 2
/ 2 pts

Para a arquitetura de pipeline escalar de instruções do processador

MIPS, quantos ciclos são gastos na execução das instruções abaixo
(sem adiantamento, desvio calculado no 3º estágio, há escrita e leitura
no banco de registradores no mesmo ciclo). Marque a alternativa
correta:

1. lw $t1, 0($t0)

2. sub $t0, $t1, $t1

3. add $t1, $t2, $t1

4. sw $t2, 0($t1)

5. beq $t1, $t2, Exit

 
Total 14 ciclos : 9 ciclos + 5 bolhas

 
Total 12 ciclos : 9 ciclos + 3 bolhas

 
Total 15 ciclos : 9 ciclos + 6 bolhas

 
Total 13 ciclos : 9 ciclos + 4 bolhas

 
Total 16 ciclos : 9 ciclos + 7 bolhas

Pontuação do teste:
20 de 20