UNIVERSIDADE FEDERAL DE UBERLÂNDIA

FACULDADE DE ENGENHARIA ELÉTRICA

EXPERIMENTAL DE SISTEMAS DIGITAIS

OBJETIVO 01.
Observe o circuito lógico abaixo:

Utilizando o software Quartus o estudante deverá projetar o circuito lógico da figura acima. A
ferramenta que deve ser utilizada para descrever o hardware é BLOCK DIAGRAM/SCHEMATIC
FILE.

PROCEDIMENTOS PARA A EXECUÇÃO DO PROJETO:

1) Criar uma pasta na área de trabalho. O nome da pasta é: PROJETO_VHDL_1
2) O nome do projeto e da entidade principal deve ser: M + número de matrícula
3) A FPGA pertence à família CYCLONEII
4) A FPGA utilizada é a EP2C35F672C6

DADOS PARA SIMULAÇÃO:

TEMPO DE SIMULAÇÃO = 120ms
A = onda quadrada com período de 60ms, offset de 0 e duty cycle de 50%
B = onda quadrada com período de 30ms, offset de 0 e duty cycle de 50%
C = onda quadrada com período de 15ms, offset de 0 e duty cycle de 50%

1
OBJETIVO 02.
Observe a seguinte equação booleana:

Utilizando o software Quartus o estudante deverá projetar o circuito lógico a partir da equação
acima. No software Quartus, a ferramenta que deve ser utilizada para descrever o hardware é
BLOCK DIAGRAM/SCHEMATIC FILE.

PROCEDIMENTOS PARA A EXECUÇÃO DO PROJETO:

1) Criar uma pasta na área de trabalho. O nome da pasta é: PROJETO_VHDL_2
2) O nome do projeto e da entidade principal deve ser: M + número de matrícula
3) A FPGA pertence à família CYCLONEII
4) A FPGA utilizada é a EP2C35F672C6

DADOS PARA SIMULAÇÃO:

TEMPO DE SIMULAÇÃO = 120ms
A = onda quadrada com período de 60ms, offset de 0 e duty cycle de 50%
B = onda quadrada com período de 30ms, offset de 0 e duty cycle de 50%
C = onda quadrada com período de 15ms, offset de 0 e duty cycle de 50%

2
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EXPERIMENTAL DE SISTEMAS DIGITAIS

OBJETIVO 01.
Observe a porta lógica abaixo:

Utilizando o software Quartus o estudante deverá projetar o circuito lógico da figura acima. A
ferramenta que deve ser utilizada para descrever o hardware é VHDL FILE.

PROCEDIMENTOS PARA A EXECUÇÃO DO PROJETO:

1) Criar uma pasta na área de trabalho. O nome da pasta é: PROJETO_VHDL_3
2) O nome do projeto e da entidade principal deve ser: M + número de matrícula
3) A FPGA pertence à família CYCLONEII
4) A FPGA utilizada é a EP2C35F672C6

DADOS PARA SIMULAÇÃO:

TEMPO DE SIMULAÇÃO = 120ms
A = onda quadrada com período de 60ms, offset de 0 e duty cycle de 50%
B = onda quadrada com período de 30ms, offset de 0 e duty cycle de 50%

1
OBJETIVO 02.
Observe o circuito lógico abaixo:

Utilizando o software Quartus o estudante deverá projetar o circuito lógico da figura acima. A
ferramenta que deve ser utilizada para descrever o hardware é VHDL FILE.

PROCEDIMENTOS PARA A EXECUÇÃO DO PROJETO:

1) Criar uma pasta na área de trabalho. O nome da pasta é: PROJETO_VHDL_4
2) O nome do projeto e da entidade principal deve ser: M + número de matrícula
3) A FPGA pertence à família CYCLONEII
4) A FPGA utilizada é a EP2C35F672C6

DADOS PARA SIMULAÇÃO:

TEMPO DE SIMULAÇÃO = 160ms
A = onda quadrada com período de 80ms, offset de 0 e duty cycle de 50%
B = onda quadrada com período de 40ms, offset de 0 e duty cycle de 50%
C = onda quadrada com período de 20ms, offset de 0 e duty cycle de 50%
D = onda quadrada com período de 10ms, offset de 0 e duty cycle de 50%

2
OBJETIVO 03.
Utilizando VHDL o estudante deverá projetar o circuito lógico do OBJETIVO 2 utilizando
variáveis auxiliares (sinal intermediário).

PROCEDIMENTOS PARA A EXECUÇÃO DO PROJETO:

1) Criar uma pasta na área de trabalho. O nome da pasta é: PROJETO_VHDL_5
2) O nome do projeto e da entidade principal deve ser: M + número de matrícula
3) A FPGA pertence à família CYCLONEII
4) A FPGA utilizada é a EP2C35F672C6

DADOS PARA SIMULAÇÃO:

TEMPO DE SIMULAÇÃO = 160ms
A = onda quadrada com período de 80ms, offset de 0 e duty cycle de 50%
B = onda quadrada com período de 40ms, offset de 0 e duty cycle de 50%
C = onda quadrada com período de 20ms, offset de 0 e duty cycle de 50%
D = onda quadrada com período de 10ms, offset de 0 e duty cycle de 50%

3
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EXPERIMENTAL DE SISTEMAS DIGITAIS

OBJETIVO 01.
Observe a tabela da verdade abaixo:

Utilizando o software Quartus o estudante deverá projetar o circuito a partir da tabela da verdade. A
ferramenta que deve ser utilizada para descrever o hardware é VHDL FILE.

PROCEDIMENTOS PARA A EXECUÇÃO DO PROJETO:

1) Criar uma pasta na área de trabalho. O nome da pasta é: PROJETO_VHDL_6
2) O nome do projeto e da entidade principal deve ser: M + número de matrícula
3) A FPGA pertence à família CYCLONEII
4) A FPGA utilizada é a EP2C35F672C6

DADOS PARA SIMULAÇÃO:

TEMPO DE SIMULAÇÃO = 80ms
A = onda quadrada com período de 40ms, offset de 0 e duty cycle de 50%
B = onda quadrada com período de 20ms, offset de 0 e duty cycle de 50%
C = onda quadrada com período de 10ms, offset de 0 e duty cycle de 50%

1
OBJETIVO 02.
Observe a tabela da verdade abaixo:

Utilizando o software Quartus o estudante deverá projetar o circuito a partir da tabela da verdade. A
ferramenta que deve ser utilizada para descrever o hardware é VHDL FILE.

PROCEDIMENTOS PARA A EXECUÇÃO DO PROJETO:

1) Criar uma pasta na área de trabalho. O nome da pasta é: PROJETO_VHDL_7
2) O nome do projeto e da entidade principal deve ser: M + número de matrícula
3) A FPGA pertence à família CYCLONEII
4) A FPGA utilizada é a EP2C35F672C6

DADOS PARA SIMULAÇÃO:

TEMPO DE SIMULAÇÃO = 160ms
A = onda quadrada com período de 80ms, offset de 0 e duty cycle de 50%
B = onda quadrada com período de 40ms, offset de 0 e duty cycle de 50%
C = onda quadrada com período de 20ms, offset de 0 e duty cycle de 50%
D = onda quadrada com período de 10ms, offset de 0 e duty cycle de 50%

2
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EXPERIMENTAL DE SISTEMAS DIGITAIS

OBJETIVO 01.
Observe o circuito MULTIPLEXADOR 4x1 e sua tabela da verdade:

Utilizando o software Quartus o estudante deverá projetar o circuito MULTIPLEXADOR da figura

acima. A ferramenta que deve ser utilizada para descrever o hardware é VHDL FILE.

PROCEDIMENTOS PARA A EXECUÇÃO DO PROJETO:

1) Criar uma pasta na área de trabalho. O nome da pasta é: PROJETO_VHDL_8
2) O nome do projeto e da entidade principal deve ser: M + número de matrícula
3) A FPGA pertence à família CYCLONEII
4) A FPGA utilizada é a EP2C35F672C6

DADOS PARA SIMULAÇÃO:

TEMPO DE SIMULAÇÃO = 80ms
D0 = onda quadrada com período de 2ms, offset de 0 e duty cycle de 5%
D1 = onda quadrada com período de 2ms, offset de 0 e duty cycle de 50%
D2 = onda quadrada com período de 2ms, offset de 0 e duty cycle de 95%
D3 = onda quadrada com período de 4ms, offset de 0 e duty cycle de 50%
A1 = onda quadrada com período de 40ms, offset de 0 e duty cycle de 50%
A0 = onda quadrada com período de 20ms, offset de 0 e duty cycle de 50%

1
OBJETIVO 02.
Observe o circuito DEMULTIPLEXADOR 1x4 e sua tabela da verdade:

Utilizando o software Quartus o estudante deverá projetar o circuito DEMULTIPLEXADOR da

figura acima. A ferramenta que deve ser utilizada para descrever o hardware é VHDL FILE.

PROCEDIMENTOS PARA A EXECUÇÃO DO PROJETO:

1) Criar uma pasta na área de trabalho. O nome da pasta é: PROJETO_VHDL_9
2) O nome do projeto e da entidade principal deve ser: M + número de matrícula
3) A FPGA pertence à família CYCLONEII
4) A FPGA utilizada é a EP2C35F672C6

DADOS PARA SIMULAÇÃO:

TEMPO DE SIMULAÇÃO = 80ms
D = onda quadrada com período de 1ms, offset de 0 e duty cycle de 50%
B1 = onda quadrada com período de 40ms, offset de 0 e duty cycle de 50%
B0 = onda quadrada com período de 20ms, offset de 0 e duty cycle de 50%

2
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FACULDADE DE ENGENHARIA ELÉTRICA

EXPERIMENTAL DE SISTEMAS DIGITAIS

OBJETIVO 01.
O circuito da lógica sequencial abaixo, constituído por portas inversoras e NANDs, é denominado
de FLIP FLOP RS (LATCH).

Circuito Tabela da Verdade

Utilizando o software Quartus o estudante deverá projetar o LATCH RS. A ferramenta que deve ser
utilizada para descrever o hardware é VHDL FILE.

PROCEDIMENTOS PARA A EXECUÇÃO DO PROJETO:

1) Criar uma pasta na área de trabalho. O nome da pasta é: PROJETO_VHDL_10
2) O nome do projeto e da entidade principal deve ser: M + número de matrícula
3) A FPGA pertence à família CYCLONEII
4) A FPGA utilizada é a EP2C35F672C6

VARIÁVEIS DA ENTIDADE PRINCIPAL:

SETA, RESETA, Q: devem ser declaradas como BIT

DADOS PARA SIMULAÇÃO:

TEMPO DE SIMULAÇÃO = 80ms
SETA = onda quadrada com período de 40ms, offset de 0 e duty cycle de 50%
RESETA = onda quadrada com período de 20ms, offset de 0 e duty cycle de 50%

1
OBJETIVO 02.
Observe abaixo o diagrama de blocos e a tabela da verdade do FLIP FLOP JK
MESTRE/ESCRAVO COM PRESET E CLEAR.

Diagrama de blocos Tabela da verdade

Utilizando o software Quartus o estudante deverá projetar o FLIP FLOP JK. A ferramenta que deve
ser utilizada para descrever o hardware é VHDL FILE.

PROCEDIMENTOS PARA A EXECUÇÃO DO PROJETO:

1) Criar uma pasta na área de trabalho. O nome da pasta é: FLIPFLOP
2) O nome do projeto e da entidade principal deve ser: FLIPFLOP
3) A FPGA pertence à família CYCLONEII
4) A FPGA utilizada é a EP2C35F672C6

VARIÁVEIS DA ENTIDADE PRINCIPAL:

PRN, CLRN, CLKN, J, K, Q: devem ser declaradas como BIT

DADOS PARA SIMULAÇÃO:

TEMPO DE SIMULAÇÃO: 80ms
CLRN = onda quadrada com período de 80ms, offset de 0 e duty cycle de 90%
PRN = onda quadrada com período de 40ms, offset de 0 e duty cycle de 15% (INVERTIDA)
CLK = onda quadrada com período de 2ms, offset de 0,5ms e duty cycle de 50%
J = onda quadrada com período de 10ms, offset de 0 e duty cycle de 50%
K = onda quadrada com período de 5ms, offset de 0 e duty cycle de 50%

2
 UNIVERSIDADE FEDERAL DE UBERLÂNDIA
FACULDADE DE ENGENHARIA ELÉTRICA

EXPERIMENTAL DE SISTEMAS DIGITAIS

OBJETIVO 01.
A figura abaixo ilustra o circuito do contador assíncrono crescente de três BITs (contador de 0 a 7).

Utilizando o software Quartus o estudante deverá projetar o circuito do contador. A ferramenta que
deve ser utilizada para descrever o hardware é VHDL FILE.

PROCEDIMENTOS PARA A EXECUÇÃO DO PROJETO:

1) Criar uma pasta na área de trabalho. O nome da pasta é: PROJETO_VHDL_11
2) O nome do projeto e da entidade principal deve ser: M + número de matrícula
3) A FPGA pertence à família CYCLONEII
4) A FPGA utilizada é a EP2C35F672C6

QUANTO AS VARIÁVEIS DA ENTIDADE PRINCIPAL:

CLOCK, INICIA: devem ser declaradas como BIT
QOUT: deve ser declarada como VETOR

DADOS PARA SIMULAÇÃO:

TEMPO DE SIMULAÇÃO = 80ms
INICIA = onda quadrada com período de 60ms, offset de 0 e duty cycle de 90%
CLOCK = onda quadrada com período de 3ms, offset de 0,7ms e duty cycle de 50%

1
OBJETIVO 02.
A figura abaixo ilustra o circuito do contador assíncrono decrescente de três BITs, com circuito
auxiliar (contador de 5 a 1).

Utilizando o software Quartus o estudante deverá projetar o circuito do contador. A ferramenta que
deve ser utilizada para descrever o hardware é VHDL FILE.

PROCEDIMENTOS PARA A EXECUÇÃO DO PROJETO:

1) Criar uma pasta na área de trabalho. O nome da pasta é: PROJETO_VHDL_12
2) O nome do projeto e da entidade principal deve ser: M + número de matrícula
3) A FPGA pertence à família CYCLONEII
4) A FPGA utilizada é a EP2C35F672C6

QUANTO AS VARIÁVEIS DA ENTIDADE PRINCIPAL:

CLOCK, INICIA: devem ser declaradas como BIT
QOUT: deve ser declarada como VETOR

DADOS PARA SIMULAÇÃO:

TEMPO DE SIMULAÇÃO = 80ms
INICIA = onda quadrada com período de 60ms, offset de 0 e duty cycle de 90%
CLOCK = onda quadrada com período de 3ms, offset de 0,7ms e duty cycle de 50%

2
OBJETIVO 03.
A figura abaixo ilustra o circuito de um contador síncrono de década (0 até 9).

Utilizando o software Quartus o estudante deverá projetar o circuito do contador. A ferramenta que
deve ser utilizada para descrever o hardware é VHDL FILE.

PROCEDIMENTOS PARA A EXECUÇÃO DO PROJETO:

1) Criar uma pasta na área de trabalho. O nome da pasta é: PROJETO_VHDL_13
2) O nome do projeto e da entidade principal deve ser: M + número de matrícula
3) A FPGA pertence à família CYCLONEII
4) A FPGA utilizada é a EP2C35F672C6

QUANTO AS VARIÁVEIS DA ENTIDADE PRINCIPAL:

CLOCK, INICIA: devem ser declaradas como BIT
QOUT: deve ser declarada como VETOR

DADOS PARA SIMULAÇÃO:

TEMPO DE SIMULAÇÃO = 80ms
INICIA = onda quadrada com período de 60ms, offset de 0 e duty cycle de 90%
CLOCK = onda quadrada com período de 3ms, offset de 0,7ms e duty cycle de 50%

3
 UNIVERSIDADE FEDERAL DE UBERLÂNDIA
FACULDADE DE ENGENHARIA ELÉTRICA

EXPERIMENTAL DE SISTEMAS DIGITAIS

'

PREPARAÇÃO PARA A P2

CIRCUITO 1.
Utilizando o software Quartus e VHDL, o estudante deverá projetar o circuito da FIGURA 1,
constituído por elementos da lógica combinacional e sequencial. O projeto deve respeitar a tabela
da verdade dos dispositivos.

1
PROCEDIMENTOS PARA A EXECUÇÃO DO PROJETO:
1) Criar uma pasta na área de trabalho. O nome da pasta deve ser PREPARA1
2) O nome do projeto e da entidade principal devem ser: CIRCUITO
3) A FPGA pertence à família CYCLONEII
4) A FPGA utilizada é a EP2C35F672C6

QUANTO AS VARIÁVEIS DA ENTIDADE PRINCIPAL:

A1, A0: são elementos de uma variável que deve ser declarada como VETOR
INICIA, S: devem ser declaradas como BIT

DADOS PARA SIMULAÇÃO:

TEMPO DE SIMULAÇÃO = 160ms
INICIA = onda quadrada com período de 160ms, offset de 0 e duty cycle de 95%
A1 = onda quadrada com período de 25ms, offset de 0 e duty cycle de 50%
A0 = onda quadrada com período de 15ms, offset de 0 e duty cycle de 50%

2
CIRCUITO 2.
Utilizando o software Quartus e VHDL, o estudante deverá projetar o circuito da FIGURA 2,
constituído por elementos da lógica combinacional e sequencial. O projeto deve respeitar a tabela
da verdade dos dispositivos.

PROCEDIMENTOS PARA A EXECUÇÃO DO PROJETO:

1) Criar uma pasta na área de trabalho. O nome da pasta deve ser PREPARA2
2) O nome do projeto e da entidade principal devem ser: CIRCUITO
3) A FPGA pertence à família CYCLONEII
4) A FPGA utilizada é a EP2C35F672C6

QUANTO AS VARIÁVEIS DA ENTIDADE PRINCIPAL:

CLOCK, CLEAR: devem ser declaradas como BIT
S : deve ser declarada como VETOR

DADOS PARA SIMULAÇÃO:

TEMPO DE SIMULAÇÃO = 40ms
CLEAR = onda quadrada com período de 40ms, offset de 0 e duty cycle de 97%
CLOCK = onda quadrada com período de 500μs, offset de 0 e duty cycle de 50%
3