Apostila Teorica Digital 2

Departamento de Engenharia Eltrica e Sistema de Potencia - DEESP
UNIVERSIDADE FEDERAL DE PERNAMBUCO
Eletrnica Digital
Prof. Francisco Neves Prof. Marcelo Cabral Cavalcanti

2008.2
Eletrnica Industrial - Digital

Profs. Francisco Neves e Marcelo Cabral Cavalcanti
Sistemas de Numerao Sistema Binrio Algarismos: 0 e 1 Decimal 0 1 2 3 4 5 Binrio 0 1 10 11 100 101
Converso Binrio Decimal Decimal: 4635 5 unidades = 5 x 10 = 5 3 dezenas = 3 x 10 = 30 6 centenas = 6 x 10 = 600 4 milhares = 4 x 10 = 4000 4635 Binrio: 11010 0 x 2 = 0 1 x 2 = 2 0 x 2 = 0 1 x 2 = 8 1 x 24 = 16 26 ou seja, 110102 =2610 Converso Decimal 51 2 11 25 (1) Mas, 25 2 05 12 (1) Binrio
25 x 2 + 1 = 51 eq. (I) 1 resto
12 x 2 + 1 = 25 eq. (II) 2 resto
Substituindo a eq.(II) na eq.(I) temos: (12 x 2 + 1) x 2 + 1= 51 12 x 22 + 1 x 2 + 1 = 51 eq. (III) 2 resto 12 2 6 x 2 + 0 = 12 eq. (IV) (0) 6 3 resto Substituindo a eq.(IV) na eq.(III) temos: (6 x 2 + 0) x 22 + 1 x 2 + 1 = 6 x 23 + 0 x 22 + 1 x 2 + 1 = 51 eq. (V) 3 resto
2

6 2 (0) 3
3x2+0=6
eq. (VI) 4 resto
Substituindo a eq.(VI) na eq.(V) temos: (3 x 2 + 0)x 23 + 0 x 22 +1 x 21 +1 = 3 x 24 + 0 x 23 + 0 x 22 + 1 x 21 + 1=51 eq.(VII) 4 resto 3 2 1 x 2 + 1 = 3 eq. (VIII) (1) 1 5 resto Substituindo a eq.(VIII) na eq.(VII) temos: (1 x 2 +1)x 24 +0 x 23 +0 x 22 +1 x 21 +1 =1 x 25 +1 x 24 +0 x 23 +0 x 22 +1 x 21 +1 =51 5 resto Isto significa que ao ordenarmos em ordem decrescente os restos, ou seja, n-simo resto, (n-1) resto,..., 1 resto, teremos a representao do nosso nmero na base binria. Portanto: 1100112 = 5110 Podemos ento simplesmente fazer: 51 2 1 25 2 1 12 2 0 6 2 0 3 2 1 1 1100112 = 5110
Caso tivermos nmeros decimais, por exemplo: 101,1012 ou 0,37510, temos: Vamos primeiro lembrar como podemos escrever um nmero em notao cientfica: Por exemplo, 10,5 na base 10: 10,510 = 1 x 101 + 0 x 100 + 5 x 10-1 Podemos escrever qualquer nmero em uma dada base desejada pelo mtodo acima, seno vejamos: 101,1012 = 1 x 22 + 0 x 21 + 1 x 20 + 1 x 2-1 + 0 x 2-2 + 1 x 2-3 = 4 + 0 + 1 + 0,5 + 0 + 0,125 = 5,62510 101,1012 = 5,62510 0,37510 = X2 0,375 x 2 = 0,75 0,75 x 2 = 1,50 Mas, 2-2 = 0,250 0,50 x 2 = 1,0 0,375 x 21 < 1 0,375 < 2-1 0,375 x 22 > 1 0,375 > 2-2 0,375 - 0,250 = 0,125 1/ 4 de 0,5

0,37510 = 0,0112
1 x 2-3 = 0,125 1 x 2-2 = 0,25 0 x 2-1 = 0 0,37510 = 0,0112
10,510 = 1010,12
1 x 2-1= 0,5 0 x 20 = 0 1 x 21 = 2 0 x 22 = 0 1 x 23 = 8
Ao somarmos 0,5 + 2 + 0 + 8 = 10,5
Exemplo: 4,810 X2 Parte inteira: 4 2 0 2 2 0 1 410 = 1002 Parte fracionria: 0,8 x 2 = 1,6 0,6 x 2 = 1,2 0,2 x 2 = 0,4 0,4 x 2 = 0,8
0,810 = 0,110011001100... Dzima peridica
Sistema Octal Algarismos : 0,1,2,3,4,5,6,7 Converso Octal Decimal
578 = 7 x 80 + 5 x 81 = 4710 1008 = 0 x 80 + 0 x 81 + 1 x 82 = 6410 778 = 7 x 80 + 7 x 81 = 6310 Converso Octal Octal Decimal Ou Regra prtica Binrio Binrio

2 000 001 010 011 100 101 110 111
8 0 1 2 3 4 5 6 7
3768 = 011111110 2 3 7 6 Converso Binrio Octal
Binrio Decimal Octal Ou Regra prtica (separando de 3 em 3) Converso Decimal 72810 = X8 728 8 08 91 8 (0)11 11 8 (3) (3) 1 Octal
72810 = 13308
Sistema Hexadecimal 0,1,2,3,4,5,6,7,8,9,A,B,C,D,E,F Converso Hexadecimal Decimal 2B316 =3 x 160 + 11 x 161 + 2 x 162 = 69110 Converso Hexadecimal Binrio Converso Binrio Hexadecimal Regra prtica (separando de 4 em 4)
2B316 = 001010110011 2 2 B 3
Converso Decimal 100010 16 (8) 62 16 (14) 3
Hexadecimal
100010 = 3E816 pois 1410 = E16

Operaes aritmticas com nmeros em binrio Adio 0+0=0 0+1=1 1+0=1 1 + 1 = 10 1 + 1 + 1 = 11

11111
0110110 +1111011 10110001 Subtrao 00=0 10=1 11=0 0 1 = 1 e empresta 1 111 -100 011 Multiplicao 0x0=0 0x1=0 1x0=0 1x1=1 11010 x 10 00000 11010_ 110100 1000 - 0111 0001
Diviso 110100 10 10__ 11010 010 0010 000

Variveis e Funes lgicas - Conceitos: Grandezas analgicas e digitais - Valores que podem ser assumidos 1 varivel : V ou F ( 1 ou 0 respectivamente) 2 variveis A B 0 0 0 1 1 0 1 1 - Funo de uma varivel: No ou Not A =
- Funes de duas variveis: Funo E ou AND A 0 0 1 1 B 0 0 1 0 0 0 1 1 tabela da verdade
Implementao A
Chave aberta = lmpada apagada = 0 Porta E ou And A B =A.B Funo OU ou OR A 0 0 1 1 B 0 0 1 1 0 1 1 1 tabela da verdade
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Implementao A B
Porta OU ou OR A B =A+B Funo NE ou NAND A 0 0 1 1 Porta NAND A B B 0 1 1 1 0 1 1 0 tabela da verdade
= (A . B)
Funo NOU ou NOR A 0 0 1 1 B 0 1 1 0 0 0 1 0 tabela da verdade
Porta NOR A B
= (A + B)
Funo OU EXCLUSIVO ou EXCLUSIVE OR A 0 0 1 1 B 0 0 1 1 0 1 1 0 tabela da verdade

Porta OU EXCLUSIVO A B
=A+B Expresses Booleanas,Circuitos lgicos e tabelas da verdade
Todo circuito lgico formado pela interligao das portas lgicas bsicas. A B C
A tabela da verdade abaixo referente a este circuito: A B C D AB 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 1 1 0 0 1 0 0 0 0 1 0 1 0 0 1 1 0 0 0 1 1 1 0 1 0 0 0 0 1 0 0 1 0 1 0 1 0 0 1 0 1 1 0 1 1 0 0 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 1 tabela da verdade Circuito obtido de uma expresso
C 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0
CD 1 1 1 0 1 1 1 0 1 1 1 0 1 1 1 0
S 1 1 1 0 1 1 1 0 1 1 1 0 1 1 1 1
S = A . ( B + C ) . ( C + D ) . ( B + D) A B C B+C B+D C+D D

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Equivalncia entre blocos lgicos Inversor - A partir de porta NAND A B S = A.B A 0 0 1 1 Se B = A S = A.A = A A 0 1 A 0 1 S 1 0 B 0 1 0 1 S 1 1 1 0
- A partir de porta NOR A B S=A+B A 0 0 1 1 B 0 1 0 1 S 1 0 0 0
Se B = A
S=A+A=A
S Porta NAND
A 0 1 S = A.B
S 1 0
A B
AB
Porta NOR A
A
S=A.B=A+B B
B
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Ou A B A+B S=A+B
Prova: A 0 0 1 1 B 0 1 0 1 A 1 1 0 0 B 1 0 1 0 A.B 1 0 0 0 A+B 0 1 1 1 A+B 1 0 0 0
Porta OR A S B S=A+B Prova: A 0 0 1 1 Porta NAND A A B 0 1 0 1
A B S=A.B=A+B
A+B 0 1 1 1
A.B 1 0 0 0
A.B 0 1 1 1
S=A+B=A.B B Prova: A 0 0 1 1 Porta AND A B Prova: A 0 0 1 1 S=A+B=A.B B 0 1 0 1 A+B 1 1 1 0 A+B 0 0 0 1 A.B 0 0 0 1

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B B 0 1 0 1 A+B 1 1 1 0 A.B 0 0 0 1 A.B 1 1 1 0

Resumo A B S A B S
A B
A B
A B
A B
A B
A B
A.B =A+B A.B =A+B A+B=A.B A+B=A.B Circuito OU- EXCLUSIVO Notao : S = A + B = A . B + A . B Smbolo A B S=A+B
Circuito COINCIDNCIA Smbolo A B S=AB
Exerccios: mostrar que e mostrar que Dica: Usar a tabela da verdade
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Circuitos Combinacionais A sada depende apenas dos nveis lgicos presentes nas entradas. Exemplo 1
Semforo 2
Semforo 1 Rua A (preferencial) Semforo 2
Semforo 1
Deseja-se projetar um circuito para comandar os semforos 1 e 2 de forma que: 1. Carro somente em B 2. Carro somente em A 3. Carros em A e B Consideraes: H carro em A No h carro em A H carro em B No h carro em B Semforo 1 verde Semforo 1 vermelho Semforo 2 verde Semforo 2 vermelho Situao A 0 0 1 0 2 1 3 1 X = Condio irrelevante Obs.: V1 = Vm2 e V2 = Vm1 B 0 1 0 1 A=1 A=0 B=1 B=0 V1 = 1 Vm1 = 1 V2 = 1 Vm2 = 1 semforo 2 verde semforo 1 vermelho semforo 1 verde semforo 2 vermelho semforo 1 verde semforo 2 vermelho
Vm1 = V1 Vm2 = V2
V1 X=0 0 1 1 V1 = Vm1
Vm1 X=1 1 0 0
V2 X=1 1 0 0
Vm2 X=0 0 1 1
V1 deve acender nas situaes 2 ou 3 V1 = A . B + A . B A Sit. 2 Sit. 3 B
A.B V1 A.B
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Simplificando: V1 = A . ( B + B ) = A . 1 V1 = A A V1 = Vm2 V2 = Vm1
Exemplo 2 CD DVD Rdio
SA
SB
Amplificador
SC
Prioridades: 1. CD 2. DVD 3. Rdio O rdio s liga se no houver CD nem DVD. O DVD s liga se no houver CD. Convenes: Si = 1 chave Si fechada Situao 0 1 2 3 4 5 6 7 A 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 C 0 1 0 1 0 1 0 1
SA
X=0 0 0 0 1 1 1 1
SB
X=0 0 1 1 0 0 0 0
SC
X=0 1 0 0 0 0 0 0
SA = ABC + ABC + ABC + ABC =AB( C+C ) + AB( C+C )=AB + AB = A ( B+B)= A (situao 4,5,6 ou 7) SB = ABC + ABC =AB( C+C ) = AB (situao 2 ou 3) SC = A . B . C (situao 1)
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A B
SA SB SC
1. Cada termo associado a uma situao com sada 1 denominado mintermo (m). Exemplo: m2 = ( no exemplo do amplificador)
2. Uma funo das variveis de entrada pode sempre ser obtida por uma soma de mintermos. m4 m5 m6 m7 (Projeto AND OR) 3. Projeto NAND NAND m4 + m5 + m6 + m7 = m4 . m5 . m6 . m7 4. Cada termo associado a uma situao com sada 0 denominado maxtermo (M) M1 = A . B . C = A + B + C (significa que a situao 1 no tem sada 0) 5. Uma funo das variveis de entrada pode sempre ser obtida por um produto de maxtermos:
SA = M0 . M1 . M2 . M3 (Projeto OR AND)
M0 = A + B + C M1 = A + B + C M2 = A + B + C M3 = A + B + C
SA = (A + B + C ).(A + B + C ).(A + B + C ).(A + B + C )

lgebra de Boole Vimos como Obter Expresso lgica Circuito lgico Tabela da verdade A partir de tabela da verdade e circuito lgico tabela da verdade e expresso lgica circuito lgico e expresso lgica
As expresses podem, em geral, ser simplificadas, levando economia de portas lgicas.

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Varivel Booleana: pode assumir dois valores: 0 ou 1. Expresso Booleana: expresso matemtica de variveis booleanas. Postulados - Complementao A=0 A=1 A= 1 A=0 A = A (regra derivada)
Bloco lgico que executa a complementao: inversor - Adio 0+0=0 0+1=1 1+0=1 1+1=1 Regras derivadas: A+0=A A+1=1 A+A=A A+A=1 - Multiplicao 0.0=0 0.1=0 1.0=0 1.1=1 Regras derivadas: A.0 = 0 A.1 =A A.A=A A.A= 0 Propriedades Comutativa: A + B = B + A A.B=B.A Associativa: A + ( B + C ) = (A + B) + C = A + B + C A . ( B . C ) = (A . B) . C = A .B . C Distributiva: A . ( B + C ) = A . B + A . C
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Teoremas de De Morgan 1. A . B = A + B ou A . B .... N = A + B + ... + N 2. A + B = A . B ou A+B+...+ N = A . B . ... .N Simplificao de expresses booleanas Exemplos: S = ABC + AC + AB = A (BC + C + B ) = A ( BC + CB ) = A . 1 S=A Antes da Simplificao
A B C
Depois da Simplificao
S ( 5 AND de 3 ent. + 1 OR de 5 ent.)
S = A . B . C + A . B . C + A .B . C + A . B . C + A . B . C = A . B . C +. C ( A . B + A . B + A . B + A.B ) = A.B.C + C [ A ( B + B) + A ( B + B )] = A.B.C + C = A.B.C + C ( 1 + A.B ) = A.B.C + A.B.C + C = A.B + C ( 1 AND de 2 ent. + 1 OR de 2 ent.) Simplificao de expresses booleanas via mapas de Veitch Karnaugh 2 variveis
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Regio onde: A = 0:
A = 1:
B = 0:
B = 1:
A interseo de duas das regies acima corresponde a um mintermo: Exemplo: Regio A . B
Seja a funo S = A . B + A . B + A . B Mapa K correspondente:
Simplificao : S = A + B ( o termo A.B est englobado tanto por A quanto por B. O termo A.B por A e o termo A.B por B).
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3 variveis
A=0
A=1
B=0
B=1
C=0
C=1
Todas estas regies hachuradas correspondem a termos que independem de duas variveis. Exemplo: S = A.B.C + A.B.C + A.B.C + A.B.C + A.B.C
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S=C+A.B
Posicionamento dos mintermos :
Exemplos de regies que correspondem a funes que independem de 1 das variveis:
Independe de B ser 0 ou 1 =A.C
Independe de B ser 0 ou 1
=A.C
Independe de A ser 0 ou 1 =B.C
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Outra forma de representar o diagrama: BC A 0 1 00 01 11 10
4 variveis
Ou CD AB 00 01 11 10 O raciocnio anlogo. 5 variveis 00 01 11 10
O raciocnio anlogo.
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Mais de 5 variveis Procura-se usar outro mtodo ( Mtodo de Quine Mc Cluskey) Processo de simplificao
1) Construa e preencha o mapa K conforme a tabela da verdade. 2) Separe os 1s isolados (no adjacentes a nenhum outro). Circule-os. 3) Procure os 1s que so adjacentes a somente outro 1. Forme os pares. 4) Procure os 1s que so adjacentes formando quadras, mas que no formam grupos de 8, 16, 32 ou 64. Uma quadra s deve ser formada se houver pelo menos um de seus 1s ainda no circulado. 5) Procure os 1s que so adjacentes formando octetos,mas que no formam grupos de 16, 32 ou 64. Um octeto s deve ser formado se houver pelo menos um de seus 1s no circulado. n-1) Agrupe os 1s que sobrarem formando grupos os maiores possveis. n) Forme a soma (OR) de todos os termos envolvidos nas combinaes. Obs.: As condies sem importncia (dont care) devem ser escolhidas para assumir valor 0 ou 1 de forma a permitir maior simplificao. Exemplos: 1. Minimizar o circuito que executa a tabela da verdade: (a)
A 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 C 0 1 0 1 0 1 0 1 S 1 1 0 1 0 1 0 1
S = A .B.C + A .B.C + A .B.C + A.B.C + A.B.C
S=C+A.B
22

(b)
0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1
0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1
0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1
0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1
0 1 1 1 0 1 0 1 1 1 0 1 1 1 0 1
S = A .B.C .D+ A .B.C .D + A .B.C.D + A.B.C.D + A .B.C.D + A.B.C.D + A . B . C. D + A .B.C .D+ A .B.C .D + A .B.C.D + A.B.C. D
S = D + A . C + A.B.C
2. Z = A.B.C + A.B.C + A.B.C + A.B.C + A.B.C
Z = B.C + B.C + A.C ou Z =B.C + B.C + B.A
3. Z = C + D + A.C.D + A.B.C + A.B.C.D + A.C.D
23

4.
Cdigos Cdigos BCD8421 binrio. Decimal 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 Cada dgito de um nmero decimal representado por seu equivalente em
BCD8421 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1101 1110 1111
Ex.: 5210 = 01010010 (BCD) 5 2 Obs.: 5210 = 1101002 binrio puro 52 2 0 26 2 0 13 2 1 6 2 0 3 2 1 1
NO USADAS
EXCESSO 3 Forma de construo do nmero semelhante do cdigo BCD,mas cada dgito decimal corresponde combinao binria do BCD8421 somada com 3.
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Aplicao: operaes aritmticas.
Decimal 0 1 2 3 4 5 6 7 8 9
EXCESSO 3 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100
BCD7421; BCD5211; BCD2421 Decimal 0 1 2 3 4 5 6 7 8 9 BCD7421 0000 0001 0010 0011 0100 0101 0110 1000 1001 1010 BCD5211 0000 0001 0011 0101 0111 1000 1001 1011 1101 1111 BCD2421 0000 0001 0010 0011 0100 1011 1100 1101 1110 1111
2 entre 5 Decimal 0 1 2 3 4 5 6 7 8 9 2 entre 5 00011 00101 00110 01001 01010 01100 10001 10010 10100 11000
25

Johnson Decimal 0 1 2 3 4 5 6 7 8 9 Gray
Aplicao: contadores Johnson 00000 00001 00011 00111 01111 11111 11110 11100 11000 10000
s um bit varia.
Aplicao: alguns conversores A/D e operaes aritmticas. Decimal 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 BCD8421 0000 0001 0011 0010 0110 0111 0101 0100 1100 1101 1111 1110 1010 1011 1001 1000
Codificadores e decodificadores
BCD 8421
9876543210
26

Tabela da Verdade
Implementao: AB CD 00 01 11 10 00 1 01 11 X X X X 10 AB CD 00 01 11 10 00 1 01 11 X X X X 10
X X
X X
S0 = A.B.C.D AB CD 00 01 11 10 AB CD 00 01 11 10 00 01 11 X X X X 01 1 11 X X X X 10
S1 = A.B.C.D AB CD 00 01 11 10 00 01 11 X X X X 10
1 00
X X 10
X X
S2 =B.C.D AB CD 00 01 11 10
S3 = B.C.D 00 01 1 11 X X X X 10
X X
X X
S4 = B.C.D
S5 = B.C.D
27

AB CD 00 01 11 10 AB CD 00 01 11 10
00
01
11 X X X X 11 X X X X
10
1 00 01
X X 10 1 X X
AB CD 00 01 11 10 AB CD 00 01 11 10
00
01
11 X X X X 11 X X X X
10
1 S7 = B.C.D 00 01
X X 10 1 X X
S6 = B.C.D
S8 = A.D
S9 = A.D
BCD 8421
2 entre 5 00 1 1 1 0 01 0 0 0 1 11 X X X X 10 0 0 X X
AB CD 00 01 11 10
S0: A.B.C + B.C.D + A.B.D S1: A.B.D + A.C.D + B.C.D S2: A.D + B.C.D + A.C.D S3: B.C + A.D + B.C.D S4: A +B.C
28

Johnson
BCD 8421
JOHNSON
BCD 8421 A 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 B 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 C 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 D 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 E 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 S8 0 0 X 0 X X X 0 X X X X X X X 0 1 X X X X X X X 1 X X X 0 X 0 0 S4 0 0 X 0 X X X 0 X X X X X X X 1 0 X X X X X X X 0 X X X 1 X 1 1 S2 0 0 X 1 X X X 1 X X X X X X X 0 0 X X X X X X X 0 X X X 1 X 1 0 S1 0 1 X 0 X X X 1 X X X X X X X 0 1 X X X X X X X 0 X X X 1 X 0 1
S1:
A
29

0 BC DE 00 01 11 10 00 0 1 0 X 01 X X 1 X 11 X X 0 X 10 X X X X
1 BC DE 00 01 11 10 00 1 X X X 01 X X X X 11 1 X 1 0 10 0 X X X
S1: D.C + D.E + B.C + A.B + A .E S2: D.C + D.E + B.D S4: B.C S8: A .C
BCD 8421
7 Segmentos
BCD 8421
7 segmentos
AB 0 0 0 0 0 0 0 0 0 1 0 1 0 1 0 1 1 0 1 0 1 0 1 0 1 1 1 1 1 1 1 1
C 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1
Da b 0 1 1 1 0 1 0 1 1 1 1 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 1 1 0 XX 1 XX 0 XX 1 XX 0 XX 1 XX
c d e f g 1 1 1 1 0 1 0 0 0 0 0 1 1 0 1 1 1 0 0 1 1 0 0 1 1 1 1 0 1 1 1 1 1 1 1 1 0 0 0 0 1 1 1 1 1 1 1 0 1 1 XXXXX XXXXX XXXXX XXXXX XXXXX XXXXX
a:
30

AB CD 00 01 11 10
00 1 0 1 1
01 0 1 1 1
11 X X X X
10 1 1 X X
a: b: c: d: e: f: g:
C + A + BD + B.D B + C.D + C.D C+B+D A + B.D + B.C + C.D + B.C.D B.D + C.D A + C.D + B.C + B.D A + B.C + B.C + C.D Decodificador tipo 138
E1 E2 E3
+ Vcc = pino 16 GND = pino 8 Representao simblica

1 2 3 4 5 6 15 14 13 12 11 10 9
1 2 4 &
0 1 2 3 4 5 EN 6
31

ou
Gerao de Produtos Cannicos n variveis booleanas Exemplo: 2 variveis A.B =1 (0,0) A.B =1 (0,1) A.B =1 (1,0) A.B =1 (1,1) produtos cannicos Gerador de Produtos Cannicos B A 2n combinaes possveis.
P0 = A.B P1 = A.B P2 = A.B P3 = A.B n variveis 2n portas AND com n entradas cada. Matriz de simples Encadeamento Usam-se apenas portas de duas entradas. Exemplo: 3 variveis
32

N var. 2 3 4 n N portas = (4 x 2n-1 4)/(2-1) = 2n+1 4
N portas 4 12 (4+8) 28 ( 4+8+16) 4+8+...+ 2n
P7 = A.B.C
Matriz de diodos Clula Bsica
Se: A = + Vcc A = 0 Vcc
diodo em corte diodo saturado
Sada = + Vcc ( S = 1) Sada = V ( S = 0) + vcc
A A B B
P0
P1
P2
P3
Multiplexadores
33

Canais de informao de entrada
Entradas de seleo Implementao Mecnica
seleo Tabela da verdade (4 entradas) Variveis de seleo sada A B S 0 0 I0 0 1 I1 1 0 I2 1 1 I3
Canais de informao
multiplex
34

Representao em bloco I0 I1 I2 I3 MUX S
Multiplexador como gerador de funes Basta aplicar nvel lgico 1 s entradas conectadas s portas AND associadas aos mintermos da funo. Exemplo: 1) I0
I1 I2 Z
S0 I3 S1 0 1
0 1 0
1 1 1
S0 S1 Z= S1 + S1 S0 Expandindo: Z= S1 S0 + S1 S0 + S1 S0 = m1 + m0 + m3
35

Basta fazermos I0 = 1, I1 = 1, I2 = 0, I3 = 1. 2) Z= S1 S0 + S1 V + S1 S0 V = S1 S0 + S1 S0 V + S1 S0 V + S1 S0 V = S1 S0 + S1 S0 V + S1 S0 V = m0 + m1V + m3V Basta fazermos I0 = 1, I1 = V, I3 = V. Multiplexador tipo 151 7 16 4 3 2 1 15 14 13 12
11 10 9 8
Ampliao da capacidade de um multiplexador
S1
S0
S1 0 0 1 1
S0 0 1 0 1
Z I0 I1 I2 I3
36

S1 0 0 1 1 S1 0 0 1 1 S0 0 1 0 1 S0 0 1 0 1 Z0 I0 I1 I2 I3 Z1 I4 I5 I6 I7
S0 0 0 1 1
S1 0 1 0 1
Z2 I8 I9 I10 I11
S3 0 0 1 1
S2 0 1 0 1
Z Z0 Z1 Z2 Z3
S0 0 0 1 1
S1 0 1 0 1
Z3 I12 I13 I14 I15
Multiplex de 16 canais a partir de blocos de 4
37

S2 Demultiplexadores
Canais de Informao de entrada
DEMUX
sadas
entradas de seleo Implementao Mecnica Z0 Z1 Z2 Zn seleo Exemplo
38

Z0 I Z1
S 0 1
Z0 I 0
Z1 0 I
S Projeto de um demultiplexador de 4 sadas: S1 0 0 1 1 S0 0 1 0 1 Z0 I 0 0 0 Z1 0 I 0 0 Z2 0 0 I 0 Z3 0 0 0 I
Z0 = S0 S1 I; Z1 = S1 S0 I; Z2 = S1 S0 I; Z3 = S1 S0 I; Z0 Z1 I Z2 Z3
S1 S0 Ampliao da capacidade
Circuitos Aritmticos
39

Meio somador
Tabela da verdade
Meio somador
Somador completo
Tabela da verdade
40

A 0 0 0 0 1 1 1 1
B 0 0 1 1 0 0 1 1
Te 0 1 0 1 0 1 0 1
S 0 1 1 0 1 0 0 1
TS 0 0 0 1 0 1 1 1
Somador completo
Somador completo
41

Nmero com mais de 1 bit: A3 A2 A1 A0 + B3 B2 B1 B0 S4 S3 S2 S1 S0
Somador completo a partir de meios somadores
Meio subtrator
e empresta 1
Tabela da verdade
42

Meio subtrator Subtrator completo
(1100 0011)
Tabela da verdade A 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 Te 0 1 0 1 0 1 0 1 S 0 1 1 0 1 0 0 1 TS 0 1 1 1 0 0 0 1
43

Subtrator completo a partir de meios subtratores
Exerccio:
44

Somador / Subtrator completo Leitura Complementar para o assunto de aritmtica: Livro do Taub cap. 05 Representao de nmeros binrios com sinal Outros somadores e subtratores Unidade Lgica Aritmtica (ULA) Flip-Flops Circuitos lgicos: Combinacionais Sadas dependentes unicamente das entradas Seqenciais Sadas dependentes das entradas e/ou dos estados anteriores
Flip-Flop RS Bsico
R Q
Q S
R=S=0 Se Qa = 1 e Qa = 0 : Qf =1
Qf = 0
Se Qa = 0 e Qa = 1 : Qf = 0
Qf =1
R=0 e S=1 S =1 Q = 0 Q = 0 e R = 0 Q =1 R=1 e S=0 R =1 Q = 0
Q = 0 e S = 0 Q =1
R=S=1
45

R =1 Q = 0
- Situao no permitida
S =1 Q = 0 S 0 0 0 0 1 1 1 1 R 0 0 1 1 0 0 1 1 Tabela da Verdade observaes Qa Q f Qf 0 1 0 1 0 1 0 1 0 1 0 0 1 1 0 0 1 0 1 1 0 0 0 0

Q f = Qa Qf = 0 Qf =1
No permitido
Resumindo: S R Qf 0 0 1 1 Flip-Flop RS com portas NAND: 0 1 0 1 Qa 0 1 N.P.
Tabela Verdade S R Qf 0 0 1 1 0 1 0 1 Qa 1 1 N.P.
Flip-Flop RS comandado por um pulso de CLOCK:

46

R Q
CLOCK
Q S
Comporta-se exatamente como o flip-flop RS, quando CLOCK=1. Se CLOCK=0 mantm Q e Q no estado anterior ao clock mudar para 0. Flip-Flop JK
J S CLOCK K CK R Q Q Q Q
FLIP-FLOP RS
Se clock=1, a tabela da verdade : J 0 0 0 0 1 1 1 1 K 0 0 1 1 0 0 1 1 Qa 0 1 0 1 0 1 0 1

Qa 1
S 0 0 0 0 1 0 1 0
R 0 0 0 1 0 0 0 1
Qf
observaes
Qa Qa Qa = 0 0 1 Qa = 1
0 1 0 1 0 1 0
Qa 0 1
1 () Qa = 0
/7Q 15.848 1 0 0 1 3 a 0 () /7 15.848 1 0 0 1 3 Qa = 1
Resumindo: J K Qf 0 0 1 1 0 1 0 1 Qa 0 1 Qa
Obs: Se J=K=1 Sada constantemente mudando
47

J CK K Q Q
Flip-Flop JK com PRESET e CLEAR

J CLR PR Q
CLOCK
PR K CLR
Tabela Verdade CLR PR Qf 0 0 1 1 Flip-Flop JK MESTRE-ESCRAVO

J
0 1 0 1
N.P 0 1 Funcion.Normal
CLOCK=1 Mestre habilitado e escravo desabilitado CLOCK=0 Mestre desabilitado e escravo habilitado Se CLOCK=0 - Q = Q1 e Q = Q1 (permanecendo assim) CLOCK passa para 1:
48

1-Sada inalterada, pois escravo desbilitado. 2- Q1 e Q1 : J 0 0 0 0 1 1 1 1 K 0 0 1 1 0 0 1 1 Qa = Q1a 0 1 0 1 0 1 0 1
Q1
Q1a Q1a 0 0 1 1 Q1a
Q1a
Q1
Q1a Q1a 1 1 0 0 Q1a
observaes
Q1a 0 1
Q1a
Q1a
CLOCK passa para 0: Transfere Q1 e Q1 para Q e Q . J 0 0 1 1 K 0 1 0 1

Qf
Qa 0 1 Qa
Gatilhado pela borda de descida Obs: Para obter um Flip-Flop JK mestre-escravo gatilhado pela borda de subida basta colocar um inversor na entrada do clock. Flip-Flop JK MESTRE-ESCRAVO com PRESET e CLEAR
CLR PR 0 0
Qf
Q1
N.P
N.P
49

0 1 1 Flip-Flop tipo D
D CK J ou S CK K ou R
1 0 1
1 1 0 0 Funcion.Normal Funcion.Normal
D CK
Tabela Verdade: J K Qf 0 1 1 0 Ou Tabela Verdade: D Qf 0 1 Flip-Flop tipo T

T CK
0 1
0 1
J ou S CK K ou R
T CK
Tabela Verdade: J K Qf 0 1 0 1 Ou Tabela Verdade: T Qf 0 1 Qa

Qa
Qa
Qa
Registradores
50

Informao paralela: Todos os bits esto disponveis ao mesmo tempo. 0 1 1 0
+ Vcc
I3 I2 I1 I0
Informao srie: Um bit aps o outro (seqencialmente no tempo). V 0 1 1 0 t Registradores de deslocamento Conversor srie- paralelo Q3 Q2 Q1 Q0
Entrada
Clock VE
t = 0: Q3, Q2, Q1 e Q0 iguais a 0. t = 1: Imediatamente antes de t = 1, tem-se VEa = 0; Q3a = 0; Q2a = 0; Q1a = 0. Logo, imediatamente aps t = 1 tem-se Q3 = VEa =0; Q2 = Q3a =0; Q1 = Q2a =0; Q0 = Q1a =0 t = 2: Imediatamente antes de t = 2, tem-se VEa = 1; Q3a = 0; Q2a = 0; Q1a = 0.
51

Logo, imediatamente aps t = 2 tem-se Q3 = 1; Q2 =0; Q1 =0; Q0 = 0 t = 3: Imediatamente antes de t = 3, tem-se VEa = 1; Q3a = 1; Q2a = 0; Q1a = 0. Logo, imediatamente aps t = 3 tem-se Q3 = 1; Q2 =1; Q1 =0; Q0 = 0 t = 4: Imediatamente antes de t = 4, tem-se VEa = 0; Q3a = 1; Q2a = 1; Q1a = 0. Logo, imediatamente aps t = 4 tem-se Q3 = 0; Q2 =1; Q1 =1; Q0 = 0 informao paralela
Conversor Paralelo - Srie
Inicialmente,faz-se Enable = 0 e Clear = 0
Q3 = Q2 = Q1 = Q0 = 0
Depois faz-se Clear = 1 (mantendo Enable = 0). Aplica-se um pulso em Enable, fazendo com que as entradas PR sejam temporariamente aplicadas aos FFs. Exemplo: Se PR2 = 1 Ao aplicar o pulso em Enable, faz-se Q2=PR2=1 Se PR0 = 0 Ao aplicar o pulso em Enable, faz-se Q0= 0.
Cessado o pulso no Enable, os FFs esto setados com a informao paralela.
52

A cada pulso de clock h um deslocamento e um bit mais significativos aparece em Q0.
Entrada srie / sada srie Entrada paralela / sada paralela
Contadores Sem entradas de clock em comum (assncronos); Com entradas de clock em comum (sncronos).
Contadores Assncronos
1) Contador de pulsos (sada BCD 8421)
Pulsos de entrada
53
Q0

Tabela da verdade
Pulsos de entrada 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 Q3 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 Sadas Q2 Q1 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1 0 0 Q0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0
Obs: Um FF pode ser usado para reduzir freqncia de um trem de pulsos pela metade. 2) Contador de dcada
54

Contador seqencial de 0 a n Contador de 0 a 5:
Contadores assncronos decrescentes
55

OU Contador Assncrono Crescente/Decrescente
Contadores Sncronos J 0 0 1 1 K 0 1 0 1 Qf Qa 0 1 Qa 0 0 1 1 Qf 0 1 0 1 J 0 1 X X K X X 1 0
Qa
Gerador de Seqncia BCD8421

Pulso 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 Q3 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 Q2 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 Q1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 Q0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1
As sadas Q3, Q2, Q1, Q0 representam cada possvel situao e determinam o prximo estado.
56

Flip-Flop 0
Q3 Q2 Q1 Q0
00 1 X X 1
01 1 X X 1
11 1 X X 1
10 1 X X 1
Q3 Q2 Q1 Q0
00 X 1 1 X
01 X 1 1 X
11 X 1 1 X
10 X 1 1 X
00 01 11 10
00 01 11 10
J0 = 1 Flip-Flop 1
Q3 Q2 Q1 Q0
K0 = 1
00 0 1 X X
01 0 1 X X
11 0 1 X X
10 0 1 X X
Q3 Q2 Q1 Q0
00 X X 1 0
01 X X 1 0
11 X X 1 0
10 X X 1 0
00 01 11 10
00 01 11 10
J1 = Q0 Flip-Flop 2
Q3 Q2 Q1 Q0
K1 = Q0
00 0 0 1 0
01 X X X X
11 X X X X
10 0 0 1 0
Q3 Q2 Q1 Q0
00 X X X X
01 0 0 1 0
11 0 0 1 0
10 X X X X
00 01 11 10
00 01 11 10
J2 = Q1 Q0
K2 = Q1 Q0
57

Flip-Flop 3
Q3 Q2 Q1 Q0
00 0 0 0 0
01 0 0 1 0
11 X X X X
10 X X X X
Q3 Q2 Q1 Q0
00 X X X X
01 X X X X
11 0 0 1 0
10 0 0 0 0
00 01 11 10
00 01 11 10
J3 = Q2Q1Q0
K3 = Q2Q1Q0
Q2 Q3
Clock
Gerador de Cdigo Gray Pulsos de entrada 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 Q3 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 Sadas Q2 Q1 Q0 0 0 0 0 0 1 0 1 1 0 1 0 1 1 0 1 1 1 1 0 1 1 0 0 1 0 0 1 0 1 1 1 1 1 1 0 0 1 0 0 1 1 0 0 1 0 0 0 J3 0 0 0 0 0 0 0 1 X X X X X X X X K3 X X X X X X X X 0 0 0 0 0 0 0 1 J2 0 0 0 1 X X X X X X X X 0 0 0 0 K2 X X X X 0 0 0 0 0 0 0 1 X X X X J1 0 1 X X X X 0 0 0 1 X X X X 0 0 K1 X X 0 0 0 1 X X X X 0 0 0 1 X X J0 1 X X 0 1 X X 0 1 X X 0 1 X X 0 K0 X 0 1 X X 0 1 X X 0 1 X X 0 1 X
58

Qa 0 0 1 1
Q3 Q2 Q1 Q0
Qf 0 1 0 1
J 0 1 X X
K X X 1 0
00 0 0 0 0
01 0 0 1 0
11 X X X X
10 X X X X
00 01 11 10
J 3 = Q2 Q1Q0
Q3 Q2 Q1 Q0
00 X X X X
01 X X X X
11 0 0 1 0
10 0 0 0 0
00 01 11 10
K 3 = Q2 Q1Q0
J 2 = Q0 Q1 Q3 K 2 = Q3 Q1 Q0 J 1 = Q0 Q3 Q 2 + Q0 Q2 Q3
K 1 = Q0 Q2 Q 3 + Q0 Q 2 Q3 J 0 = Q 3 Q 2 Q1 + Q 3 Q2 Q1 + Q3 Q 2 Q1 + Q3Q2 Q1 K 0 = Q 3 Q 2 Q1 + Q 3 Q2 Q1 + Q3Q2 Q1 + Q3 Q 2 Q1
59

Contador em Anel
Q3 0 0 0 1
Q2 0 0 1 0
Q1 Q0 0 1 1 0 0 0 0 0
J3 0 0 1 X
K3 X X X 1
J2 0 1 X 0
K2 X X 1 X
J1 1 X 0 0
K1 X 1 X X
J0 X 0 0 1
K0 1 X X X
Q3 Q2 Q1 Q0
00 X 0 X 0
01 1 X X X
11 X X X X
10 X X X X
Q3 Q2 Q1 Q0
00 X X X X
01 X X X X
11 X X X X
10 1 X X X
00 01 11 10
00 01 11 10
J 3 = Q2
K 3 = 1(ouQ 2 )
Q3 Q2 Q1 Q0
00
01 X
11
10 0
Q3 Q2 Q1 Q0
00
01
11
10
00 01 11 10
00 01 11
10
J 2 = Q1
K 2 = 1(ouQ 1 )
60

Q3 Q2 Q1 Q0
00
01 0
11
10 0
Q3 Q2 Q1 Q0
00
01
11
10
00 01 11 10
00 01 11
10
J 1 = QO
Q3 Q2 Q1 Q0
K 1 = 1(ouQ 0 )
01 0 11 10 1
Q3 Q2 Q1 Q0
00
00
01
11
10
00 01 11 10
00 01 11
10
J 0 = Q3
K 0 = 1(ouQ 3 )
Ficam como exerccio
Contador Johnson (ou em Anel Torcido) Contador de dcada Seqncia qualquer
61

Contador de 0 a 59 Q0 Q1 Q2 Q3 Q0 Q1 Q2
Entrada de pulsos
Contador de dcada
Contador de 0 a 5 Entrada de pulsos
Relgio digital
Contador de 1 a 12 Q0 Q1 Q2 Q3 Q0 Q1
Entrada de pulsos
Contador de dcada
Contador de 0 a 2 Entrada de pulsos
62

Circuitos seqenciais
Circuitos combinacionais: Sadas atuais dependem s das entradas atuais. Circuitos seqenciais: Sadas atuais dependem de Exemplo: contadores Estado: Estgio atravs do qual um circuito seqencial avana (recordao armazenada). Exemplo: Em um contador, cada resultado de contagem representa um estado. Entradas atuais. Histria das entradas do passado.
Circuitos seqenciais
Sncronos (estudaremos apenas os sncronos) Assncronos
Exemplo: contador sncrono de mdulo 4 (de 0 a 3)
A/00
B/01
D/11
C/10
63

Atribuio de estado: Estado A B C D
Atribuio 00 01 10 11
Obs: As atribuies poderiam ser diferentes das sadas. Tabelas de estado Estado Presente A B C D Sada Presente 00 01 10 11 Estado Seguinte B C D A Estado Presente Q1 Q0 0 0 0 1 1 0 1 1 Sada Presente 00 01 10 11 Estado Seguinte Q1 Q0 0 1 1 0 1 1 0 0
Ou
Obs.: Em geral, os estados so atribudos de acordo com as sadas dos FFs. As sadas so funes (combinacionais) dos estados. Podemos projetar o contador, utilizando, por exemplo, FFs tipo D: Q1 Q0 0 1 0 0 1 1 1 0
D1 = Q1 Q 0 + Q0 Q 1 = Q1 Q0
Q1 Q0 0 1
0 1 0
1 1 0
D0 = Q 0
64

Redesenhando
Procedimento de projeto 1. - Definir a seqncia de operao do sistema e construir um diagrama de estado. 2. - Determinar o nmero de FFs. - Efetuar uma atribuio de estado. 3. - Construir uma tabela de transio. - Definir o tipo de FF. - Montar mapas K para definir as entradas dos FFs e as sadas do circuito (lgica).
65

Exemplos 1. Contador de mdulo 4, incrementador - decrementador M=1 - incrementar M=0 - decrementar
Contagem 0 Z1Z0= 00
M=?
Contagem 1 Z1Z0= 01
M=?
Contagem 2 Z1Z0= 10
M=?
Contagem 3 Z1Z0= 11
M=?
66

Diagrama de estado 1 A/00 0 M=1 0 0 B/01 1 Tabela de Estado C/10 0 1 OU 01/01 1 10/10 D/11 00/00 0 M=1 0 0 0 1 1 11/11
Usando FFs tipo D Q1Q0 M 0 1 00 1 0 01 0 1 11 1 0 10 0 1
1 = M ()0 /7 1 15.879 1 0 0 0 1 1 0 0 36 Q1 Q + M ()0 /7 () /7 15.879 1 384 Q Q = M 15.879 293.52 Q1 Q
D1 = M Q1 Q 0 + M Q1Q0 + M Q1Q0 + MQ1 Q 0 =
Q1Q0 M 0 1
00 1 1
01 0 0
11 0 0
10 1 1
D0 = Q 0
67

M(Entrada)
2. Detector de seqncias: Seja um circuito com:uma entrada sncrona (X),uma sada (Z) que ser 1 quando e somente quando X=1 durante 3 ou mais intervalos consecutivos de clock. Possveis estados: A= (desde a ltima vez em que X=0, no ocorreu X=1); B= (desde a ltima vez em que X=0,ocorreu um X=1); C= (desde a ltima vez em que X=0, ocorreram dois X=1); D= (X=1 h pelo menos 3 pulsos de clock) Diagrama de estado X=0 A/0 X=1 0 0 B/0 0 C/0 1 D/1 1 X=1 Z=0
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Atribuio: A=00 B=01 C=10 D=11 Tabela de Estado E.P. Sada Pres. (Z) A 0 B 0 C 0 D 1 Tabela de Transio E.P. Sada Pres. Q1 Q0 (Z) 0 0 0 0 1 0 1 0 0 1 1 1 Tipo Flip-flop: JK Q1 Q1 J 0 0 0 0 1 1 1 0 X 1 1 X 00 0 0 01 0 1 11 X X
E.S. X=0 A A A A X=1 B C D D
E.S. X=0 00 00 00 00 X=1 01 10 11 11
K X X 1 0 10 X X
Q1Q0 X 0 1
J 1 = Q0 X
Q1Q0 X 0 1
00 X X
01 X X
11 1 0
10 1 0
K1 = X
69

Q1Q0 X 0 1
00 0 1
01 X X
11 X X
10 0 1
J0 = X
Q1Q0 X 0 1
00 X X
01 1 1
11 1 0
10 X X
K 0 = Q1 + X = X Q 1
Q1 Q0 0 1
0 0 0
1 0 1 Z = Q1Q0
70

Circuitos MOORE e MEALY Se: sada = Funo apenas de estado Circuito Moore Se: sada = Funo do estado e das entradas Circuito Mealy Exemplo de circuito Mealy: detector de seqncia Z=1 se X=1 por trs vezes consecutivas (na 3 vez, Z passa para 1). A= O ltimo X foi zero. B= Os dois ltimos X foram 0 e 1 respectivamente. C= Os dois ltimos X foram 1 e 1.
Diagrama de estado 0/0 A 1/0 (X/Z) 0/0 B 0/0 1/0 C 2 FFs 1/1 Tabela de Estado E.P. E.S. /Sada X=0 X=1 A A/0 B/0 B A/0 C/0 C A/0 C/1 Atribuio: Q1 Q0 A= 0 0 B= 0 1 C= 1 0
Tabela de Transio E.P. E.S. / Z Q1 Q0 X=0 X=1 0 0 00/0 01/0 0 1 00/0 10/0 1 0 00/0 10/1
71

Q1Q0 X 0 1
00 0 0
01 0 1
11 X X
10 X X
J 1 = Q0 X
Q1Q0 X 0 1
00 X X
01 X X
11 1 0
10 1 0
K1 = X
Q1Q0 X 0 1
00 0 1
01 X X
11 X X
10 0 0
J 0 = Q1 X
Q1Q0 X 0 1
00 X X
01 1 1
11 X X
10 X X
K 0 = 1 ou Q0
Q1Q0 X 0 1
00 0 0
01 0 0
11 X X
10 0 1
Z = Q1 X
72

Eliminao de estados redundantes Determinar os estados de lembrana requeridos; Se esquecermos algum estado projeto no funciona (deve-se comear tudo de novo) Se considerarmos o mesmo estado por mais de uma vez (estados redundantes) Projeto funciona, mas antieconmico Devemos eliminar os estados redundantes. Exemplo: E.P. A B C D E E.P. A B C E E.S. /Sada X=0 X=1 B/0 C/1 C/0 A/1 D/0 B/0 C/0 A/1 D/0 C/1 E.S. /Sada X=0 X=1 B/0 C/1 C/0 A/1 B/1 B/0 B/0 C/1
redundantes
73

E.P. A B C
E.S. /Sada X=0 X=1 B/0 C/1 C/0 A/1 B/1 B/0
Eliminao de estados redundantes por partio Dois estados podem ser redundantes mesmo que no satisfaam condio Estado seguinte/ sada idnticos. Exemplo: E.P. A B C D E F G H E.S. /Sada X=0 X=1 B/0 C/0 D/0 E/0 G/0 E/0 H/0 F/0 G/0 A/0 G/1 A/0 D/0 C/0 H/0 A/0 No h duas linhas em que E.S./sada sejam idnticas.
Podemos garantir apenas que F no redundante (sada diferente de todas as demais). Separamos o estado F dos demais ( que at agora,podem ser todos equivalentes).
E.P. A1 B1 C1 D1 E1 F2 G1 H1
E.S. /Sada X=0 X=1 B1 C1 D1 E1 G1 E1 H1 F2 G1 A1 G1 A1 D1 C1 H1 A1
ndice 1 partio 1 ndice 2 partio 2 O estado D no redundante,pois, se X=1, o prximo estado de outra partio
74

E.P. A1 B1 C1 D3 E1 F2 G1 H1
E.S. /Sada X=0 X=1 B1 C1 D3 E1 G1 E1 H1 F2 G1 A1 G1 A1 D3 C1 H1 A1
E.P. A1 B4 C1 D3 E1 F2 G4 H1
E0 S0 /Sada X=0 X=1 B4 C1 D3 E1 G4 E1 H1 F2 G4 A1 G4 A1 D3 C1 H1 A1
E.P. A5 B4 C5 D3 E5 F2 G4 H1 Nova Tabela: E.P. a b c d e
E0 S0 /Sada X=0 X=1 B4 C1 D3 E5 G4 E5 H1 F2 G4 A5 G4 A5 D3 C5 H1 A5
Partio 1 : H _______ a Partio 2 : F _______b Partio 3 : D _______ c Partio 4 : B e G _______d Partio 5 : A,C e E______e
E.S. /Sada X=0 X=1 a/0 e/0 d/1 e/0 a/0 b/0 c/0 e/0 d/0 e/0 Converso A/D e D/A RAB R B R Posio
Variao analgica
contnua
75

Variao digital
discreta
5
RAB A
4 3 2 1
Posio B
Outro exemplo: a) Leitura de um instrumento analgico:
O ponteiro pode estar em infinitas posies. b) Leitura de um instrumento digital:
O dgito menos significativo define a mnima variao de sada. Conversores D/A
a) Conversor D/A bsico

R A 2R B 4R C D R Vs
Entrada digital BCD8421
8R
(Sendo A o bit mais significativo)
R<<R
Suponhamos que, se A ou B ou C ou D seja 1 se sua tenso for +Vcc e 0 se for nula. ABCD=0000 Vs = 0
76

ABCD=0001 ABCD=0010 ABCD=0011
R' R ' Vcc Vcc = 8R R 8 R' R ' Vcc Vs = Vcc = 4R R 4 R' R' Vs = Vcc = Vcc = 8 R // 4 R 1 1 1 + 4 R 8R Vs =
1 R ' Vcc Vcc 1 = R ' + + Vcc = R 4 8 4 R 8 R Vs = R ' 3Vcc R 8 Vs = R' R ' Vcc Vcc = 2R R 2
ABCD=0100 ABCD=0101
R' R' Vcc = Vcc = 2 R // 8 R 1 1 1 + 2 R 8R 1 R ' Vcc Vcc 1 = R ' + + Vcc = R 2 8 2 R 8 R R ' 5Vcc Vs = R 8 Vs = R' R' Vcc = Vcc = R // 2 R // 4 R // 8 R 1 1 1 1 1 + + + R 2 R 4 R 8R R' Vcc Vcc Vcc = Vcc + + + Vcc R 2 4 8 R ' 15Vcc Vs = R 8 Vs =
ABCD=1111
Se R=5k , R=8 e Vcc=5V:
77

A 0 0 0 0 0 1
B 0 0 0 0 1 1
C 0 0 1 1 0 1
D 0 1 0 1 0 1
Vs 0 1mV 2mV 3mV 4mV 15mV
b) Conversor D/A bsico com AOP

Ro A B C D R 2R 4R 8R Vs
V V V Ro V A + B + C + D ou R 2 4 8 Ro B C D Vs = A + + + Vcc R 2 4 8 Vs = Onde A,B,C e D so 0s ou 1s correspondentes a seus valores lgicos. Se Ro=8 ,R=5k e Vcc=5V, a mesma tabela do item a seria obtida.
c) conversor com rede R-2R Ro R 2R 2R D 2R C R 2R B R 2R A 2R Vs
78

VD
VD/2
VD/2
VC
VB
VA
VD/2
VC
VC/2 + VD/4
VC/2 + VD/4
VB
VA
VC/2 + VD/4
VB
VB/2 + VC/4 + VD/8
VB/2 + VC/4 + VD/8
VA
Vs =
Ro V A V B VC V D + + + 3R 2 4 8 16
Ro B C D A + + + Vcc 6R 2 4 8
Vs =
79

Nmero com mais de um algarismo
N decimal mais significativo
N decimal menos significativo
Vs =
Ro B C D VccA + + + R 2 4 8 Ro Vcc B' C ' D' = A'+ + + R 10 2 4 8 Ro Vcc B' ' C ' ' D' ' = + + A' '+ R 100 2 4 8
Conversores A/D
80

Supondo que inicialmente A=B=C=D=0 e Ve>0: Vsada do comparador = +Vcc
81

Exerccios Propostos
1. Esquematize um circuito OU-EXCLUSIVO utilizando apenas quatro portas NAND. 2. Um circuito lgico tem cinco entradas e uma sada. As quatro entradas A, B, C e D representam um dgito decimal em BCD8421. A quinta entrada um dgito de controle. Quando a entrada de controle estiver em 0 lgico, a sada deve ser 0 lgico se o nmero decimal for par e 1 lgico se o nmero decimal for mpar. Quando a entrada de controle for 1 lgico, a sada deve ser 0, exceto se o nmero decimal for mltiplo de 3. Projete o circuito mnimo. 3. Seja um detector de magnitude relativa, que recebe dois nmeros binrios de 2 bits, x1x0 e y1y0 e determina se eles so iguais e, se no forem, indica qual deles o maior. Existem trs sadas para esse circuito, definidas conforme segue: M = 1 somente se os nmeros so iguais N = 1 somente se x1x0 o maior dos dois P = 1 somente se y1y0 o maior dos dois Projete o circuito lgico mnimo para o comparador. 4. As informaes de sada de um circuito lgico esto codificadas em BCD 8421. Um circuito detector de erros deve ser conectado a tal sada para verificar se o sinal est realmente em BCD 8421, ou seja, se a sada menor do que 1010. Projete o circuito detector mnimo de forma que a sada seja 1 quando houver erro. 5. Projete o circuito lgico mnimo que recebe dois nmeros binrios de dois bits, x1x0 e y1y0 e produz uma sada de quatro bits, z3z2z1z0, igual ao produto dos dois nmeros de entrada. 6. Um circuito lgico tem cinco entradas (ABCD e K) e uma sada (S). Quando a entrada de controle K estiver em 0 lgico, as quatro entradas A, B, C e D representam um nmero decimal codificado em BCD8421. Quando a entrada K estiver em 1 lgico, as quatro entradas A, B, C e D representam um nmero decimal em cdigo gray. A sada S deve ser 1 sempre que o nmero de entrada for superior a 9. Projete o circuito mnimo. 7. Projete um decodificador que receba na entrada um dgito decimal codificado em Johnson e o apresente na sada em cdigo 2 entre 5. 8. Projete um decodificador de cdigo 2 entre 5 para BCD 8421. 9. Um decodificador tem oito linhas de entrada e uma (I0, I1, I2, I3, I4, I5, I6 e I7) e gera uma palavra de sada de trs bits. A palavra de sada a representao em cdigo gray do nmero decimal correspondente entrada ativada. Projete o decodificador.
82

10. Projete um multiplexador de 16 canais de entrada utilizando apenas multiplexadores de 2 entradas. 11. Mostre como um multiplexador de 16 canais de entrada pode ser obtido utilizando somente multiplexadores de 8 canais de entrada. 12. Mostre como um multiplexador de 8 entradas pode ser usado para gerar a funo: Z = A B C D + B C D + A B D + A B C D 13. Projete um circuito que efetue a subtrao de dois nmeros binrios de 4 bits. 14. Projete um decodificador para que a sada da questo 13 possa ser visualizada em um display de 7 segmentos. 15. Esquematize um sistema somador/subtrator completo para dois nmeros binrios de trs algarismos cada. O sistema dever ter uma sada adicional para indicar erro sempre que se tentar realizar uma subtrao cujo resultado seja negativo. 16. Esquematize os circuitos lgicos internos de um meio-somador/meio-subtrator e de um somador/subtrator completo (dependendo de uma entrada de controle M: M=0 somador e M=1 subtrator). Em seguida, mostre como esses circuitos podem ser conectados para realizar a soma ou subtrao de dois nmeros binrios de cinco bits. 17. Projete um contador assncrono, com sada em BCD8421, crescente/decrescente, que execute a contagem de 0 a 9 (quando a entrada U/D estiver em nvel lgico 0) ou a contagem de 9 a 0 (quando a entrada U/D estiver em nvel lgico 1). Use flip-flops do tipo JK mestre-escravo gatilhados pela borda de descida do sinal de clock e com entradas preset (PR) e clear (CLR) que obedeam seguinte tabela da verdade:
18. Projete um contador assncrono que execute a contagem de 2 a 7. 19. Projete um contador assncrono que execute a contagem decrescente de 9 a 2. 20. Elabore um contador assncrono que execute a contagem de 1 a 11. 21. Repita as questes 19 e 20, porm, utilizando contadores sncronos. 22. Projete um circuito assncrono capaz de receber um sinal de clock de 120 kHz e apresentar na sada um sinal de simtrico de 20kHz.
83

23. Projete um circuito capaz de receber um sinal de clock simtrico de 10kHz e apresentar na sada um sinal de clock simtrico de 1kHz. 24. Projete um contador sncrono que execute a contagem decrescente de 12 a 1 com sada em cdigo gray. 25. Projete um contador sncrono que gere a seqncia 000, 010, 101 e 110 e repete. Os estados indesejveis (001, 011, 100 e 111) devem sempre ir para 010 quando da ocorrncia do prximo pulso de clock. 26. Projete um decodificador para que a sada do contador da questo 25 seja apresentada em um display de 7 segmentos, gerando a seqncia 0, 1, 2, 3 e indicando a letra E quando da ocorrncia de um estado indesejvel. 27. Elabore um contador sncrono que gere a seqncia 0, 2, 4, 6, 8, 10, 0, ... Caso a sada apresente um dos outros possveis estados, a contagem dever ser reiniciada no prximo pulso de clock. 28. Projete um circuito que gere a seqncia 0, 2, 4, 6, 0, 2, ...se uma entrada de controle tiver nvel lgico 0 e a seqncia 7, 5, 3, 1, 7, 5, ... se a entrada de controle tiver nvel lgico 1. Toda vez que houver mudana na entrada de controle, a seqncia correspondente deve ser reiniciada. 29. Dispondo de um sinal de clock de 1Hz, deseja-se projetar um relgio digital que indique horas, minutos e segundos. Projetar um circuito sncrono que disponibilize os sinais a serem levados a dois decodificadores BCD para display de 7 segmentos para indicar os segundos (no precisa projetar os decodificadores). 30. Para facilitar a verificao de erro de contagem, projete um circuito para verificar a paridade da palavra de sada do contador. A sada deve ter nvel lgico 1 se a contagem tiver paridade mpar.
84

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Departamento de Engenharia Eltrica e Sistema de Potencia - DEESP

UNIVERSIDADE FEDERAL DE PERNAMBUCO

Prof. Francisco Neves Prof. Marcelo Cabral Cavalcanti

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Sistemas de Numerao Sistema Binrio Algarismos: 0 e 1 Decimal 0 1 2 3 4 5 Binrio 0 1 10 11 100 101

25 x 2 + 1 = 51 eq. (I) 1 resto

12 x 2 + 1 = 25 eq. (II) 2 resto

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eq. (VI) 4 resto

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1 x 2-3 = 0,125 1 x 2-2 = 0,25 0 x 2-1 = 0 0,37510 = 0,0112

Ao somarmos 0,5 + 2 + 0 + 8 = 10,5

0,810 = 0,110011001100... Dzima peridica

Sistema Octal Algarismos : 0,1,2,3,4,5,6,7 Converso Octal Decimal

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2 000 001 010 011 100 101 110 111

3768 = 011111110 2 3 7 6 Converso Binrio Octal

Converso Decimal 100010 16 (8) 62 16 (14) 3

100010 = 3E816 pois 1410 = E16

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Operaes aritmticas com nmeros em binrio Adio 0+0=0 0+1=1 1+0=1 1 + 1 = 10 1 + 1 + 1 = 11

Diviso 110100 10 10__ 11010 010 0010 000

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- Funes de duas variveis: Funo E ou AND A 0 0 1 1 B 0 0 1 0 0 0 1 1 tabela da verdade

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Porta OU ou OR A B =A+B Funo NE ou NAND A 0 0 1 1 Porta NAND A B B 0 1 1 1 0 1 1 0 tabela da verdade

Funo NOU ou NOR A 0 0 1 1 B 0 1 1 0 0 0 1 0 tabela da verdade

Funo OU EXCLUSIVO ou EXCLUSIVE OR A 0 0 1 1 B 0 0 1 1 0 1 1 0 tabela da verdade

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=A+B Expresses Booleanas,Circuitos lgicos e tabelas da verdade

S = A . ( B + C ) . ( C + D ) . ( B + D) A B C B+C B+D C+D D

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- A partir de porta NOR A B S=A+B A 0 0 1 1 B 0 1 0 1 S 1 0 0 0

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Prova: A 0 0 1 1 B 0 1 0 1 A 1 1 0 0 B 1 0 1 0 A.B 1 0 0 0 A+B 0 1 1 1 A+B 1 0 0 0

Porta OR A S B S=A+B Prova: A 0 0 1 1 Porta NAND A A B 0 1 0 1

S=A+B=A.B B Prova: A 0 0 1 1 Porta AND A B Prova: A 0 0 1 1 S=A+B=A.B B 0 1 0 1 A+B 1 1 1 0 A+B 0 0 0 1 A.B 0 0 0 1

B B 0 1 0 1 A+B 1 1 1 0 A.B 0 0 0 1 A.B 1 1 1 0

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Circuito COINCIDNCIA Smbolo A B S=AB

Exerccios: mostrar que e mostrar que Dica: Usar a tabela da verdade

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Semforo 1 Rua A (preferencial) Semforo 2

V1 deve acender nas situaes 2 ou 3 V1 = A . B + A . B A Sit. 2 Sit. 3 B

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Simplificando: V1 = A . ( B + B ) = A . 1 V1 = A A V1 = Vm2 V2 = Vm1

Exemplo 2 CD DVD Rdio

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SA = (A + B + C ).(A + B + C ).(A + B + C ).(A + B + C )

As expresses podem, em geral, ser simplificadas, levando economia de portas lgicas.

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S ( 5 AND de 3 ent. + 1 OR de 5 ent.)

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A interseo de duas das regies acima corresponde a um mintermo: Exemplo: Regio A . B

Seja a funo S = A . B + A . B + A . B Mapa K correspondente:

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Posicionamento dos mintermos :

Exemplos de regies que correspondem a funes que independem de 1 das variveis:

Independe de B ser 0 ou 1 =A.C

Independe de A ser 0 ou 1 =B.C

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