UNIVERSIDADE DO ALGARVE - INSTITUTO SUPERIOR DE ENGENHARIA ENGENHARIA ELCTRICA E ELECTRNICA ELETRNICA DIGITAL

Relatrio Eletrnica Digital

3 Trabalho Avaliao
Dynamic Voltage and Frequency Scaling

Trabalho Realizado por: Joo Tiago Cardoso n. 32333 Lus Carlos Sousa n. 36561 Ricardo Martins Alves n. 39741

Quarta-Feira, 8 de Fevereiro de 2012

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ndice
1. 2. 3. 4. 5. Tcnica de Low Power Dynamic Voltage and Frequency Scaling.......................................... 3 Especificao da clula .......................................................................................................... 3 Definio da topologia .......................................................................................................... 5 Desenho layout ..................................................................................................................... 6 Simulao ps-layout ............................................................................................................ 9 5.1. 5.2. 5.3. 5.4. 6. 7. Grficos da frequncia e potncia dissipada ................................................................ 9 Contador e frequncia com VDD=2V .......................................................................... 10 Contador e frequncia com VDD=1.6V ....................................................................... 11 Contador e frequncia com VDD=1.2V ....................................................................... 12

Apresentao de resultados ............................................................................................... 13 Referncias .......................................................................................................................... 14

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1. Tcnica de Low Power Dynamic Voltage and Frequency Scaling

O DVFS uma tcnica usada em circuitos integrados com o objectivo de reduzir o consumo de potncia, recorrendo para isso reduo da tenso de alimentao e por consequncia diminuio da frequncia do sinal de relgio. Uma vez que a potencia mdia dissipada na tecnologia CMOS dada pela expresso P=C*Vdd2*Fclk sendo Fclk a frequencia do relogio, C a capacidade associada comutao e Vdd tenso de alimentao da clula. A potncia dissipada diminui quadraticamente com a tenso de alimentao e linearmente com a frequncia. Deste modo a DVFS amplamente usada para controlar o consumo de energia dos dispositivos. Tenses baixas juntamente com frequncias reduzidas so utilizadas quando no necessario uma grande carga de processamento, operando em frequncias e tenses normais quando necessrio um maior desempenho por parte da clula. Neste trabalho esta tcnica vai ser exemplificada atravs do uso de um ring oscilator que responsvel por gerar um sinal de clock(Fclk). Uma vez que o oscilador est alimentado com a mesma tenso de alimentao do restante circuito, ao reduzir esta tenso, o oscilador por consequncia reduz a sua frequncia proporcionalmente a Vdd, reduzindo assim a frequncia global de funcionamento do circuito.

2. Especificao da clula
A clula ser composta por outras clulas previamente construdas, posteriormente ligadas em metal 2 e metal 3. A principal ideia passa por construir um oscilador em anel (DVFS) que consoante a tenso de alimentao aplicada, regule a sua frequncia. Ser preciso ento um circuito teste que verifique que tudo est a funcionar correctamente e que garanta que no h erros de performance. O circuito de teste ser um contador de 3 bits (figura 2), que nos indicar que h erros de performance se passar por todos os estados (de 0 a 7 em binrio). - Oscilador em Anel de 15 Inversores

Figura 1 - Oscilador em Anel

Um oscilador em anel permite facilmente a reduo da frequncia de oscilao quando alterado a tenso de alimentao. Os buffers de tamanho crescente permitem fornecer corrente suficiente para alimentar as clulas seguintes sendo que a escolha dos 15 inversores garantem que a frequncia de oscilao no seja demasiado elevada para os circuitos seguintes.

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- Contador de 3 bits

Figura 2 - Contador de 3 bits

O contador de 3 bits ser responsvel por contar os pulsos do relgio gerado pelo oscilador em anel. composto por 3 Flip-Flops tipo D (figura 3), uma porta XOR (desenvolvida a partir da porta XNOR do trabalho 1), 2 portas NAND de duas entradas e 2 de trs entradas, ambas desenvolvidas no mbito deste trabalho. Optou-se por no realizar Flip-Flops com Clear para diminuir o tamanho da clula, at porque s necessrio termos a certeza que o contador de 3 bits passa por todos os estados.

Figura 3 Flip-Flop D

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3. Definio da topologia
- Oscilador em Anel de 15 Inversores Antes de implementarmos o oscilador em anel com esta quantidade de inversores, fizemos anlises preliminares para determinar exatamente o nmero de inversores mnimo necessrios. Essa anlise abrangeu especificaes necessrias para o bom funcionamento do circuito como o tempo de transio do oscilador e a frequncia. De realar que comprometemo-nos em desenvolver o oscilador com tamanhos mnimos dos transstores. Apenas os buffers colocados sua frente, que tm a funo driver corrente, tm tamanhos dos seus transstores com tamanho crescente. O primeiro circuito que desenvolvemos, com 5 inversores, no atingiam os parmetros mnimos que pretendamos encontrar, verificamos que neste caso, a frequncia do oscilador era demasiado elevada, em consequncia disso, os tempos de subida e descida era muito grandes comparados com o perodo do circuito. Com a primeira anlise apresentada, desenvolvemos de seguida o oscilador com 15 inversores. Neste caso, a frequncia do oscilador cerca de 2.9GHz, e os tempos de subida e descida do sinal no eram comprometedores, comparados com o perodo, para o circuito no qual o oscilador deve atuar. Em relao aos buffers, no segundo, aumentamos bastante a rea do transstor tipo N uma vez que o oscilador no estava equilibrado, com tempos em VDD maior que VSS. Pode-se verificar na figura 5 o layout do oscilador.

- Flip-Flop D O circuito da figura 3, foi retirado do livro em [1]. Desenvolvemos o flip-flop sem clear nem set uma vez que o propsito deste trabalho de investigao no precisava da contagem do contador ser reposto a 0. Pretendia-se acima de tudo, analisar o funcionamento do circuito com diferentes tenses de alimentao.

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4. Desenho layout

Flip-Flop tipo D sem Clear, composto por 9 transstores do tipo P e 9 transstores do tipo N.

Figura 4 - Flip-Flop D

Oscilador em Anel composto por 17 transstores do tipo P e 13 transstores do tipo N.

Figura 5 Oscilador em Anel de 15 inversores com 2 buffers

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XNOR composto por 5 transstores do tipo P e 5 transstores do tipo N.

Figura 6 - Xnor: Portas Xor e Not ligadas em Metal 2

Nand2 composto por 2 transstores do tipo P e 2 transstores do tipo N.

Figura 7 - Nand de 2 Entradas

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Nand3 composto por 3 transstores do tipo P e 3 transstores do tipo N.

Figura 8 - Nand de 3 Entradas

Circuito Final composto por 59 transstores do tipo P e 59 transstores do tipo N, ocupando uma rea total de 736 m2.

Figura 9 - Circuito Final

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5. Simulao ps-layout
5.1. Grficos da frequncia e potncia dissipada

Frequncia (GHz)
3,1 2,9 2,7 2,5 2,3 2,1 1,9 1,7 Frequncia (GHz) 1,5 1,2 1,25 1,3 1,35 1,4 1,45 1,5 1,55 1,6 1,65 1,7 1,75 1,8 1,85 1,9 1,95 2 VDD (V)
Grfico 1 - Frequncia vs Vdd

)V)(V)

Potncia Dissipada (mW)

1,8 1,6 1,4 1,2 1 0,8 0,6 Potncia Dissipada (mW) 0,4 1,2 1,25 1,3 1,35 1,4 1,45 1,5 1,55 1,6 1,65 1,7 1,75 1,8 1,85 1,9 1,95 2
Grfico 2 - Potncia Dissipada vs Vdd

VDD (V)

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5.2. Contador e frequncia com VDD=2V

Figura 10 - Contador com VDD=2V

Figura 11 - Frequncia com VDD=2v

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5.3.Contador e frequncia com VDD=1.6V

Figura 12 - Contador com VDD=1.6V

Figura 13 - Frequncia com VDD=1.6V

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5.4.Contador e frequncia com VDD=1.2V

Figura 14 - Contador com VDD=1.2V

Figura 15 - Frequncia com VDD=1.2V

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6. Apresentao de resultados
Como esperado, ao variarmos a tenso de alimentao, possvel observar que a frequncia de oscilao tambm ir sofrer alteraes. Comeou-se por alimentar a clula com 2 volts, observvel no grfico 1, verificando que o oscilador em anel gerava uma onda com uma frequncia de 2,91 GHz. Com a reduo da alimentao, observamos que a frequncia do sinal gerado pelo oscilador diminua, cumprindo assim o seu objetivo de diminuir a dissipao de potncia, como observvel no grfico 2. A reduo da tenso de alimentao apenas feita at 60% do seu valor inicial (de 2 Volts para 1.2 Volts), valores esses que teriam de verificar a no ocorrncia de erros que eventualmente seriam detetados pelo contador de 3 bits. No caso de ocorrerem erros de performance, o contador de 3 bits no iria apresentar dados coerentes (iria saltar pelo menos um estado). Verificamos que entre esses valores no ocorreram erros, diminuindo a potncia dissipada em cerca de 72% (queda de 1,783 para 0,501mW) da sua dissipao inicial. Quanto frequncia, foi diminuda cerca de 44% (de 2,911 para 1,634 GHz). Estes so os valores extremos para o bom funcionamento do circuito, no entanto, recomendvel uma no diminuio para menos de 1.5V da alimentao quando existe cargas na sada do contador. Colocamos uma carga de 10fF em todas as sadas dos bits do contador, e mesmo neste caso, verificou-se valores confiveis tanto com tenso de alimentao a 2V como a 1.2V.

Na tabela abaixo est um resumo da frequncia e valor dissipao circuito dependendo do valor de tenso alimentao. Valores Alimentao V Frequncia Circuito GHz Valor dissipao mW 2 2.911 1.783 1.6 2.470 1.047 1.2 1.634
Tabela 1

0.501

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7. Referncias
[1] Baker, R. Jacob, Harry W. Li, and David E. Boyce. CMOS Circuit Design, Layout, and Simulation. New York: IEEE, 1998. [2] http://en.wikipedia.org/wiki/Dynamic_frequency_scaling 05/02/2012 [3] http://en.wikipedia.org/wiki/Dynamic_voltage_scaling 05/02/2012 [4] Choi Kihwan and Pedram Massoud. Dynamic Voltage and Frequency Scaling for EnergyEfficient System Design. University of Southern California Fept. Of EE. April 27, 2005 NCTU, Taiwan Link: http://atrak.usc.edu/~massoud/Talks/Pedram-dvfs-Taiwan05.pdf 06/02/2012

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