Philips 42PF7320 - Chassis LC4.9E - PDP - Manual de Servicio

Impresso no Brasil Sujeito a Alteraes Todos os Direitos Reservados 4806 727 17323
Mdulo n o i s i v e l e T r u o l o C
Manual SDI PDP
S37SD-YD02 (37-pol. SD v4)
S42SD-YD05, YD06, YD07 (42-pol. SD v2, v3, v4)
S42AX-XD02, YD01 (42-pol. HD v3, v4)
S50HW-XD03, XD04 (50-pol. HD v3, v4)
Nov/2006
Contedo Pgina
1. Especi caes Tcnicas, Conexes, e
Viso Geral do Chassis 2
2. Instrues de Segurana, Manuteno,
Avisos e Notas 15
3. Instrues de Uso 17
4. Instrues Mecnicas 18
5. Modos de Servio, Cdigos de Erro e Falhas 26
6. Diagrama em Blocos, Ponto de Teste e
Formas de Onda 40
7. Esquemas Eltricos e Layouts 51
8. Ajustes 52
9. Descrio de Circuitos e Lista Abreviaes 70
2 SDI_PDP
1. Especificaes Tcnicas, Conexes e Vista do Chassis
ndice deste captulo:
1.1 Vista PDP
1.2 Nmeros Serial
1.3 Vista do Chassis
Notas:
As figuras podem variar devido as diferenas de modelos
As especificaes so indicativas (sujeito a alteraes).
1.1 Vista PDP
Tabela 1-1 Vista PDP
Tabela 1-2 PDP x Vista do Chassis
Na tabela acima o link dado entre o Painel SDI Plasma Display
e o chassis do TV Philips (incl. o n do manual do chassis).
1.1.1 37 SD v4
Figura 1-1 Vista externa (37 SD v4)
Figura 1-2 Pontos do parafuso (37 SD v4)
PDP Tipo/Verso Nome do Modelo H x V Pixel
1 37 SD v4 S37SD-YD02 852 x 480
2 42 SD v2 S42SD-YD06 852 x 480
3 42 SD v3 S42SD-YD05 852 x 480
4 42 SD v4 S42SD-YD07 852 x 480
5 42 HD v3 S42AX-XD02 1024 x 768
6 42 HD v4 S42AX-YD01 1024 x 768
7 50 HD v3 S50HW-XD03 1366 x 768
8 50 HD v4 S50HW-XD04 1366 x 768
Display tipo Modelo Chassis Chassis Manual #
37" SD v4 37PF9936/37 LC4.7U 3122 785 14742
37" SD v4 37PF9946/12 LC4.7E 3122 785 14722
37" SD v4 37PF9946/69 LC4.7A 3122 785 14761
42" SD v2 420P20/00 FM242 3122 785 14130
42" SD v2 42FD9925/01 FM242 3122 785 14130
42" SD v2 42FD9935/17 FM242 3122 785 14130
42" SD v2 42FD9935/93S FM242 3122 785 14130
42" SD v2 42FD9945/01 FM242 3122 785 14130
42" SD v2 42FD9953/17, /69, /93 FM242 3122 785 14130
42" SD v2 42HF9953/12Z FM24_AB 3122 785 13890
42" SD v2 42PF9936/37 FTP1.1U 3122 785 14381
42" SD v2 42PF9945/12 FTP1.1E 3122 785 14370
42" SD v2 42PF9945/69, /79, /98 FTP1.1U 3122 785 14381
42" SD v2 42PF9955/12 F21RE 3122 785 13890
42" SD v3 42PF9936D/37 LC4.7U 3122 785 14742
42" SD v3 42PF9946/12 LC4.7E 3122 785 14722
42" SD v3 42PF9946/79, /93, /98 LC4.7A 3122 785 14761
42" SD v3 42PF9956/12 FTP2.2E 3122 785 14651
42" SD v3 42PF9956/93 FTP2.2A 3122 785 14680
42" SD v4 42PF7320/10 LC4.9E 3122 785 15431
42" SD v4 42PF7320/79, /98 LC4.9A 3122 785 15450
42" HD v3 42PF9966/37 FTP2.2U 3122 785 14662
42" HD v3 42PF9966/79, /93, /98 FTP2.2A 3122 785 14680
42" HD v3 42PF9976/37 FTP2.2U 3122 785 14662
42" HD v4 42HF7543/37 BP2.3HU 3122 785 15900
42" HD v4 42PF7320A/37 BP2.3U 3122 785 15541
42" HD v4 42PF7520D/10 LC4.9E_AB 3122 785 15670
42" HD v4 42PF9630/78 FTP2.4L 3122 785 15470
42" HD v4 42PF9630A/37 BP2.2U 3122 785 15541
42" HD v4 42PF9630A/96 BP2.2U 3122 785 15541
42" HD v4 42PF9966/79, /98 FTP2.4A 3122 785 15470
50" HD v3 50PF9956/37 FTP2.2U 3122 785 14662
50" HD v3 50PF9966/12 FTP2.2E 3122 785 14651
50" HD v3 50PF9966/37 FTP2.2U 3122 785 14662
50" HD v3 50PF9966/69, /93 FTP2.2A 3122 785 14680
50" HD v4 50HF7543/37 BP2.3HU 3122 785 15900
50" HD v4 50PF7320/10 LC4.9E 3122 785 15431
50" HD v4 50PF7320/79, /93, /98 LC4.9A 3122 785 15450
50" HD v4 50PF9630/78 LC4.9L 3122 785 15450
50" HD v4 50PF9630A/96 BP2.2U 3122 785 15541
50" HD v4 50PF9830A/37 BP2.1U 3122 785 15541
50" HD v4 50PF9966/79 FTP2.4A 3122 785 15470
50" HD v4 50PF9967D/10 FTP2.4E_AB 3122 785 15740
No Item Especificao 37 SD v4
1 Pixel 852 (H) x 480 (V) pixels
(1 pixel = 1 R,G,B clula)
2 Nmero da clula 2556 (H) x 480 (V)
3 Intensidade do Pixel 0.960 mm (H) x 0.960 mm (V)
4 Intensidade da clula R 0.320 (H) mm
0.960 (V) mm
G 0.320 (H) mm
0.960 (V) mm
B 0.320 (H) mm
0.960 (V) mm
5 Tamanho display 817.92 (H) x 460.80 mm (V)
6 Tamanho da tela Diagonal 37" Plasma Colorido
Mdulo Display
7 Aspecto da tela 16:9
8 Cor do Display 16.77 milho de cores
9 ngulo de viso Acima de 160 deg (ngulo c/50%
e maior brilho perpendicular
ao mdulo PDP )
10 Dimneses 982 (L) x 582 (A) x 52.9 (P) mm
11 Peso Mdulo 1 Cerca de 15.5 kg
12 Recepo de transm.
Frequncia vertical
Video/Logic Interface
60/50 Hz, LVDS
F_14991_049.eps
251005
Etiqueta com nmero de srie
Etiqueta de tenso Etiqueta mdulo do painel
3 SDI_PDP
1.1.2 42" SD v2
Figura 1-4 Pontos do parafusos (42 SD v2)
1.1.3 42" SD v3
Figura 1-6 Pontos do parafusos (42 SD v3)
(1 pixel = 1 R,G,B clulas)
2 Nmero das clulas 2556 (H) x 480 (V)
4 Intensidade da Clula R 0.324 (H) mm
1.110 (V) mm
G 0.365 (H) mm
1.110 (V) mm
B 0.406 (H) mm
1.110 (V) mm
5 Tamanho do Display 932.940 (H) x 532.800(V) mm
6 Tamanho da Tela Diagonal 42" Plasma colorida
Mdulo Display
9 ngulo de viso Acima de 160 deg (ngulo c/ 50%
no mdulo PDP)
10 Dimenses 982 (L) x 582 (A) x 52.9 (P) mm
11 Peso Mdulo 1 Cerca de16.6 kg
Frequncia vertical
60/50 Hz, LVDS
l e b a l e g a t l o V l e b a l l e d o M r e b m u n l a i r e S
F_14991_035.eps
061005
E
s
t
a

f
i
g
u
r
a

a
i
n
d
a

n
o

e
s
t
a

d
i
s
p
o
n
v
e
l
(1 pixel = 1 R,G,B clulas)
2 Nmero das clulas 2556 (H) x 480 (V)
4 Intensidade da Clula R 0.365 (H) mm
1.110 (V) mm
G 0.365 (H) mm
1.110 (V) mm
B 0.365 (H) mm
1.110 (V) mm
5 Tamanho do Display 932.940 (H) x 532.800(V) mm
6 Tamanho da Tela Diagonal 42" Plasma colorida
Mdulo Display
9 ngulo de viso Acima de 160 deg (ngulo c/ 50%
no mdulo PDP)
11 Peso Mdulo 1 Cerca de16.6 kg
Frequncia vertical
60/50 Hz, LVDS
l e b a l e g a t l o V l e b a l l e d o M l e b a l r e b m u n l a i r e S
4 SDI_PDP
N Item Especicao 42 SD v4
1 Pixel 852(H) x 480 (V) pixels
(1 pixel = R,G,B celulas)
2 Nmero de Celulas 2556 (H) x 480 (V)
3 Intensidade de Pixel 1.095 (H) mm x 1.110 (V) mm
4 Intensidade de Celula R 0.365 (H) mm x
1.110 (V) mm
G 0.365 (H) mm x
1.110 (V) mm
B 0.365 (H) mm x
1.110 (V) mm
5 Tamanho do Display 932.940 (H) x 532.800 (V) mm
6 Tamanho da Tela Diagonal 42 Plasma Colorido
Mdulo Display
7 Aspecto da Tela 16:9
maior brilho perpendicular
ao mdulo PDP)
10 Dimenses 982(L) x 582(A) x 54 (P) mm
12 Recepo transm.
Frequncia vertical
Vdeo/Logic Interface
60 Hz/ 50Hz, LVDS
1.1.4 42" SD v4
Figura 1-8 Pontos de parafusos (42 SD v4)
1.1.5 42" HD v3
Figura 1-9 Vista Externa (42 HD v3)
Figura 1-10 Pontos de parafusos (42 HD v3)
F_14991_003.eps
180705
Etiqueta mod. painel
Etiquetatenso Serial no.
F_14991_005.eps
180705
Etiqueta mdulo do Painel Etiqueta nmero de srie Etiqueta Tenso
N Item Especicao 42 HD v3
0.693 (V) mm
G 0.304 (H) mm x
0.693 (V) mm
B 0.304 (H) mm x
0.693 (V) mm
Mdulo Display
ao mdulo PDP)
10 Dimenses 982(L) x 582(A) x 52.9 (P) mm
11 Peso Mdulo 1 Cerca de 18.0kg
12 Recepo transm.
Frequncia vertical
60 Hz/ 50Hz, LVDS
5 SDI_PDP
0.693 (V) mm
G 0.304 (H) mm x
0.693 (V) mm
B 0.304 (H) mm x
0.693 (V) mm
Mdulo Display
ao mdulo PDP)
10 Dimenses 1000(L) x 598(A) x 64.4 (P) mm
12 Recepo transm.
Frequncia vertical
60 Hz/ 50Hz, LVDS
1.1.6 42" HD v4
Figura 1-12 pontos de parafusos (42 HD v4)
1.1.7 50" HD v3
F_14991_010.eps
030805
F_14991_011.eps
030805
Etiqueta Tenso Nmero Serial Etiqueta Painel Mdulo
2 Nmero de Celulas 4,098 (H) x 768 (V)
0.810 (V) mm
G 0.270 (H) mm x
0.810 (V) mm
B 0.270 (H) mm x
0.810 (V) mm
Mdulo Display
ao mdulo PDP)
12 Recepo transm.
Frequncia vertical
60 Hz/ 50Hz, LVDS
6 SDI_PDP
2 Nmero de Celulas 4,098 (H) x 768 (V)
0.810 (V) mm
G 0.270 (H) mm x
0.810 (V) mm
B 0.270 (H) mm x
0.810 (V) mm
Mdulo Display
ao mdulo PDP)
10 Dimenses 1175 (L) x 682(A) x 65.5 (P) mm
12 Recepo transm.
Frequncia vertical
60 Hz/ 50Hz, LVDS
1.1.8 50" HD v4
Figura 1-15 Vista externa (50 HD v4)
1.2 Nmeros Serial
Figura 1-17 Mdulo nmero serial
Figura 1-18 Painel nmero serial
F_14991_012.eps
030805
Vol tage l abel
Panel module label
Serial No.
F_14991_013.eps
030805
F_14991_004.eps
180705
Area
Module
Line
Year Month Date S/ N Model
Worker
Group
Serial No : 0001~9999
Data : 01~31
Ms : 01~12
Ano : 00(2000)
~99(2099)
Line No : 1 ~ 9
(0:Pilot Line)
Tipo : 02~48 (ex.50HDv3:26)
(Step of even)
2 6 1 4 0 8 07 0 8 6 5
7 SDI_PDP
1.3 Vista do Chassis
1.3.1 37 SD v4
Figura 1-19 Localizao do Painel (37 SD v4)
Tabela 1-3 Vista PWB (37 SD v4)
1
2
3
4
5
8 7 6
12, 13, 14 15, 16 10 11
20
17
21
19
18
9
e m a N n o i t a c o L . o N
1 Main PSU Assy PWB PSU
2 SUB-PSU Assy PWB SUB-PSU
3 LOGIC-MAIN Board Assy PWB LOGIC Main
4 X-MAIN Driving Board Assy PWB X Main
5 Y-MAIN Driving Board Assy PWBY Main
6 LOGIC E BUFFER Board Assy PWB Buffer
7 LOGIC F BUFFER Board Assy PWB Buffer
8 LOGIC G BUFFER Board Assy PWB Buffer
9 Y-BUFFER Board Assy PWB Buffer
10 LOGIC + Y-MAIN FFC Cable-flat
11 LOGIC + X-MAIN FFC Cable-flat
12 LOGIC + LOGIC BUF(E) FFC Cable-flat
13 LOGIC + LOGIC BUF(F) FFC Cable-flat
14 LOGIC + LOGIC BUF(G) FFC Cable-flat
15 LOGIC BUF(E) + LOG. BUF(F) Lead connector
16 LOGIC BUF(F) + LOG. BUF(G) Lead connector
17 PSU + SUB PSU Lead connector
18 PSU + LOGIC BUF(E) Lead connector
19 PSU + LOGIC MAIN Lead connector
20 PSU + Y-MAIN Lead connector
8 SDI_PDP
1.3.2 42 SD v2
Tabela 1-4 Vista do Painel (42 SD v2)
Logic Main
Y- MAIN
Y- Buffer
(upper)
Y- Buffer
(lower)
X- MAIN
COF x 7
Logic-
buffer (E)
Logic-
buffer (F)
Logic-
buffer (G)
No. Location Name
1 info not available
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
9 SDI_PDP
1.3.3 42 SD v3
No. Location Name
5 Y-MAIN Driving Board Assy PWBY Main
9 Y-BUFFER (UPPER) Board Assy PWB Buffer
10 Y-BUFFER (DOWN) Board Assy PWB Buffer
15 LOGIC + LOGIC BUF(G) FFC Cable-flat
16 LOGIC BUF(E) +LOG. BUF(F) Lead connector
17 LOGIC BUF(F) +LOG. BUF(G) Lead connector
22 PSU + X-MAIN Lead connector
10 SDI_PDP
1.3.4 42 SD v4
1
2
3
17 4
6 5
7
8
10 9 11 12 13 14
16
15
No. Location Name
S P M S S P M S 1
2 LOGIC-MAIN Board Assy PWB Logic Main
4 Y-MAIN Driving Board Assy PWB Y Main
5 LOGIC E BUFFER Board Assy PWB buffer
6 LOGIC F BUFFER Board Assy PWB buffer
7 Y-BUFFER (UPPER) Board Assy PWB buffer
8 Y-BUFFER (DOWN) Board Assy PWB buffer
9 LOGIC + Y-MAIN FFC cable-flat
10 LOGIC + X-MAIN FFC cable-flat
11 LOGIC + LOGIC BUF (E) FFC cable-flat
12 LOGIC + LOGIC BUF (F) FFC cable-flat
13 LOGIC BUF (E) + (F) Lead connector
14 SMPS + LOGIC BUF (E) Lead connector
15 SMPS + LOGIC MAIN Lead connector
16 SMPS + Y-MAIN Lead connector
17 SMPS + X-MAIN Lead connector
11 SDI_PDP
1.3.5 42 HD v3
Figura 1-23 Localizao do Painel (42 HD v3)
Tabela 1-7 Vista do Painel (42 HD v3)
22
5
6
8
9
17
18 21
19
14 15
1
2
4
20
3
20
13
11
7
10
12
16
5 Y-MAIN Driving Board Assy PWB Y Main
8 Y-BUFFER (UPPER) Board Assy PWB BuffeR
12 LOGIC + LOG. BUF(E) (Down) FFC Cable-flat
13 LOGIC + LOG. BUF(F) (Down) FFC Cable-flat
14 LOGIC + LOGIC BUF(E) (Up) FFC Cable-flat
15 LOGIC + LOGIC BUF(E) (Up) FFC Cable-flat
18 PSU + LOGIC BUF(E) (UP) Lead connector
19 PSU + LOGIC BUF(E) (Down) Lead connector
12 SDI_PDP
1.3.6 42 HD v4
Tabela 1-8 Vista do Painel (42 HD v4)
S P M S S P M S 1
2 LOGIC-MAIN Board Assy PWBLOGIC Main
3 X-MAIN Driving Board Assy PWBX Main
4 Y-MAIN Driving Board Assy PCBY Main
14 SMPS + LOGIC BUF(E) Lead connector
13 SDI_PDP
1.3.7 50 HD v3
Tabela 1-9 Vista do painel (50 HD v3)
20
26
35 27
28 32
10
9
11
12
33 34
2 1
5 1 4 1 5
4
30
3
13
8 7 6
24
21
22
19
16 18 17
29
31 23 25
U S P B W P y s s A S U P n i a M 1
U S P - B U S B W P y s s A U S P - B U S 2
9 LOGIC H BUFFER Board Assy PWB Buffer
10 LOGIC I BUFFER Board Assy PWB Buffer
11 LOGIC J BUFFER Board Assy PWB Buffer
r e f f u B B W P y s s A R - B U S 4 1
r e f f u B B W P y s s A L - B U S 5 1
18 SUB R + LOGIC FFC Cable-flat
19 SUB L + LOGIC FFC Cable-flat
20 LOG.BUF(I) + LOG.BUF(J) (Up) FFC Cable-flat
21 LOGIC + LOG. BUF(E) (Down) FFC Cable-flat
22 LOGIC + LOG. BUF(F) (Down) FFC Cable-flat
23 LOGIC + LOG. BUF(G) (Down) FFC Cable-flat
26 LOGIC BUF(H) + LOG. BUF(I) Lead connector
27 LOGIC BUF(I) + LOG. BUF(J) Lead connector
28 Y-MAIN + LOGIC BUF(H) Lead connector
29 Y-MAIN + LOGIC BUF(E) Lead connector
32 PSU + LOGIC BUF(H) Lead connector
14 SDI_PDP
1.3.8 50 HD v4
Tabela 1-10 Vista do painel (50 HD v4)
1
2
4
6
7
11 10 12 14
15 16
18
5
6
17
19
22
23
24
19 18
21
20
13
7
8
3
9
5
S P M S S P M S 1
8 Y-BUFFER (Upper) Board Assy PWB Buffer
9 Y-BUFFER (Down) Board Assy PWB Buffer
12 LOGIC + LOG. BUF(G: Down) FFC Cable-flat
13 LOGIC + LOG. BUF(F: Down) FFC Cable-flat
14 LOGIC + LOG. BUF(E: Down) FFC Cable-flat
15 LOGIC + LOG. BUF(E: Upper) FFC Cable-flat
16 LOGIC + LOG. BUF(F: Upper) FFC Cable-flat
17 LOGIC + LOG. BUF(G: Upper) FFC Cable-flat
20 SMPS + LOGIC BUF(G: Down) Lead connector
21 SMPS + LOGIC BUF(E: Upper) Lead connector
15 SDI_PDP
ndice deste capitulo:
2.1 Precaues para Manusear
2.2 Precaues de Segurana
2.3 Notas
Nota:
Autorize apenas pessoas credenciadas para efeturar os servi-
os neste mdulo.
Quando usando/manuseando esta unidade, tenha especial
ateno para o Mdulo PDP: cumpra todas as regras, avisos
e/ou cuidados.
Avisos indica um perigo que pode levar morte ou feri-
mento se o aviso for ignorado e o produto ser manuseado
incorretamente.
Cuidado indica um perigo que pode levar a ferimento ou
danos propriedade se o cuidado for ignorado e o produto
for manuseado incorretamente.
2.1 Precaues de Manuseando
O mdulo PDP usa alta tenso que danoso ao ser humano.
Antes da operao do PDP, limpe sempre o p para prevenir
curto circuito. Tenha cuidado ao tocar o dispositivo do circuito
quando for lig-lo.
O mdulo PDP sensvel a poeira e umidade. Portanto, a
montagem e desmontagem deve ser feito em um local sem
poeira.
O mdulo PDP tem muitos dispositivos eltricos. O coorde-
nador do servio deve usar equipamento (por exemplo, anel
terra) para prevenir choque eltrico e roupas apropriadas para
prevenir eletrosttica.
O mdulo PDP usa um conector de intensidade na que
funciona apenas pela conexo exata com o cabo no. O
operador deve prestar ateno para uma conexo completa
onde o conector re-conectado aps a manuteno.
A tenso do capacitor restante no painel circuito do mdulo
PDP permanece temporariamente aps deslig-lo. O operador
deve esperar para o descarregamento da tenso restante
durante o ltimo minuto.
2.2 Precauo de Segurana
2.2.1 Precauo de Segurana
Antes de trocar um painel, descarregue forosamente a eletri-
cidade restante do painel.
Aps conexo do FFC e TCPs no mdulo, re-veri que se
eles esto perfeitamente conectados.
Para prevenir o choque eltrico, tenha cuidado para no tocar
nas ligaes durante operao dos circuitos.
Para prevenir o circuito Lgico de danos devido ao mau
funcionamento, no conecte/desconecte os sinais de cabos
durante as operaes do circuto.
Faa os ajustes minuciosos da etiqueta de tenso e no isola-
mento da tenso.
Antes de re-instalar o chassis e o painel chassis, assegure-se
de usar todas os materiais de proteo includos os no-metal
e do tipo da cobertura da divisria.
Cuidado para a troca de padro: No faa instalao de
nenhum dispositivo adicional no mdulo e no troque o padro
do circuito eltrico.
Por exemplo: No insira um conector de udio ou vdeo subs-
tituto. Se for inserido causar danos a segurana. Se for
trocado o padro ou inserido a garantia da manuteno no
ser efetuada.
Se alguma parte do o estiver superaquecido por danos,
troque-o por um novo imediatamente e identi que a causa
do problema removendo os fatores de risco.
Examine cuidadosamente o estado do cabo se esta torcido,
dani cado ou deslocado. No troque o espao entre as partes
e o painel circuito. Veri que o cabo de fora.
Nota Segurana do Produto: Alguns materiais eltricos ou ins-
trumentos tem caracterscas especiais invisveis que foram
relatadas na segurana. Em caso das partes trocadas por
outras, mesmo que a Tenso e o Watt for maior que antes,
a funo de Segurana e Proteo ser perdida.
A energia sempre deve ser desligada, antes da prxima manu-
teno.
Veri que no painel as condies dos parafusos, partes e os
arranjados aps a manuteno. Veri que se o material ao
redor das partes esto dani cados.

2.2.2 Precaues ESD
Existem partes que so facilmente dani cadas pela eletrost-
tica (por exemplo Circuitos Integrados, FETs, etc). A taxa de
danos eletrostticos do produto ser reduzido pelas seguintes
tcnicas:
Antes de manusear as partes/paineis dos semicondutores,
deve-se remover a eletricidade positiva pela conexo terra
ou deve-se usar a pulseira anti-esttica e anel (deve-
se operar aps remover a poeira. Vem sob a precauo de
choque eltrico).
Aps remover o painel, coloque-o com as trilhas em uma
superfcie condutora para impedir carga.
No use material qumico contendo Freon. Isto gera eletrici-
dade positiva que pode dani car os dispositivos sensveis do
ESD.
Voc deve usar um dispositivo de soldagem para terra quando
da soldagem ou de-soldagem destes dispositivos.
Voc deve usar uma solda anti-esttica para remover o dispo-
sitivo. A maioria das remoes dos dispositivos no tem
anti-eststica que pode trocar uma eletricidade positiva
su ciente por danos a estes dispositivos.
Antes de remover o material de proteo da ligao do novo
dispositivo, faa a proteo no contato com o chassis
ou o painel.
Ao entregar um dispositivo desembalado para a recolocao,
no se mova muito. Movimento gera eletrosttica su ciente
para dani car o dispositivo (ps no carpete, por exemplo).
No retire um dispositivo novo da caixa protetora antes de
estar pronto para ser instalado. A maioria dos dispositivos tem
uma ligao que facilmente curto-circuitada por materiais
condutores (como a espuma e o alumnio condutores).
2.4 Notas
Uma placa de vidro posicionada antes do display de plasma.
Esta placa de vidro pode ser limpa com um pano delicado
umidecido. Se devido as circunstncias houver alguma sujeira
entre a placa de vidro e o painel display de plasma,
recomendado fazer uma manuteno apenas por um empre-
gado quali cado da assitncia.
2.3.1 Manuseio Seguro do PDP
Os procedimentos de trabalho mostra como as indicaes da
Nota so importantes para assegurar-se da segurana do
produto e da assistncia tcnica. Certi que-se de seguir estas
instrues.
Antes de iniciar o trabalho, tenha um espao de funcionamento
su ciente.
Todas as vezes que ajustar e veri car o produto, certi que-
se de desligar a chave principal Power e desconectar o cabo
de fora da fonte do display (gabarito ou o prprio display)
2. Instrues de Segurana e de Manuteno, Avisos, e Notas
16 SDI_PDP
durante o servio.
Para prevenir choques eltricos e ruptura dos paineis, inicie o
servio ao menos 30 segundos aps desligar a energia princi-
pal. Especialmente quando na instalao e remoo do Painel
de Alimentao e o painel SUS em que as tenses altas so
aplicadas, inicie o servio ao menos 2 minutos aps desligar a
energia principal.
Enquanto a energia principal estiver ligada, no toque em
nenhuma parte ou circuitos exceo destes espec cos.
O bloco da Fonte de Alimentao de alta tenso dentro do
mdulo PDP tem um terra utuando. Se alguma conexo
exceo de uma espec ca feita entre a medio do equipa-
mente e o bloco da fonte de alimentao de alta tenso, pode-
se resultar em choques eltricos ou ativao do disjuntor de
circuito do escapamento-deteo.
Quando da instalao do mdulo PDP e remoo da embala-
gem, certi que-se de ter ao menos duas pessoas efetuando o
trabalho e assegure-se de que os cabos exveis da placa de
circuito do mdulo PDP no esteja amassado pela embala-
gem.
Quando a superfcie do painel estiver em contato com os
materiais amortecedores, certi que-se que no existe material
estranho em cima dos materiais amortecedores. Falhas nesta
observao pode resultar em riscos na superfcie do painel
pelos materiais estranhos.
Quando manusear o painel circuito, certi que-se de remover a
eletricidade esttica do seu corpo antes.
Certi que-se de manusear o painel circuito prendendo as
peas grandes como o dissipador de calor ou o trasformador.
Falhas nesta observao pode resultar em ocorrncia de uma
anormalidade nas aras soldadas. No amontoe o circuito.
Falhas nesta obervao pode resultar em problemas de arra-
nhes e deformaes nas partes, choques eltricos devido ao
residual eltrico da carga.
Roteamento dos os e repar-los na posio deve ser feito de
acordo com a con gurao original de roteamento e xao
quando o servio estiver completo. Todos os os so rote-
ados afastados das aras que se tornam quentes (como o
dissipador de calor). Estes os so xados na posio com
as braadeiras de modo que estes no se movam, desde
modo assegurando-se de que no sejam dani cados e seus
materiais no se deterioram sobre perodos de tempo longos.
Conseqentemente, distribua os cabos e repare-os para a
posio e estado original usando as braadeiras.
Faa uma veri cao de segurana quando o servio estiver
completo.Veri que os pontos perifricos do servio para certi -
car-se de no haver nenhuma deteriorao durante o servio.
Tambm veri que os parafusos, partes e cabos removidos
para nalidades de servios de manuteno, se todos foram
retornados a suas posies apropriados de acordo com o
original.

17 SDI_PDP
3. INSTRUES DE USO

Veja o manual de usurio no GIP
18 SDI_PDP
4. Instrues Mecncias
4.1 Desmontagem/Montagem
4.1.1 Flexibilidade do Circuito Impresso do Y-Buffer (superior e inferior)
4.1.2 Conector Cablo flat do Painel X-principal
4.1.3 FFC e TCP do Conector
4.1.4 Troca dos paineis LBE, LBF, LBG
4.1.5 Troca dos paineis YBU, YBL e YM
4.1 Desmontagem/ Montagem
4.1.1 Flexibilidade do Circuito Impresso do Y-Buffer (superior e inferior)
Desmontagem: Retire o FPC do conector segurando
a ligao do FPC com ambas as mos.
Montagem: Empurre a ligao do FPC com a mesma fora de
ambos os lados do conector.
Nota: Certifique-se para no danificar o pino conector
durante o processo.
Figura 4-1 Desmontagem do PFC do Y-buffer
Figura 4-2 Montagem do FPC do Y-buffer
19 SDI_PDP
4.1.2 Concector Cabo Flat do Painel X-principal
Desmontagem:
1. Retire a trava do conector.
2. Retire o cabo Flat pressionando para baixo levemente.
3. Puxe o Cabo Flat.
Montagem: Coloque o Cabo Flat no conector pressionando
para baixo levemente at ouvir o som de travamento (Click)
Figura 4-3 Desmontagem do FCC do painel X-principal
Figura 4-4 Montagem do FCC do painel X-principal
20 SDI_PDP
4.1.3 FFC e TCP do Conector
Desmontagem do TCP:
1. Abra a trava cuidadosamente.
2. Empurre o TCP do seu conector.
Montagem do TCP:
1. Coloque o TCP no conector cuidadosamente.
2. Feche a trava completamente (at ouvir um Click ).
Notas:
Verifique se algum material estranho est dentro do
conector antes da montagem do TCP.
Tenha cuidado, para no danificar o ESD do painel
durante o manuseio do TCP.
Figura 4-5 Desmontagem do TCP
Figura 4-6 Re-montagem do TCP
Figura 4-7 Montagem errada do TCP
Figura 4-8 Desmontagem e re-montagem do FFC
O procedimento de
montagem e desmontagem do
FFC o mesmo do TCP
21 SDI_PDP
4.1.4 Troca dos paineis LBE, LBF, LBG
1. Dependendo do modelo (veja foto 2 para modelo):
42" SD v3 - Remova os parafusos na ordem 2-3-5-7-1-
4-6 (e 10-11-13-16-9-12-14 para HD) do dissipador de
calor e ento remov-o (foto 1).
42" SD v4 - Reova os parafusos na ordem 2-4-1-5-3
do dissipador de calor e ento remov-o (foto 1).
42" HD v3, 37" SD v4, 50" HD v3 - Remova os
parafusos na ordem Centro - Lateral Esquerda - Lateral Direita
do dissipador de calor e ento solte o dissipador de calor.
50" HD v4 - Remova os parafusos na ordem 2-3-1-4
do dissipador de calor e ento remov-o (foto 1).
2. Remova o TPC, FFC, e cabo de fora dos
conectores.
3. Remova todos os parafusos do painel defeituoso.
4. Remova o painel defeituoso.
Nota: Quando for trocar o painel Logic ou painel Y-principal para o
painel livre-ligao (Pb-livre), sempre troque-os juntos.
(isto vlido apenas para os displays 37 SD v4!).
5. Troque o painel novo e ento aperte os parafusos firmemente.
6. Limpe os conectores.
7. Re-conecte TCP, FFC, e cabo de fora para
conectar.
8. Re-monte o dissipador de calor TCP. Use a mesma ordem
montada acima.
Ateno: Se voc apertar muito firme os parafusos, possvel danificar o
Driver IC do TCP.
Figura 4-9 Photo 1 - Remoo do dissipador de calor
22 SDI_PDP
Left Centre Right
Figura 4-10 Foto 2 - 37 SD v4
4 6 1 7 5 3 2
Figura 4-11 Foto 2 - 42 SD v2 e v3
23 SDI_PDP
1
Figura 4-12 Foto 2 - 42 SD v4
Figura 4-13 Foto 2 - 42 HD v3
T z 1 5 o 7 o
T0 TT Tz T1 T5 To T
zz
24 SDI_PDP
Left Centre Right
25 SDI_PDP
4.1.5 Troque os paineis YBU, YBL e o YM
1. Separe todos os conectores FPC do YBU (Y-Buffer superior)
e YBL (Y-Buffer inferior). Veja Foto 1.
2. Separe todos os conectores do CN5001 e CN5008 do Y-
Principal. Veja Foto 2.
3. Solte todos os parafusos dos paineis YBU, YBL, e YM. Veja
Foto 3.
4. Remova o painel do chassis.
5. Remova os conectores CN5006 e CN5007 entre
YBU, YBL e YM.
6. Remova o YBL e YBU do Y-principal.
7. Remova o painel defeituoso.
Nota: Quando for trocar o painel Logic ou Y-principal por
um painel ligao-livre (Pb-free), sempre troque-os juntos.
(isto vlido apenas para os displays 37 SD v4!)
8. Re-montagem do painel YBU e YBL para Y-Principal.
9. Conecte CN5006 e CN5007 entre YBU, YBL e YM.
Veja Foto 4.
10. Coloque o painel no chassis e parafuse-o.
11. Conecte FPC e YM no painel. Veja
Foto 5.
12. Ligue o mdulo e verifique as formas de onda do
painel.
13. Desligue-o aps as formas de onda serem ajustadas.
Figura 4-17 Foto 1, 2, e 3: Desmontagem do YBU, YBL, e YM
Figura 4-18 Foto 4 e 5: Re-montagem do YBU, YBL e YM.
26 SDI_PDP
5. Modo de Servio, Cdigos de Erro e Localizando Falhas
ndice do captulo:
5.1 Manuteno das Ferramentas
5.2 Encontrando Falhas
5.3 Forma Descrio de Defeitos
5.1 Manuteno das Ferramentas
5.1.1 ComPair
Para os modelos v3 e v4, ser possvel gerar padro de teste
com o ComPair. A inferface ComPair deve ser conectada ao
Painel Logic Board com o cabo de interconexo especial
(veja tabela abaixo).
5.1.2 Outras Ferramentas de Servio
Tabela 5-1 Ferramentas de servio
Figura 5-1 Amortecedores de espuma
Figura 5-2 V2 jig
Figura 5-3 V3 jig
Ferramentas de servio
Jumper J8002 + V2 JIG kit conector
V3 JIG conector + reparo painel SDI
Jumper J8002 para ser usado no kit con.
V2 JIG conector para ser usado no kit con.
ComPair / SDI cabo interconector
Amortecedores de espuma (2 pcs.)
27 SDI_PDP
5.2 Encontrando Falhas
Figura 5-4 Qual manuteno de cenrio?
Chassis ?
FM242
Manuteno de cenrio
42 SD v2
Manuteno de cenrio
42/50 SD/HD v3
Primeiro cheque o aparelho
de TV completamente
Sintoma de Falha?
Cheque se LVDS do SCAVIO
ou painel SSB est OK.
Use Ferramenta LVDs quando
possvel.
Sada do SSB / SCAVIO
est OK?
Cenrio manuteno SDI
Falha encontrada: Falha no
Display Aplicao de Manuteno Philips
Veja Manual de Servio
relatado no chassis.
No
Fonte de alimentao
est funcionando?
Veja
Verifique Fonte de alimentao
e repare cenrio
com aplicativos Philips
ou PDP checando posio
nica
No
FTP1.1
F21RE
FM24_AB
LC4.7
FTP2..2
LC4.7
Manuteno de
cenrio
42/50 SD/HD v4
Manuteno de
cenrio
37 SD v4
Fonte de alimentao no est
funcionando.
Nenhuma sada de tenso.
FTP2..4
LC4.9
BP2.x
28 SDI_PDP
Figura 5-5 Vista sintoma de Falha (TV completo)
Nenhuma sada de Tenso
Operao de tenso
no existe
Operao de tenso existe,
mas nenhum Display
Display anormal, no
abre ou
Linhas em curto
Algumas linhas horizontais ou
verticais no existem no
Display.
Continua aberto
Primeiro cheque aparelho de
TV competamente.
Sintoma de Falha?
Veja fluxo
Checar Fonte de Alimentao
(verso dependente)
Veja fluxo
Sem Display
Veja fluxo
Display anormal
relatado par X-Principal,
Y-Principal e Y-buffer.
Veja fluxo
Continua Aberto / Curto
Linhas
horizontais
ou verticais?
Vertical
relatado para Logic endereo
Buffer.
Veja fluxo
Endereo Aberto / Curto
Horizontal
29 SDI_PDP
Figura 5-6 Cenrio de manuteno v2 paineis posio nica
Manuteno 42 SD v2
posio nica
Identificao PDP =
S42SD-YD06
Cheque nmero tipo PDP
Para desconectar FM242 e remover Painel SCAVIO .
Para FTP1.1 desconectar e remover SSB e painel Audio.
Conecte Jig para CN8002 (13 pinos).
Curto circuito entre pinos 1 & 2 = Chave On/Off (chave livre).
Chave entre os pinos 8 & 11 chave linha standby.
Y
No
Veja v3 ou v4 cenrio de manuteno
Curto do Jumper J8002.
Ajuste a chave DIP 2 on.
. o painel principal Logic para off.
Plugue no cordo de fora
Chave conectora Jig ligada.
LED Stby verde
8003 est ligado?
LEDs verdes 8001
& 8002 ligados?
Yes
Alimentao standby
defeituosa
Troque Fonte de
Alimentao
No
Veja encontrando falhas:
Sim
Veja Cheque fonte de
alimentao procedimento de
manuteno para verso v2
Chave ligada via conector Jig
Protection
LED8004 is on?
Sim
No
Sem Display Display Anormal
Algumas linhas horizon-
tais ou verticais no
existem
30 SDI_PDP
Figura 5-7 Cenrio de manuteno 42 /50 SD/HD v3 paineis posio nica
Manuteno 42" & 50"
SD/HD v3
Cheque nmero tipo PDP :
PDP identificao =
posio nica
S42SD-YD05 ou YB03?
S42AX-XD02 ou XB01?
S50HW-XD03 ou XB02?
Desconecte e remova painel SB FTP2.2 ou LC4.7
Remova chassis plastico para ter acesso a todos os
paineis.
Conecte Jig com chave para Sub PSU 9004/9005
Ajuste DIP chave 3 para modo interno.
Posio do DIP Chave Int ou Ext indicada no painel.
Conector Jig ligado.
LED verde Stby
8003 ligado ?
LED verde 8001
& 8002 ligados?
Sim
Veja v2/v4 cenrio
manuteno
Outro tipo de PDP
Fonte standby
defeituosa
42-polegadas
50-polegadas
Troque painel
Fonte alimentao.
No
Veja encontrando falha:
Sim
Veja Cheque fonte de alimentao
procedimento de manuteno para
verses v3/v4
Conector Jig ligado.
Proteo
LED8004 ligado?
Sim
No
Algumas Linhas horizon-
tais ou verticais no
existem
1 2 3 4 1 2 3 4
Internal External
1 2 3 4 1 2 3 4
Interno Externo
CN
9004
CN9005
Chave
Sub
PSU
Conecte Rede para painel PSU (CN8001 no PSU, use
filtro de rede).
Ligue PDP com chave.
31 SDI_PDP
Figura 5-8 Cenrio de manuteno 37 SD v4 paineis posio nica
Manuteno 37" SD v4
Cheque nmero tipo PDP
PDP identificao =
S37SD-YD02?
Desconecte e remova SSB (e outros aplicativos Philips).
Remova chassis de plastico para ter acesso a todos
os paineis
- insira jumper CN2008 no pain. Logic p/ imagem branca cheia.
APENAS para o jumper que deve ser trocado!
2. Insert jumper at CN8012 for stand alone application
- Conecte chave Jig para Sub PSU pos. 9004/9005
- Conecte Rede para painel PSU (CN8001 no PSU, use
filtro de rede).
LEDs verdes
(ajuste de jumper ok?) ligados ?
LD8001, LD8003
localize o fluxo apropriado
para a verso PDP version
Outro tipo PDP
Fonte de alimentao
defeituosa
Troque Fonte
de Alimentao
No
veja encontrando falha:
PSU ok. Se problemas no
display,
Veja Cheque Fonte de alimentao
verso v4
Sim
No
Sim
Sem Display Display anormal
Algumas linhas horizon-
tais e verticais no
existem
posio nica
Determine defeito
atravs da tabela
de erro
Proteo
LED BLD8001 est
piscando?
LED Condio de erro detectado
1 time V_A OVP, UVP
2 times V_G OVP, UVP
3 times D5VL OVP, UVP
4 times D3V3 OVP, UVP
5 times V_S OVP, UVP
6 times V_SET OVP, UVP
7 times V_SCAN OVP, UVP
8 times VE OVP, UVP
9 times Over-temperature (> 105
o
C)
10 times DC_PROT
11 times ALT_SIG
12 times TIME_OVER
CN
9004
CN9005
Chave
Sub
PSU
- Chave PDP ligada
32 SDI_PDP
Figure 5-9 Cenrio de manuteno 42 /50 SD/HD v4 paineis posio nica
Manuteno 42" & 50"
SD/HD v4
Cheque nmero do tipo PDP:
PDP identificao =
S42SD-YD07?
S42AX-YD01?
S50HW-XD04?
Desconecte e remova SSB.
Remova o chassis plastico para ter acesso
a todos os paineis
- Insira jumpers em J8003, J8004 (e BJ8902 para
apenas aplicao de posio sem painel Logic).
- Insira jumper CN2012 no painel Logic para imagem
totalmente branca.
Conecte Rede para painel PSU
(CN8001 na Fonte de alimentao, use filtro de rede).
LEDs Verdes
esto ligados?
8002, 8001, BD8903 (no PSU)
Outro tipo de PDP
Fonte de alimentao
est defeituosa
Troque painel
Fonte de alimenta-
o
No
acesse parte encontrando
falhas:
PSU ok. Se mostra problemas,
Acesse Cheque Fonte de Alimentao
verso v4.
Sim
No
Sim
Algumas linhas horizontais
ou verticais no existem
posio nica
Determine parte
defeituosa via tabela
de erro.
Proteo
LED BD8903 est
piscando?
Assinatura LED Condio para deteco de erro
1 time V_A OVP, UVP
2 times 12V OVP, UVP
3 times V_SCAN OVP, UVP
4 times D3V3 OVP, UVP
5 times V_S OVP, UVP
6 times V_G OVP, UVP
7 times V_SET OVP, UVP
8 times V_E OVP, UVP
9 times Over-temperature (> 105
o
C)
10 times PFC_OK UVP (> 330 V)
11 times 5V2 OVP or Active DC_PROT
13 times D5VL OVP, UVP
LED8002 LED8001 CN8001
BD8903
BJ8902
right pos.
J8004
J8003
(funo jumper ok?)
Situao apropriada no fluxo para
verso PDP
33 SDI_PDP
Figura 5-10 Cheque Fonte de alimentao para os modelos v2
Cheque Fonte de alimentao (verses v2)
LED8003
Stby est ligado?
LEDs Verdes
8001, 8002
esto ligados?
Conecte aparelho na rede.
Ligue (com chave)
Cheques sadas
SMPS
Vs, Va, Vset, Ve, Vsc
veja Sticker
Sim
No
Cheque CN8004 / 2 pino
conector 220V AC
Cheque F8002
Fusvel 250V/8A
Atos ligado/desligado retransmitir
RLY8001/8002 ?
Chave ligada via 1 ou 2
Cheque proteo vermelha
LED8004
Sim
No
Desconecte VA Logic Buffer
CN8010 / CN8011
Desconectar X-principal
CN8007
SMPS desligado?
ED8004 vermelho ligado.
Proteo
Rede reconectadaChave ligada via 1 ou 2
Fonte standby esta defeituosa.
Troque PSU
Sim
Ativado SAM
ou SDM
Desconectar cabo de rede
Desconectar Y-principal CN8008
SMPS est
funcionando?
No
Rede desconectada
Reconectar rede. Chave Ligada via 1 ou 2
SMPS est
funcionando?
No
Troque painel
Y-principal
Troque painel
X-principal
SMPS est
funcionando?
No
Troque painel
defeituoso
Logic Buffer
Sim
Reconecte rede. Chave Ligada via 1 ou 2
Troque PSU
Sim
Cheque linha Stanby pino 11
no CN8002 deve ser Baixo.
Acesse manuteno de
cenrio como
nica posio
LED no painel
principal Logic?
Comunicao de dados
da aplicao Philips
para rede Logic
est OK.
Piscando
Continua Ligado, significa
sem dados de comunicao
sobre cabo LVDS.
LED Verde 8001,
8002
e LED Vermelho desligado
Sim
Nenhuma chave ligada do PSU
Chave standby para ligar:
1) Via controle remoto quando aplicao Philips
2) Via conector Switch-On-Jig quando aplicao
Philips foi removida
Descarregue os capacitores na Fonte de Alimentao,
antes de reconectar X, Y ou painel Logic Buffer, use
resistor descarregado 2K4/10W
Acessar manuteno de ce-
nrio como nica posio
Ligado
Cheque Alimentao
no painel Logic-prin-
cipal
3.3V e 5V
Se Alimentao na rede
Logic no esta OK, troque PSU
ou painel principal Logic
Desligado
34 SDI_PDP
Figura 5-11 Cheque Fonte de alimentao para modelos v3
Cheque CN8001 / 2pino conector 220V AC
Cheque Fonte de Alimentao (v3 verso)
LED8003
Stby est ligado?
LEDs verdes
8001, 8002
esto ligados?
Conecte aparelho na rede
Cheque sadas
SMPS
Vs, Va, Vset, Ve, Vsc
veja Sticker
Sim
No
Cheque Fuse F800 / F8002 / F8003
Atos retransmitir Ligar/Desligar
RLY8001/8002 ?
Chave Ligada via 1 ou 2
Cheque Proteo Vermelha
LED8004
Sim
No
Desconecte VA Logic Buffer
CN8005 / CN800x
Desconectar X-principal
CN8002
SMPS desligada?
LED8004 vermelho est em.
Proteo
Alimentao standby
defeituosa
Troca PSU
Sim
Ativado SAM
ou SDM
Desconectar cordo de fora
Desconectar Y-principal CN8003
SMPS est
funcionando?
No
Desconecte rede
SMPS esta
funcionando?
No
Troque painel
Y-principal
Troque apinel
X-principal
SMPS est
funcionando? No
Troque painel
defeituoso
Logic Buffer
Sim
Reconecte rede. Chave Ligada via 1 ou 2
Troque PSU
Sim
Cheque Stanby Line pino 13
no CN8004 deve ser Baixo.
Acesse cenrio de
manuteno
como nica posio
LEDs 3.3V e 5V
no painel principal
Logic ?
Comunicao de dados da
aplicao Philips para rede
Logic est OK.
Piscando
Continua ligado, siginifica
sem comunicao de
dados sobre cabo
LVDS .
Ligado
LED verde 8001,
8002
& LED Vermelho est
desligado
Sim
Descarregar capacitores na Fonte de alimentao,
antes de reconectar X, Y ou painel Logic Buffer,
use 2K4/10W resistor descarregado.
Nenhuma chave ligada do PSU
Chave standby para ligar;
1 Via Controle remoto quando aplicao Philips
2 Via conector Switch-On-Jig quando aplicao
Philips removida
Check Fonte de
alimentao no
painel Logic
Principal
Dados LED
ligado principal
Logic?
Ligado
Desligado
Acesse cenrio de
manuteno
como nica posio
35 SDI_PDP
Figura 5-12 Cheque Fonte de Alimentao para modelos v4
Cheque Fonte de alimentao Philips v4
Conecte aparelho na rede.
Tenso Sada 5V2?
Fonte Standby est
defeiutosa.
Troque PSU
Chave Ligada (Ativo Baixo)
LED8002,
8001 est ligada?
Em LED8002/8001 desligado, Cheque F8001.
Em LED8002 Ligado & 8001 desligado, R8012/8013
BD8903 Pisca?
Vrios Pisca? (tabela de proteo)
PSU Normal
Todos desconecta-
dos (BD8903)
Conector CN8001 e Chave Ligados
BD8903 Pisca?
Vrios Pisca? (Tabela proteo)
Todos desconecta-
dos (BD8903)
Conecte Jumper BJ8901/8902
Conector CN8001 e Chave Ligados
Cheque tenso
sada total?
Troque PSU
No
No
No
No
No
Sim
Sim
Sim
Sim
36 SDI_PDP
Figura 5-13 Sintona de falha: Sem Display
Sem Display
Cheque Principal Logic
Chave Dip esta no
modo interno!
LED pisca?
Principal Logic
estado normal
Sim
OK
Cheque Fuse ?
Cheque curto
no FET?
Y-Principal & Y-buffer
estado normal
No OK
OK
No
Cheque Fuse ?
Cheque curto
no FET?
No
No OK
OK
Restabelece aparelho na fun-
o manuteno como nica
posio
Scavio ou SSB est
desconectado e removido.
Fonte de alimentao ser iniciada
com conector Jig e chave
DIP no Principal Logic est
no modo interno
No
Aberto
Sim
Troque o painel princi-
pal Logic
Troque o painel
Y-principal
Troque o painel
X-principal
Aberto
Sim
Existe tenses operando, mas
nenhum Display.
Sem Display relacionado com
Y-Principal, X-Principal ou painel
Logic-principal.
Cheque Fonte
de alimentao na rede
Logic 3V3 & 5V.
No OK
OK
OK
Forma de onda
no ponto de teste
Y Buffer?
Forma de onda
no ponto de teste
X-painel?
Troque o painel PDP
OK
Cheque V-Sync
no ponto de teste
painel principal
logic
OK
OK
Cheque painel
Y-Principal
X-Principal
estado normal
Cheque painel
X-Principal
Cheque
Y Buffer superior
e inferior?
OK
Troque Y buffer
No OK
37 SDI_PDP
Figura 5-14 Sintona de falha: Display anormal
Display Anormal
Exceto para Linhas Horizontal ou
Vertical
Cheque FFC
(Flat Foil Cables) entre
Logic-main, X-main e Y-main
Logic-Main
Observao do
Display anormal
Verificar Y-main
Verificar Fusvel e FET
Verificar X-Main
Verificar Fusvel e FET
Padro regular
anormal
Logic main
estado normal
Troque PDP
Sim
No
Troque o painel Logic-
main
Cheque X
forma de onda
Cheque Ramp
forma de onda no
Y-board (buffer)
1
2
3
Forma de onda?
Cheque acesso
painel X-Main
Verifique tenses.
Ajuste forma de
onda Y
Cheque tenses.
Troque painel
Y-Main
No
correto
Forma de onda est
OK
Sem
forma de onda
Forma de onda?
Painel X- main parece estar OK.
Cheque fonte de tenses
ou troque painel X-Main
Troque painel
X-Main
No
correto
Forma de onda esta
OK
Forma de onda no
OK
Troque PDP
38 SDI_PDP
Figura 5-15 Sintoma de falha: Continua aberto / curto
Continua Aberto /
Curto
Y-FPC
Continua aberto
Troque Y-Buffer
acima e abaixo
Linhas horizontais
Algumas linhas horizontais no
existem no Display
Aps trocar buffer,
re-cheque o estado
Feito
Defeito esta no buffer
Troca o painel (PDP)
Existe um defeito no FPC
OK
OK
Linhas horizontais
Algumas linhas horizontais
no parecem ser lincadas
no Video
Y-FPC
Curto continuo
Cheque conexes
Y-buffer acima e abaixo
Cheque FFC
FPC danificado ou conexo
para PDP
No
OK
No ok
39 SDI_PDP
Figura5-16 Sintoma da falha: Endereo aberto / curto
Endereo Aberto
Linha aberta
bloco de dados aberto
1/2 ou 1/4 do Display est faltando
Aberto bloco COF
Logic Main / FFC
Cheque ou troque
interconexes
Logic Buffer
Cheque fonte Va
Cheque e/ou
troque buffer
E / F / G
O que o estatos
Aberto?
1 Linha
ou 1 Bloco
Metade Bloco /
Metade da tela
Troque PDP
Troque Logic-Main/
Endereo Buffer E ou F ou G/
FFC
Sim
No
Sim
Feito
Endereo
em Curto
Linha curto
Curto no bloco de dados
No
OK
Endereo aberto relacionado com
Logic Main, Logic Buffer,
FFC, TCP e deste modo.
Endereo em curto relacionado com
Logic Main, Logic Buffer,
FFC, TCP e deste modo.
Logic Main / FFC
Cheque ou troque
interconexes
Logic Buffer
Cheque fonte Va
Cheque e/ou
troque buffer
E / F / G
O que o estatos em
Curto?
1 Linha
ou 1 bloco
Metade Bloco /
Metade da tela
Troque PDP
Troque Logic-Main/
Endereo Buffer E ou F ou G/
FFC
Sim
No
Sim
No
OK
40 SDI_PDP
6. Diagramas em Bloco, Ponto de Teste e Formas de Onda
6.1 Diagrama em Bloco para Circuito Lgico
6.2 Diagrama Painel PSU
6.1 Diagrama em Bloco para Circuito Lgico
Figura 6-1 Diagrama em Bloco (37" SD v4)
Figura 6-2 Diagrama em Bloco (42" SD v2)
- Vcc : Tenso para Controle Lgico
- Vdd : Tenso para FET driver
- Va : Tenso para pulso de endereo
- Vs : Tenso para sustentar pulso
- Vsc : Tenso para pulso scan
- Ve : Tenso para X ramp pulse
- Vset : Tenso para Y ramp pulse
Reference
Vs Va Vcc
Enable
Hsync
DCLK
Display
de
Dados
Driver
Timing
Scan
Timing
Vdd
Vset Vsc Ve
LVDS
Interface
C
o
n
t
r
o
l
e

d
e

D
a
d
o
s
P
r
o
c
e
s
s
a
d
o
r

d
e

E
n
t
r
a
d
a

d
e

D
a
d
o
s
D
r
i
v
e
r
C
o
n
t
r
o
l
e

T
i
m
i
n
g

D
R
A
MR
o
w
D
r
i
v
e
r
Y

P
u
l
s
e
G
e
r
a
d
o
r
852 x 480 Pixels
852 x 3 x 480 Cells
Coluna Driver
X

P
u
l
s
e
G
e
n
e
r
a
t
o
r
Circuit DRIVER & Painel
Controle Lgico
DATA_R
8 Bits
DATA_G
8 Bits
DATA_B
8 Bits
Vsync
852 480 Pixels
852 3 480 Cells
P
Y
u
l
s
e
G
e
t
a
r
e
n
o
r
o
R
w
r
D
i
v
e
r
Vs Va V5
Vs ync
Enable
Hsync
DCLK
A
R
D
M
Display
Data
i
r
D
v
e
r
T
i
m
i
g
n
C
t
n
o
r
o
l
l
e
r
Driver
Timing
Scan
Timing
Vdd
DATA_R
8Bits
Column Driver
Referncia
- V3.3 :
- V5 :
- Vdd :
- Va :
- Vs :
- Vsc :
- Ve :
- Vset :
Controle Lgico
Circuito Driver & Painel
DATA_G
8Bits
DATA_B
8Bits
I
n
t
u
p
D
a
t
a
P
r
o
c
s
e
s
o
r
a
D
t
a
o
C
n
t
o
r
l
l
e
r
P
X
u
l
s
e
e
G
n
e
r
a
t
o
r
Vset Vsc Ve V3.3
LVDS
Tenso para Controle Lgico
Tenso para COF driver
Tenso para FET driver
Tenso para pulso de endereo
Tenso para sustain driver
Tenso para scan pulse
Tenso para X ramppulse
Tenso para Y ramppulse
41 SDI_PDP
Figura 6-3 Diagrama em bloco (42" SD v3)
Figura 6-4 Diagrama em bloco (42" SD v4)
ASIC
SPS- S101
128K
DDR
128K
DDR
ASIC
SPS- S101
128K
DDR
128K
DDR
LVDS
INPUT
(Clock,
RGB,Data,
V-, H-sync,
DE)
I2C
Interface
signal
X, Y
FET
Control
TCP
CLK, DATA
Control
Diagrama Bloco Principal Lgico
42 SDI_PDP
Figura 6-5 Diagrama em Bloco (42" HD v3)
Figura 6-6 Diagrama em Bloco (42" HD v4)
1024 768 Pixels
1024 3 768 Cells
Y
P
u
l
s
e
G
e
n
e
r
a
t
o
r
R
o
w
D
r
i
v
e
r
Vs Va Vcc
Vsync
Enable
Hsync
DCLK
D
R
A
M
Display
Data
D
r
i
v
e
r
T
i
m
i
n
g
C
o
n
t
r
o
l
l
e
r
Driver
Timing
Scan
Timing
Vdd
DATA_R
8Bits
Column Driver
Controle Lgico
Circuito Driver & Painel
DATA_G
8Bits
DATA_B
8Bits
I
n
p
u
t
D
a
t
a
P
r
o
c
e
s
s
o
r
D
a
t
a
C
o
n
t
r
o
l
l
e
r
X
P
u
l
s
e
G
e
n
e
r
a
t
o
r
Vset Vsc Ve
LVDS
Interface
Column Driver
- Vdd : Tenso para Fet driver
- Vs : VTenso para pulso sustentado
- Vsc : Tenso para scan pulse
- Ve : Tenso para X ramp pulse
Referncia
ASIC
SPS-NIRB_ 816P
LVDS Input
(DCLK,RGBdata,
V/Hsync
X,Ymain
Control
128M
DDR
128M
DDR
TCP
CLK, Data control
I2CInterface
Signal
43 SDI_PDP
Figurs 6-7 Diagrama em bloco (50" HD v3)
Figura 6-8 Diagrama em bloco (50" HD v4)
- Vdd : Tenso para FET driver
- Vsc_l : Tenso para baixo sustento
- Vscan : Tenso para alto scan
- Vb : Tenso para X bias
Reference
1366 768 Pixels
1366 3 768 Cells
Y
P
u
l
s
e
G
e
n
e
r
a
t
o
r
R
o
w
D
r
i
v
e
r
Vsync
Enable
Hsync
DCLK
D
R
A
M
Display
Data
D
r
i
v
e
r
T
i
m
i
n
g
C
o
n
t
r
o
l
l
e
r
Driver
Timing
Scan
Timing
Vs Va Vcc Vdd
DATA_R
8(9)Bits
Column Driver
LOGIC CONTROL
DRIVER CIRCUIT & PANEL
DATA_G
8(9)Bits
DATA_B
8(9)Bits
I
n
p
u
t
D
a
t
a
P
r
o
c
e
s
s
o
r
D
a
t
a
C
o
n
t
r
o
l
l
e
r
X
P
u
l
s
e
G
e
n
e
r
a
t
o
r
Vset
Vscan
Vb
LVDS
Interface
Column Driver
Vsc_l
44 SDI_PDP
6.2 Diagrama Painel PSU
6.2.1 PSU 37" SD v4
Figura 6-9 layout PSU
Tabela 6-1 Ajuste do nvel de tenso
VSCAN
VR8002
VSET
VA8008
VE
VA8003
A5SY CODE
LJ44-00084A
CN8006
D5VL
D3V3
GND
S
T
A
N
D
B
Y
V
S
_
O
N
A
C
_
D
E
T
R
E
L
A
Y
G
N
D
D
5
V
L
G
N
D
G
N
D
D
3
V
3
D
3
V
3
SERIAL NO.
D3V3
VA8007
L D8004
Vedj
Vuo
L D8003
V
A
8
2
0
8
+5V2
L D8001
PS-374-PH 20040420 ED05
N AC INPUT L
100-240V ~ 50/60Hz 6.3 A
C
N
8
0
0
1
PBA Flev
A B C D E F G H I
1 2 3 4 5 6 7 8 9
VPFC
VR8001
V5
VR8009
VR8005
VG
C
N
8
0
0
2
SX
V
S
V
S
G
N
D
G
N
D
G
N
D
G
N
D
V
E
V
G
D
5
V
L
D5VL
VG
GND
Vscan
GND
Vset
GND
GND
VS
VS
S
Y
CN8003
VA
D5VL
GND
CN8005
B
U
F
F
E
R
CN8004
HIC8003
8V_STBY
GND
+8.8 V
GND
+5.2V
GND
GND
GND
+12V
POWER_OK
5V_Relay
STANDBY
VA
VSCAN
D5VL
V9
VE
VSET
VG
+8.6V
+ 6.2V
+12V
D3V3
GND
AC_DET
DC_PR07 POWER_OK
CN8007
DC_PR07
GND
GND
GND
GND
GND
THEM_SEN
+5V2
PIRO PIRO
PFC_OK
+6V2
VA
VR8004 VR8006
D5VL
CN8008
D
C
_
V
C
C
0
V
0
V
V
P
F
C
VPFC
0V
HOT(LIVE)
I
N
-
2
I
N
-
3
K
A
K
A
K
A
H
I
C
8
0
0
2
H
I
C
8
0
0
1
No Tenso de sada (V) Ajuste de tenso -carga nominal Ponto varivel da Tenso de sada
V 5 8 1 ~ V 0 6 1 V 0 7 1 S V 2
V 0 8 ~ V 0 6 V 0 7 A V 3
V 5 9 1 ~ V 5 6 1 V 0 8 1 E V 4
V 0 8 1 ~ V 0 6 1 V 3 7 1 T E S V 5
V 5 7 1 - ~ V 5 4 1 - V 0 6 1 - N A C S V 6
V 0 . 6 ~ V 0 . 5 V 2 . 5 L V 5 D 7
V 8 . 3 ~ V 8 . 2 V 3 . 3 3 V 3 D 8
d e x i F V 5 1 C C V 9
V 6 . 5 ~ V 5 . 4 V 4 . 5 2 V 5 0 1
d e x i F V 5 . 9 ~ V 5 . 8 y b d n a t S _ V 9 1 1
Cheque tenso na etiqueta do PDP para valores corretos.
45 SDI_PDP
6.2.2 PSU 42" SD v2
Figura 6-10 layout PSU
Tabela 6-2 Ajuste de nvel de tenso
CL 36532011_009.eps
050303
COLD HOT
COLD
HOT
1 3
8004
GREEN
VS
8001
1 3
8005
1 3
8006
1 5 10
8009
1 3 4 13
8002
1 8 12
5
1
5
10
1
4
5
1
1
9
8001
8011
Painel de
Proteo
8010
8008
8003
P7 P6 P2 P1
P4
P5 P3
P12
P13
9
1
2
5
8
8007 P8
P9
P10
P11
P14
GREEN
8002
GREEN
8003
RED
8004
VE
VA
Vcc
VSCAN
VSET
8V6 VFAN
DV5
PFC
3V3_VSB_S
5V_STBY_S
COLD HOT
V 2 9 ~ V 8 7 V 7 8 s V 1
V 6 8 ~ V 2 7 V 9 7 a V 2
V 0 2 1 ~ V 0 0 1 V 7 0 1 e V 3
V 5 9 ~ V 5 7 V 3 9 t e s V 4
V 5 8 ~ V 5 6 V 9 7 n a c s V 5
d e x i F V 5 1 g V 6
V 6 . 5 ~ V 5 V 2 . 5 V 5 D 7
V 7 . 3 ~ V 8 . 2 V 3 . 3 3 V 3 D 8
No Tenso de sada (V) Ajuste de tenso -carganominal Ponto varivel da Tenso de sada
46 SDI_PDP
6.2.3 PSU 42" SD v3
Figura 6-11 Layout PSU
Tabela 6-3 Ajuste nvel de tenso
VS
VSCAN
GND
VSET
GND
CN8003
VCC
GND
D5VL
VR8004
VS
VR8003
VSET
VR8005
VSCAN
VR8009
D5VL
VR8006
D3V3
VR8007
VA
VR8002
VSB
VR8008
VE
CN8001
AC INPUT
9V_Standby
GND
8V6
GND
5V_SW
GND
12V
GND
POWER OK
5V_Relay Io_2
GND
GND
VA
GND
VA
DC Prot
GND
GND
PIPQ
GND
5V2
GND
Temp Sensor
D
3
V
3
D
3
V
3
G
N
D
G
N
D
D
5
V
L
G
N
D
V
S
_
O
N
5
V
2
CN8009
CN8008
HIC8002
alarm B/D
C
N
8
0
0
7
C
N
8
0
0
4
CN8006
CN8005
HIC8003
VS sub B/D
HIC8001
PFC sub B/D
CN8002
V
S
D
5
V
L
V
C
C
G
N
D
G
N
D
V
E
G
N
D
V
S
G
N
D
P
F
C
0
V
V
C
C
T-VS
T-VSCAN
T-VCC
T-VSET
T-VA
GND T-3V3 T-5V 9V_Standby 5V2
T-VE
T-VCC-S T-0V
T-VPFC
T
-
P
F
C
_
V
C
C
GREEN
GREEN
GREEN
LED8001
LED8002
LED8003
FAIL
RED
LED8004
HOT COLD UP
DOWN
V 5 8 1 ~ V 0 6 1 V 5 7 1 s V 1
V 0 8 ~ V 5 6 V 0 7 a V 2
V 0 7 1 ~ V 0 5 1 V 0 6 1 e V 3
V 5 9 0 8 1 ~ V 0 6 1 V 3 7 1 t e s V 4
V 5 7 - ~ V 5 5 - V 0 6 - n a c s V 5
V 6 ~ V 0 . 4 V 2 . 5 L V 5 D 6
V 6 . 5 ~ V 5 V 3 . 3 3 V 3 D 7
d e x i F V 5 1 c c V 8
47 SDI_PDP
6.2.4 PSU 42" SD v4
V 5 1 2 ~ V 5 9 1 % 1 V 7 0 2 S V 1
V 0 7 ~ V 0 5 % 5 . 1 V 0 7 A V 2
V 0 1 1 ~ V 0 7 % 5 . 1 V 0 1 1 E V 3
V 0 1 2 ~ V 0 8 1 % 5 . 1 V 8 9 1 T E S V 4
V 0 9 1 - ~ V 0 7 1 - % 5 . 1 V 5 8 1 - N A C S V 5
d e x i F % 5 V 5 B S V 6
d e x i F % 5 V 5 1 G V 7
d e x i F % 5 V 2 . 5 L V 5 D 8
d e x i F % 5 V 3 . 3 3 V 3 D 9
48 SDI_PDP
6.2.5 PSU 42" HD v3
VS
VSCAN
GND
VSET
GND
CN8003
VCC
GND
D5VL
VR8004
VS
VR8003
VSET
VR8005
VSCAN
VR8009
D5VL
VR8006
D3V3
VR8007
VA
VR8002
VSB
VR8008
VE
CN8001
AC INPUT
9V_Standby
GND
8V6
GND
5V_SW
GND
12V
GND
POWER OK
5V_Relay Io_2
GND
GND
VA
GND
VA
DC Prot
GND
GND
PIPQ
GND
5V2
GND
Temp Sensor
D
3
V
3
D
3
V
3
G
N
D
G
N
D
D
5
V
L
G
N
D
V
S
_
O
N
5
V
2
CN8009
CN8008
HIC8002
alarm B/D
C
N
8
0
0
7
C
N
8
0
0
4
CN8006
CN8005
HIC8003
VS sub B/D
HIC8001
PFC sub B/D
CN8002
V
S
D
5
V
L
V
C
C
G
N
D
G
N
D
V
E
G
N
D
V
S
G
N
D
P
F
C
0
V
V
C
C
T-VS
T-VSCAN
T-VCC
T-VSET
T-VA
GND T-3V3 T-5V 9V_Standby 5V2
T-VE
T-VCC-S T-0V
T-VPFC
T
-
P
F
C
_
V
C
C
GREEN
GREEN
GREEN
LED8001
LED8002
LED8003
FAIL
RED
LED8004
HOT COLD UP
DOWN
V 0 0 4 ~ V 0 7 3 V 2 V 5 8 3 C F P 1
V 5 8 1 ~ V 0 6 1 % 1 V 5 7 1 S V 2
V 0 8 ~ V 5 6 % 1 V 0 7 A V 3
V 0 7 1 ~ V 0 5 1 % 2 V 0 6 1 E V 4
V 0 8 1 ~ V 0 6 1 % 2 V 3 7 1 T E S V 5
V 5 7 - ~ V 5 5 - % 2 V 0 6 - N A C S V 6
V 0 . 6 ~ V 0 . 4 % 2 V 2 . 5 L V 5 D 7
V 0 . 4 ~ V 8 . 2 % 2 V 3 . 3 3 V 3 D 8
d e x i F % 5 V 5 1 C C V 9
V 0 . 6 ~ V 5 . 3 % 3 V 4 . 5 2 V 5 0 1
49 SDI_PDP
6.2.6 PSU 42" HD v4
V 0 1 2 ~ V 0 9 1 V 8 0 2 s V 1
V 0 7 ~ V 0 5 V 0 7 a V 2
V 5 0 1 ~ V 0 8 V 0 9 e V 3
V 5 0 2 ~ V 0 8 1 V 5 9 1 t e s V 4
V 5 0 2 - ~ V 0 7 1 - V 0 9 1 - n a c s V 5
d e x i F V 5 b s V 6
d e x i F V 5 1 g V 7
d e x i F V 2 . 5 L V 5 D 8
d e x i F V 3 . 3 3 V 3 D 9
50 SDI_PDP
6.2.7 PSU 50" HD v3
VG
VS
VA
VR8005
VR8009
VR8004
SX
S
Y
CN8002
C
N
8
0
0
3
D
5
V
L
V
6
G
N
D
G
N
D
G
N
D
G
N
D
V
5
V
5
V
0
V5
V9
GND
GND
GND
GND
GND
GND
GND
GND
D6V
V6
Yscan
Vset
C
N
8
0
0
6
VA
VA
VA
VA
B
U
F
F
E
R
1
C
N
8
0
0
6
GND
D6V
D3V3
V6
V0
V0
+5V2
I
V
-
2
C
N
8
0
0
4
H
J
C
8
0
0
3
12V
GND
D5V_5W
GND
GND
8V8
+9V_STBY
GND
GND
POWER_OK
+5V_RELAY_IDZ
STAND_BY
1
I
V
-
3
DC_PROT_IN
PIRO
GND
GND
GND
GND
THERMAL_DET
+5V2
1
C
N
8
0
0
7
S/N
H8008
VR8007
D3V3
+5VSB
VR8208
VR8006
D5V
Vedj
Vuo
SL
G
N
D
G
N
D
G
N
D
G
N
D
D
3
V
3
D
3
V
3
V
S
_
O
N
CN8008
A55V CODE : LJ44-00065A
P5-503-PH
AC INPUT
N
I
L CN8001
100-240V ~ 50/60Hz BA
W
A
R
N
I
N
G
F
O
R

C
O
N
T
I
N
U
E
D

P
R
O
T
E
C
T
I
O
N
A
G
A
I
N
S
T

R
I
S
K

O
F

F
I
R
E
,
R
E
P
L
A
C
E

O
N
L
Y

W
I
T
H

S
A
M
E

T
Y
P
E

A
N
D

R
A
T
I
N
G

O
F

F
U
S
E
.
CAUTION
H8001
TOP
H8002
PCB NAME
VER. NO.
SHEET
FILE NAME
P5-503-PHINZI
00M5510408191
1 OF 6
P5-503-PHINZ1 .PCB
DESIGN CHECK APPROVE
00MS5510408191
DIPPING
UL6500:E240806.UL60950:E166582
H8003
HOT (LIVE)
CN8009
D
C
_
V
C
C
G
N
D
G
N
D
V
P
F
C
IV - 1 COLD (ISOLATED)
H8005
COMP.SILK SCREEN -P 1/6 -
H8004
PBA Rev HOT (LIVE)
COLD (ISOLATED)
A B C D E F G H I
1 2 3 4 5 6 7 7 9
VR8001
VPFC
H
C
8
0
0
1
DONGAH ELECOMM
V 0 0 4 ~ V 0 7 3 V 2 V 5 8 3 C F P 1
V 5 8 1 ~ V 0 6 1 % 1 V 5 7 1 S V 2
V 0 8 ~ V 5 6 % 1 V 0 7 A V 3
V 0 7 1 ~ V 0 5 1 % 2 V 0 6 1 E V 4
V 0 8 1 ~ V 0 6 1 % 2 V 3 7 1 T E S V 5
V 5 7 - ~ V 5 5 - % 2 V 0 6 - N A C S V 6
V 0 . 6 ~ V 0 . 4 % 2 V 2 . 5 L V 5 D 7
V 0 . 4 ~ V 8 . 2 % 2 V 3 . 3 3 V 3 D 8
d e x i F % 5 V 5 1 C C V 9
V 0 . 6 ~ V 5 . 3 % 3 V 4 . 5 2 V 5 0 1
51 SDI_PDP
6.2.8 PSU 50" HD v4
7. Esquemas Eltricos e Layouts
No aplicados.
V 5 1 2 ~ V 5 9 1 % 1 V 0 0 2 S V 1
V 0 7 ~ V 0 5 % 5 . 1 V 0 7 A V 2
V 0 1 1 ~ V 0 7 % 5 . 1 V 0 0 1 E V 3
V 0 1 2 ~ V 0 8 1 % 5 . 1 V 5 9 1 T E S V 4
V 5 8 1 - ~ V 0 7 1 - % 5 . 1 V 5 7 1 - N A C S V 5
d e x i F % 5 V 5 B S V 6
d e x i F % 5 V 5 1 G V 7
d e x i F % 5 V 2 . 5 L V 5 D 8
d e x i F % 5 V 3 . 3 3 V 3 D 9
52 SDI_PDP
8. Ajuste
indce deste captulo:
8.1 Ajustes 37 SD v4
8.4 Ajustes 42 HD v3
8.9 Valores ajustados (todas as telas)
Nota:
As figuras podem diferir devido aos diferentes modelos.
Importante: Remova todos os saltos no-padro e resete todos as
chaves DIP, aps a manuteno!
1. O padro de ajuste para Branco Total (local CN2008 no
Painel Lgico).
2. ajuste Vsch (veja Figura Localizando ponto de teste LJ92-0102A
para -38V (veja Figura Ajuste de forma de onda (Painel -Y)).
Cheque com um multmetro digtal, conectado entre o ponto de
teste Y-scan e grupo. Ajuste da tenso com
VR5000.
3. Cheque forma de onda usando um Osciloscpio.
Desencadeando atravs do V_TOGG do Painel LOGIC (veja
Figura Logic PWB).
Conecte o ponto de teste ODD , localizado no centro do
Y_buffer (veja Figura Localizando Potencimetro LJ92-
01149A), para outro canal, ento verifique a primeira
forma de onda Subfield de um TV-Field.
Cheque a forma de onda ajustando Diviso Horizontal do
osciloscpio.
4. Ajuste o tempo plano da rampa crescente do 1st subframe para
40 S com VR5001 (veja Figura Ajuste do tempo plano da rampa
crescente).
5. Ajuste o tempo plano da rampa decrescente do 1st subframe
para 16 s com VR5002 (veja Figura Ajuste do tempo plano
decrescente).
Este um ajuste difcil.
mais fcil e mais preciso fazendo o seguinte:
Conte 3 pulsos entre A e B;
Ajuste as diferenas entre A e B para 40 V; o
tempo entre C e D ser ento automaticamente
ajustado aproximadamente em 16 S
Ajustes do osciloscpio: vertical 20VDC/div,
horizontalmente 10 S/div.
6. Cheque com o osciloscpio se a tenso do Vsch -38 V
(veja Figura Y-scan forma de onda H ).
Nota especial: muito importante, que voc execute este
ajuste no 1st Sub-Field (SF) do 1st Frame da forma de
onda Reset e ento mova para o terceiro Sub-field para
ajustar.
Figura 8-1 Ajuste de forma de onda (Y-Board)
Figura 8-2 Ajuste do tempo plano da rampa crescente (Y-Board)
G_14992_001.eps
190106
Adjust VR5001 to set the time of
Yrr( Rising Ramp) 40 s
Adjust VR5002 to set the time
of Yfr (Falling Ramp_1st) 16 s
Adjust VR5000 to set the voltage to -38 V.This
alignment can be executed by using a DMM, the
+ of the DMM on Y-scan H test point
40 s
16 s
Ch2 = 100V/2ms/div Ch2 = 100V/20s/div G_14992_002.eps
190106
53 SDI_PDP
Figura 8-3 Ajuste de tempo plano da rampa decrescente (Y-Board)
Figura 8-4 Y-scan forma de onda H (Y-Board)
Figura 8-5 Localizao de ponto de teste LJ92-01021A
Figura 8-6 Localizao de potencimetro LJ92-01149A
Ch2 = 100V/2ms/div Ch2 = 20V/10s/div G_14992_003.eps
190106
Not easy to set to 16 s
Ch2 = 40us/50V/DC/div
G_14992_004.eps
190106
G_14993_001.eps
240306
1 Vsch
1. VR5000 Adjustment:
Falling ramp flat time: 16 us
Rising ramp flat time: 40 us
Vsch TP: 38 V
F_14991_051.eps
240306
1 TP_ODD
54 SDI_PDP

Figura 8-7 Localizao de potencimetro LJ92-01149B
Figura 8-8 Ajuste de forma de onda (painel Y-Main )
Figura 8-9 Painel Logic
Falling ramp flat time: 16 us
Rising ramp flat time: 40 us
Vsch TP: 38 V
G_14991_066.eps
140206
1 V_TOGG
1 CN2008
55 SDI_PDP
Figura 8-10 Procedimento de ajuste (42 SD v2)
Figura 8-11 Forma de onda do painel X e Y (42 SD v2)
1) Preparao
1
Inserirr J8002 no painel PSU
2 Conectar a chave Jig
3 Coloque os interruptores painel Logic
no modo interno, para gerar uma
tela de Totla Branco.
Modo Externo Modo Interno
1 2 3 4 1 2 3 4
4 Conecte a alimentao jig
Conecte o Osciloscpio:
5 CH1: V-SYNC (CN201)
6 CH2: Y-sada (OUT4)
7 CH3: X-sada (TP OUT)
8 Conecte o Painel Key-scan
2) Ligue.
- Ligue o chave Power
- Cheque o LED no Painel Board
- Cheque a forma de onda dos paineis X- e Y-
(Refere-se a figura abaixo)
Vsync
Y-Sada
X-Sada
56 SDI_PDP
Figura 8-12 Como ajustar a forma de onda (42 SD v2)
1) Produza um Branco Total na Tela.
2) Observe a forma de onda usando o Osciloscpio.
a Cheque OUT4 TP no Y-buffer(acima).
Observe a forma de onda da terceira onda do 1TV-Field.
b Ajuste a diviso do osciloscpio como a figura a esquerda
c Ajuste o perodo do Vset em 10S, do -Vsc(1) em 20s,
do -Vsc(2) em 5s, sintonizando VR (Resistor Varivel)
(apenas,quando voc ajustar cada perodo do -Vsc(1) & -Vsc(2)
ajuste a Diviso Vertical do osciloscpio em '2V ou 5V')
d VR para Vset : VR5003 (Y_principal)
VR para -Vsc(1) : VR5001 (Y_principal)
VR para -Vsc(2) : VR5002 (Y_principal)
Procedimentos
57 SDI_PDP
1. Coloque os interruptores no Painel Logic na posio
interna para conseguir um Padro de Branco Total.
2. Voc pode encontrar a localizao do ponto de teste e
usar o potencimetro na Figura Localizao de Potencimetro.
3. Ajuste Vsch para 40 V com VR5004.
4. Cheque a forma de onda com um Osciloscpio.
Traga o sinal desencadeado do ponto de teste marcado com V-
sync no Painel Logic .
Conecte o ponto de teste marcado com OUT 4, localizado no
centro do Painel Y_buffer do outro canal, e ento
cheque a primeira forma de onda Subfield operando de uma TV-
Field.
Cheque a forma de onda novamente aps ajustar a Diviso
Horizontal. Cheque a forma de onda Reset quando o Nvel
V_TOGG for mudado.
Ajuste o Vset para 10s ajustando VR5002.
Ajuste o tempo de manuteno Decrescente para 30 s ajustando
VR5003.
Troque a posio da forma de onda do Osciloscpio para o
3rd Subfield e ento ajuste o tempo de manuteno Decrescente
para 30s ajustando o VR5001. A manuteno da seo GND
poder ser checada aps a Diviso Vertical ser re-ajustada
para '2 V ou 5 V'.
Aviso especial: muito importante, que voc execute este
ajuste no 1st Sub-Field (SF) do 1st Frame da forma de onda
Reset e ento mova para o 3rd Sub-field para
ajust-lo.
Figura 8-13 Modo interruptor DIP : Externo
Figura 8-14 Modo interruptor DIP : Interno
Figura 8-15 Ajuste da inclinao da forma de onda rampa TCP (Y-Painel)
1 2 3 4
1 2 3 4
Ajustando VR5003 para ajustar o tempo
do Yfr (Falling Ramp_1st) 30 s
do Yrr (Rising Ramp) 10 s
do Yfr (Falling Ramp_3rd) 30 s
Ajustando VR5004 para ajustar a tenso
do Vsch (Scan high voltage) 40 V
tempo de manuteno crescente
tempo de manuteno decrescente
58 SDI_PDP
Figura 8-16 Rampa Crescente
Figura 8-17 Rampa Decrescente
Figura 8-18 Localizao do Potencimetro
(V)
50V/div.
DC=0V
20ms/div.
(t)
40V
(V)
20V/div.
50ms/div.
(t)
4. VR5001 ajuste: 3rd SF Rampa Decrescente tempo plano => Typ. 30 sec
* Preste ateno para concluir o ajuste acima
1. VR5004 ajuste: Vsch TP => 40 volt
2. VR5002 ajuste: Rampa Crescente tempo plano: Typ. 10 sec
3. VR5003 ajuste: Rampa Crescente tempo plano => Typ. 30 sec
VR5003
VR5002
VR5001
VR5004
TP:Vsch
59 SDI_PDP
8.4 Alignments 42 HD v3
1. Coloque os interruptores no Painel Logic na posio
interna para conseguir um Padro de Branco Total.
2. Ajuste Vsch para o mximo Clock-wise usando VR5004 (Vsch
poder ser conectado para "+" unidade do DMM).
3. Cheque a forma de onda usando o Osciloscpio.
Desencadeado atravs de V_TOGG do Painel LOGIC.
Conecte o Ponto de Teste OUT 4 no centro do Y_buffer
para outro canal, e ento cheque a primeira forma de onda Subfield
operando de uma TV-Field.
Cheque a forma de onda novamente aps o ajuste da Diviso
V_TOGG for mudado.
Ajuste o Vset para 20 s ajustando VR5002. A manuteno da
seo GND poder ser checada aps a Diviso Vertifcal ser re-
ajustada para '2 V ou 5 V'.
Ajuste o tempo de manuteno Decrescente para 20 s ajustando
VR5006.
Troque a posio da forma de onda do Osciloscpio
3rd Subfield e ento ajuste o tempo de manuteno Crescente
para 10s ajustando o VR5003. A seo de manuteno GND
poder ser checada aps a Diviso Vertical ser re-ajustada
para '2 V ou 5 V'.
Aviso especial: muito importante, que voc execute este
ajuste no 1st Sub-Field (SF) do 1st Frame da forma de onda
Reset e ento mova para o 3rd Sub-field para
ajust-lo.
Figura 8-21 Modo interruptor DIP : Externo
Figura 8-22 Modo interruptor DIP : Interno
Figura 8-23 Ajuste da inclinao da forma de onda da rampa TCP (Y-Painel)
1 2 3 4
1 2 3 4
Ajuste VR5003 para ajustar o tempo
do Yrr (Rising Ramp) 20 s
Ajuste VR5004 para ajustar a tenso
doVsch (Scan high voltage) 40 V
tempo de manuteno crescente
tempo de manuteno decrescente
60 SDI_PDP
Figura 8-24 Rampa Crescente Figura 8-25 Rampa Decrescente
Figura 8-26 Localizao do potencimetro
(V)
50V/div.
DC=0V
20ms/div.
(t)
40V
(V)
20V/div.
50ms/div.
(t)
1. VR5004 / ajuste; Clock-wise para mximo
2. VR5005/ ajuste; Clock-wise para mximo
3. VR5001/ ajuste; Clock-wise para 4
th
diviso
4. VR5002 ajuste: Rampa Crescente tempo plano:
=> Typ. 20usec
6. VR5003 ajuste: 3th SF Rampa Decrescente tempo plano
=> Typ. 10usec
5. VR5006 ajuste: Rampa Decrescente tempo plano
=> Typ. 20usec
VR5004
VR5005
VR5001
VR5003
VR5002 VR5006
61 SDI_PDP
Figura 8-27 Localizao de Potencimetro LJ92-00981A
Figura 8-28 Localizao de potencimetro LJ92-00981B
F_14991_071.eps
140206
F_14991_072.eps
140206
62 SDI_PDP
1. Para ser Padro Branco Total (coloque CN2034 no
Painel Logic ).
2. Cheque forma de onda usando um Osciloscpio.
Desencadeado atravs de V_TOGG para Painel LOGIC .
Conecte o Ponto de Teste OUT 240 no centro do
Y_buffer para outro canal, e ento cheque a primeira forma
de onda aid-reset da ltima sustentao do 1TV-Field.
Cheque a forma de onda novamente aps ajustar a
Diviso Horizontal.
Cheque a forma de onda Reset quando o Nvel V_TOGG
for trocado.
Ajuste o tempo plano da rampa crescente para 60 s com
VR5001.
Ajuste o tempo plano ou a rampa decrescente para 80 s
com VR5003.
Figura 8-29 Localizao de Potencimetro
Figure 8-30 Localizao de Jumper (Painel Logic)
Figura 8-31 Ajuste da forma de onda (Y-Main painel)
G_14993_002.eps
270306
1 CN2034
F_14991_073.eps
140206
63 SDI_PDP
1. Para ser Padro de Branco Total (coloque jumper CN2072 no
Painel Logic ).
2. Cheque a forma de onda usando um Osciloscpio.
Desecadeado atravs de V_TOGG para Painel LOGIC.
Conecte o ponto de Teste OUT 240 no centro de
Y_buffer para outro canal, e ento cheque a primeira forma de
onda aid-reset da ltima sustentao de uma TV-Field.
Cheque a forma de onda novamente aps ajustar a
Diviso Horizontal.
Cheque a forma de onda Reset quando o Nvel V_TOGG
for trocado.
Ajuste 15V pelo VR5002.
Ajuste 100V e 50us pelo VR5001
Figura 8-32 Localizao de Jumper (Painel Logic )
Figura 8-33 1st subfield da ltima sustentao do 1 frame
Figura 8-34 Rampa crescente do aid-reset
Figura 8-35 Rampa decrescente do aid-reset
G_14993_003.eps
270306
1 CN2072
F_14991_023.eps
030805
F_14991_024.eps
030805
F_14991_025.eps
030805
F_14991_026.eps
160206
VR5002 Adjustment : Falling ramp(Yfr)
VR5001 Adjustment : Risi
LJ92 - 01200A
ng ramp(Yrr)
64 SDI_PDP
1. Coloque os interruptores no Painel Logic Board na posio
interna para conseguir um Padro de Branco Total (veja Figura Posies
do interruptor DIP)
2. Ajuste Vsch para 25 V usando VR5901_VSC_h (Vsc_h
poder ser conectado para "+" unidade do DMM).
3. Cheque a forma de onda usando o Osciloscpio.
Desencadeado atravs de V_TOGG para Painel LOGIC .
Conecte o Ponto de Teste OUT 4 da central Y_buffer
para outro canal, e ento cheque a primeira forma de onda Subfield
operando de um TV-Field.
V_TOGG for trocado.
Ajuste o Tempo Plano Rampa Crescente para 50 s pelo
VR5000. A seo de manuteno GND poder ser
checada aps a Diviso Vertical for re-ajustado para 2V
ou 5 V'.
Ajuste o tempo de manuteno Decrescente para 35 s
pelo VR5001.
Troque a posio da forma de onda do Osciloscpio para
3rd Subfield e ento ajuste o tempo de manuteno Cres-
cente para 20s ajustado pelo VR5002.
A seo de manuteno GNDpoder ser checada aps a
Diviso Vertical ser re-ajustada para '2 V ou 5 V'.
Aviso especial: Quando voc ajusta a inclinao da forma de
onda, verifique e ajuste baseado na forma de onda Reset do
1st Sub-field do 1st Frame e ento mova para o 3rd Sub-field para
ajust-lo.
Figura 8-37 Ajuste da inclinao da forma de onda da rampa TCP (Y-Painel)
Figura 8-38 Rampa Crescente
Figura 8-39 Rampa Decrescente
do Yrr( Rising Ramp) 50 s
Ajuste VR5901 para ajustar a tenso
do Vsch [Scan high voltage ] 25V
(V)
50V/div.
DC=0V
20ms/div.
(t)
40V
(V)
20V/div.
50ms/div.
(t)
65 SDI_PDP
Figura 8-40 Localizao do Potencimetro
1. VR5901(Vscan_h) / ajuste; 25V
2. VR5901/(Vscan) / ajuste; -90V
3. VR5901/ ajuste; Fix
4. VR5000 ajuste: Tempo plano rampa Crescente:
=> Typ. 50 sec
6. VR5002 ajuste : 3th SF Tempo plano ramp Decrescente
=> Typ. 20 sec
5. VR5001 ajuste : Tempo Plano Rampa Decrescente
=> Typ. 35 sec
VR5004 VR5005
VR5001
VR5000
VR5002
VR5006
66 SDI_PDP
Figura 8-41 Localizaes de Potencimetro LJ92-00853A Figura 8-42 Localizaes de potencimetro LJ92-00853B
Figura 8-43 Posio de interruptor DIP
F_14991_076.eps
140206
F_14991_077.eps
140206
< Inter no>
< Ex ter no>
67 SDI_PDP
1. Para ser Padro Branco Total (coloque jumper CN2012 no
Painel Logic).
2. Localize todos os pontos de teste e potencimetros do painel na
mo.
Desencadeado atravs do V_TOGG do Painel LOGIC .
Conecte o Ponto de Teste CN5511 do Y_buffer para
outro canal, e ento cheque a primeira forma de onda Subfield
operando de um TV-Field.
V_TOGG for trocado.
Ajuste o Tempo plano da rampa Crescente para 90 s ajustado por
VR5000.
Ajuste o tempo de manuteno Decrescente par 80 s ajustado por
VR5001.
Figura 8-44 Conector Jumper CN2012 / ComPair no painel v4 Logic
ComPair
CN2012
1
st
Sub Field
Ajuste VR5000 para ajustar o tempo do
Yrr (Main Reset Rising Ramp) 90 us
Ajuste VR5001 para ajustar o tempo do
Yfr (Main Reset Falling Ramp) 80 us
68 SDI_PDP
Figura 8-45 Ajuste da inclinao da forma de onda da rampa TCP (Y_Painel)
Figura 8-46 Rampa crescente
Figura 8-47 Rampa decrescente
VR5001 ajuste:
Tempo plano
rampa decrescente
Typ. 80usec
VR5000 ajuste :
Tempo plano
rampa crescente =>
Typ. 90usec
=>
69 SDI_PDP
8.9 Ajuste de valor (todas as telas)
Tabela 8-1 Ajuste de tabela Y PWB
Modelo Forma de onda Item Padro
37SD v4 Rising_Ramp VR5001 30 s (30 ~ 40)
Falling_Ramp_1st VR5002 16 s (10 ~ 20)
Vsch VR5000 38 V
42 SD v2 Rising_Ramp (Vset) VR5003 10 s
-Vsc 1 VR5001 20 s
-Vsc 2 VR5002 5 s
42 SD v3 Rising_Ramp VR5002 10 s
Falling_Ramp_1st VR5003 30 s
Falling_Ramp_3rd VR5001 30 s
Vsch VR5004 40 V
42 SD v4 Rising_Ramp VR5001 60 s
42 HD v3 Rising_Ramp VR5002 10 s
Vsch Scan high voltage VR5004 40 V
42 HD v4 Rising_Ramp VR5001 15 V
Vsch Scan high voltage VR5901 25 V
70 SDI_PDP
9. Descrio de Circuitos, Lista Abreviaes e IC Data Sheets
Indce deste captulo:
9.1 Principal funo de Cada Painel
9.2 Lista de Abreviaes
9.3 IC Data Sheets
9.1 Principal funo de Cada Painel
9.1.1 Painel X Main
O painel X Main gera um sinal de drive chaveando o
FET na sincronizao do tempo do painel logic principal e
alimenta o eletrodo X do painel com o sinal de drive
atravs do conector.
1. Formas de onda mantm a tenso (incluindo ERC).
2. Gera X sinal de rampa crescente.
3. Mantm Ve bias entre intervalos Scan .
9.1.2 Painel Y Main
O painel Y Main gera um sinal de drive signal chaveando o
FET na sincronizao do tempo do painel logic Main e
alimenta sequencialmente o eletrodo Y do painel com o sinal
de drive atravs do IC scan driver no painel Y-buffer. Este
painel conectado ao terminal Y do painel tem as seguintes
funes principais:
1. Formas de onda mantm a tenso (incluindo ERC).
2. Gera Rampa Decrescente Y-rising .
3. Mantm V scan bias.
9.1.3 Painel Logic Main
O painel Logic Main gera sadas do sinal de sada do endereo
drive e o sinal de drive X,Y processado nos sinais de vdeo.
Estes Paineis buffers guia o endereo do sinal de sada e
aliment-o para o endereo do IC drive (mdulo COF, sinal de
vdeo -XY gerando sinal de drive, circuito memria de chassis/
reorganizao de endereo de dados).
9.1.4 Logic Buffer (E, F)
O Logic Buffer transmite sinal de dados e sinal de controle.
9.1.5 Painel Y Buffer (Acima, Abaixo)
O painel Y Buffer consiste de paineis acima e abaixo que
alimenta o Y-terminal com formas de ondas scan. O painel
compreende oito ICs scan driver (ST microeletrnicos STV
7617: 64 ou pinos de sada 65 ), mais quatro ICs
para o SD class.
9.1.6 Filtro de Rudo AC
O filtro de Rudo AC tem a funo de remover os rudos (baixa
frequncia) e bloquear ondas. Afeta nves de segurana
EMC, EMI.
9.1.7 TCP (Tape Carrier Package)
O TCP aplica o pulso Va no endereo do eletrodo e
representa endereo de descarga pela diferena de potencial
entre o pulso Va e o pulso aplicado para o eletrodo Y.
O TCP compreende quatro dados ICs driver ICs (STV7610A: 96
sada de pinos). Sete CPs so requisitados para sinal scan.
9.2 Lista de Abreviaes
AC Corrente alternativa
COF Circuit On Foil
DC Corrente Direta
ERC Circuito de Energia recuperada
ESD Discarga Esttica Eltrica
FET Field Effect Transistor
FFC Cabo Plano metlico
FPC Circuito Impresso Flexvel
FTV Televisor tela Plana
HD Alta Definio
I/O Entrada/Sada
IC Circuito Integrado
LB Logic Buffer
LED Light Emitting Diode
LVDS Sinal Diferencial de Baixa Tenso
PCB Painel de Circuito Impresso (igual PWB)
PDP Painel Plasma Display
PSU Fonte de Alimentao
PWB Painel de Circuito Impresso (igual PCB)
RGB Vermelho,Verde,Azul cores espaciais
SD Definio Padro
SDI Samsung Display Industry (alimentao)
SMPS Alimentao Modo Chaveado
SSB Painel de Pequenos Sinais
SF Sub Field
TCP Tape Carrier Package
VR Resistor Varivel
Vsc Tenso Scan
YBL Y Buffer painel abaixo
YBU Y Buffer painel acima
YM Y Main painel
9.3 IC Data Sheets
No aplicado.

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