2011 Tese Pppraça

UNIVERSIDADE FEDERAL DO CEAR
CENTRO DE TECNOLOGIA
PROGRAMA DE PS-GRADUAO EM ENGENHARIA ELTRICA

CONVERSORES DE ALTO GANHO DE TENSO E ESTGIO
NICO APLICADOS A SISTEMAS DE ENERGIAS
RENOVVEIS COM BATERIAS

Paulo Peixoto Praa

Fortaleza
Agosto de 2011

ii
PAULO PEIXOTO PRAA

CONVERSORES DE ALTO GANHO DE TENSO E ESTGIO
NICO APLICADOS SISTEMAS DE ENERGIAS
RENOVVEIS COM BATERIAS

Tese submetida Universidade Federal do
Cear como parte dos requisitos para obteno
do grau de Doutor em Engenharia Eltrica.

Orientador: Prof. Dr. Luiz Henrique Silva
Colado Barreto
Co-orientador: Prof. Dr. Demercil de Souza
Oliveira Jr.

Fortaleza
Agosto de 2011

iii

Dados Internacionais de Catalogao na Publicao
Universidade Federal do Cear
Biblioteca de Cincias e Tecnologia

P91c Praa, Paulo Peixoto
Conversores de alto ganho de tenso e estgio nico aplicados a sistemas de energias
renovveis com baterias / Paulo Peixoto Praa. 2011.
168 f. : il. color., enc. ; 30 cm.

Tese (doutorado) Universidade Federal do Cear, Centro de Tecnologia, Departamento de
Engenharia Eltrica, Programa de Ps-Graduao em Engenharia Eltrica, Fortaleza, 2011.
rea de Concentrao: Eletrnica de Potncia e Acionamentos
Orientao: Prof. Dr. Luiz Henrique Silva Colado Barreto
Coorientao: Prof. Dr. Demercil de Souza Oliveira Jnior.

1. Eletrnica de potncia. 2. Alta tenso. 3. Baterias eltricas. I. Ttulo.

CDD 621.3

iv

v

Se cheguei at aqui foi porque me apoiei no ombro dos gigantes
(Isaac Newton)

Se, a princpio, a ideia no absurda, ento no h esperana para ela
(Albert Einstein)

vi

A Deus,
Por ter me concedido a vida, minha Famlia,
meus Amigos, meu carter, minha determinao
e uma oportunidade desta magnitude.

vii

Aos meus pais Paulo e Tnia,
Ao meu irmo Rodrigo,
Aos meus Avs Rocicler(), Montezuma(), Maria() e Manoel(),
A meus tios Adrito e Snia (meus segundos pais),
A todos da minha famlia que no os citei,
Eu dedico essa vitria.

viii
AGRADECIMENTOS

Primeiramente a Deus, pelo dom da vida e pela chance que me foi concedida.
Ao professor e amigo Dr. Luiz Henrique Silva Colado Barreto, pela sua orientao,
amizade e disponibilidade durante todo esse tempo.
Ao professor e amigo Dr. Demercil de Souza Oliveira Jr., pela orientao, presena
constante e disponibilidade nos momentos de dificuldade, pela vasta experincia e pelos
conhecimentos transmitidos. Obrigado pela pacincia.
Ao professor Ricardo Th e sua esposa professora Graa pela recepo no programa
de ps-graduao e pelo incentivo durante todo o curso.
Aos professores do Departamento de Engenharia Eltrica da UFC, Fernando Antunes,
Bismark Claure, Ren Bascop, Ruth Leo, Paulo Carvalho, Jos Carlos, Arthur Plnio,
Laurinda, Sergio Daher, Kleber Lima, Gustavo Castelo Branco, Ccero Cruz, Jos Almeida,
Tomz Nunes, Ricardo Th e Otaclio Almeida, aos funcionrios do departamento Rafael e
Mrio Srgio, responsveis diretamente ou indiretamente pela minha formao no programa
de Doutorado.
Ao tcnico Pedro, pela disponibilidade no auxlio da montagem dos prottipos.
Aos meus amigos e colegas de mestrado e doutorado: Andr Lima, dson, Antonio
Barbosa, Bruno, Dalton, ber, Edlson, Elmano, Fabola, Gustavo Henn, Hermnio, Lincon,
Luiz Daniel, Mnica, Nelber, Ranoyca, Raphael Amaral, Rmulo Leite, Rmulo Nunes,
Srgio Lima, Vandilberto, Vanessa, Victor de Paula e aos demais colegas de laboratrio que
de alguma forma contriburam.
Aos amigos de infncia, do ensino mdio e do cotidiano que continuam sempre
mantendo contato comigo: Tobias, Jayson, Jefferson, Klauss, Rodney, Ronald, Cntia, Liana,
Mrcio, Luciano, Marcelo, Halisson Alves, Belchior, Maria Daniela, Fernando Sobreira, Davi
Nunes, Rousseau, liver.
todas as pessoas que por motivo de esquecimento no foram citadas anteriormente,
vou deixando neste espao minhas sinceras desculpas.
vii

Praa, P. P.; Conversores de Alto Ganho de Tenso e Estgio nico Aplicados a Sistemas de
Energias Renovveis com Baterias, Universidade Federal do Cear UFC, 2011, 168p.

Este trabalho tem por objetivo apresentar um novo conceito para a concepo de conversores
para aplicaes em energias renovveis e carregamento de baterias com um nmero reduzido
de estgios de processamento. So desenvolvidas trs topologias diferentes de conversores de
alto ganho de tenso com um nico estgio de processamento e capaz de operar tanto com um
banco de baterias como com painis fotovoltaicos. A operao destes conversores permite que
as fontes de entradas (painis ou baterias) operem de forma natural, independentemente ou
complementarmente, compondo um barramento CC e apresentando a comutao suave dos
interruptores. Por fim, foram desenvolvidos trs prottipos para uma potncia de 500 W que
validam o princpio de funcionamento dos sistemas propostos apresentando alto rendimento,
alto ganho de tenso e boa regulao do barramento CC em todos os modos de operao.

Palavras-Chave: Eletrnica de Potncia, Alto Ganho de Tenso, Comutao Suave,
Estgio nico, Baterias e Painis Fotovoltaicos.

viii
Praa, P. P.; High voltage gain and single stage converters applied to renewable energies
using batteries, Universidade Federal do Cear UFC, 2011, 168p.

Taking into account the great technological development on renewable energy systems and
their applications on power electronics, this work presents a new concept of converters
applied to renewable systems and batteries charging with a reduced number of energy
processing stages. This work approaches three different high voltage gain converters
topologies with only one processing stage, and with bidirectional capability, with batteries,
and with photovoltaic panels. The operation of these converters allow that the inputs (PV-
panels or batteries), work independently or simultaneously, in order to compose a single DC
bus. Also, proposed topologies present natural soft-switching operation. At last, the three
prototypes were developed to work with a nominal power of 500W, validating the operation
principle of the proposed system, featuring high efficiency, high voltage gain, and good
voltage regulation on the DC bus.

Keywords: Power Electronics, High Voltage Gain, Soft-Switching, Single Stage,
Batteries and Photovoltaic Panels.

ix

SUMRIO
SUMRIO

LISTA DE FIGURAS ............................................................................................................. xii
LISTA DE TABELAS .......................................................................................................... xvii
SIMBOLOGIA .................................................................................................................... xviii
INTRODUO GERAL ......................................................................................................... 1
CAPTULO 1 - REVISO BIBLIOGRFICA, ESTADO DA ARTE ............................... 4
1.1 CONSIDERAES INICIAIS ..............................................................................................4
1.2 PRINCIPAIS TOPOLOGIAS DE CONVERSORES ELEVADORES DE TENSO DE
ALTO GANHO ...................................................................................................................................4
1.2.1 TOPOLOGIAS DE CONVERSORES BOOST DE ALTO GANHO COM
INDUTORES ACOPLADOS..........................................................................................................5
1.2.2 TOPOLOGIAS DE CONVERSORES BOOST DE ALTO GANHO COM CLULAS
MULTIPLICADORAS DE TENSO ............................................................................................9
CAPACITORES CHAVEADOS ..................................................................................................12
1.3 TOPOLOGIAS PROPOSTAS LEVANDO EM CONSIDERAO O NICO ESTGIO ............15
1.4 CONSIDERAES FINAIS ...............................................................................................17
CAPTULO 2 - ANLISE QUALITATIVA E QUANTITATIVA DO CONVERSOR
BOOST DE ALTO GANHO PARA A TOPOLOGIA I ...................................................... 19
2.1 CONSIDERAES INICIAIS ............................................................................................19
2.2 ANLISE QUALITATIVA DO CONVERSOR BOOST DE ALTO GANHO
UTILIZANDO INDUTORES ACOPLADOS...................................................................................19
2.2.1 PRINCPIO DE OPERAO .....................................................................................21
2.2.2 FORMAS DE ONDA TERICAS DO CONVERSOR ..............................................24
2.2.3 ANLISE QUANTITATIVA DAS ETAPAS DE OPERAO ................................25
2.2.4 GANHO ESTTICO DO CONVERSOR ...................................................................32
2.3 CONDIES DE COMUTAO SUAVE ........................................................................38
2.3.1 ANLISE DA COMUTAO SUAVE PARA A CHAVE SUPERIOR S1 .............39
2.3.2 ANLISE DA COMUTAO SUAVE PARA A CHAVE INFERIOR S2 ..............43
2.4 PROCEDIMENTO DE PROJETO PARA A TOPOLOGIA I .............................................45
2.4.1 PROJETO DO INDUTOR DE ENTRADA (L
IN
) ........................................................46
2.4.2 PROJETO DO INDUTOR SRIE (L
K
) .......................................................................49
2.4.3 PROJETO DO TRANSFORMADOR (T
R
) .................................................................51
2.4.4 DIMENCIONAMENTO DOS DIODOS RETIFICADORES D1-D2 .........................53
2.4.5 DIMENCIONAMENTO DOS INTERRUPTORES DE POTNCIA S1-S2 ..............54
x

SUMRIO
2.4.6 DIMENCIONAMENTO DOS CAPACITORES DE SADA C1-C2-C3-C4 .............55
BOOST DE ALTO GANHO PARA A TOPOLOGIA II .................................................... 58
UTILIZANDO CLULAS MULTIPLICADORAS DE TENSO ..................................................58
3.3 PRINCPIOS DE OPERAO ............................................................................................60
3.4 FORMAS DE ONDA TERICAS DO CONVERSOR .......................................................65
3.4.1 ANLISE QUANTITATIVA DAS ETAPAS DE OPERAO ................................66
3.4.2 GANHO ESTTICO DO CONVERSOR ...................................................................72
3.5 PROCEDIMENTO DE PROJETO PARA A TOPOLOGIA II ............................................76
IN
) ........................................................76
3.5.2 PROJETO DO INDUTOR DE AUXLIO COMUTAO (L
K
) ...........................79
3.5.3 DIMENSIONAMENTO DOS DIODOS RETIFICADORES D1-D6 .........................81
3.5.4 DIMENSIONAMENTO DOS INTERRUPTORES DE POTNCIA S1-S2 ..............82
3.5.5 DIMENSIONAMENTO DOS CAPACITORES DE SADA C1-C8 ..........................83
BOOST DE ALTO GANHO PARA A TOPOLOGIA III ................................................... 86
UTILIZANDO CLULAS DE COMUTAO SUAVE .................................................................86
4.3 PRINCPIOS DE OPERAO ............................................................................................88
4.4 FORMAS DE ONDA TERICAS DO CONVERSOR .......................................................93
4.5 ANLISE QUANTITATIVA DAS ETAPAS DE OPERAO PARA D>50% .............95
4.6 GANHO ESTTICO DO CONVERSOR PARA D>50% ..............................................100
4.7 ANLISE QUANTITATIVA DAS ETAPAS DE OPERAO PARA D<50% .............104
4.8 GANHO ESTTICO DO CONVERSOR PARA D<50% ..............................................109
4.9 CONDIO DE COMUTAO SUAVE ........................................................................113
4.9.1 ANLISE DA COMUTAO SUAVE PARA AS CHAVES INFERIORES ........113
4.9.2 ANLISE DA COMUTAO SUAVE PARA AS CHAVES SUPERIORES .......115
4.10 PROCEDIMENTO DE PROJETO PARA A TOPOLOGIA III ........................................117
IN
) ......................................................117
4.10.2 PROJETO DO AUTOTRANSFORMADOR DA CLULA DE COMUTAO DE
TRS ESTADOS (T
1
-T
2
) ............................................................................................................120
xi

SUMRIO
R1
-T
R2
) ......................................................121
4.10.4 DIMENSIONAMENTO DOS DIODOS RETIFICADORES D1-D2 .......................123
4.10.5 DIMENSIONAMENTO DOS INTERRUPTORES DE POTNCIA S1 S4 .........124
4.10.6 DIMENSIONAMENTO DOS CAPACITORES DE SADA C1-C2-C3-C4 ............126
4.11 CONSIDERAES FINAIS .............................................................................................126
CAPTULO 5 - RESULTADOS DE SIMULAO E EXPERIMENTAIS ................... 128
5.1 CONSIDERAES INICIAIS ..........................................................................................128
5.2 RESULTADOS PARA A TOPOLOGIA I .........................................................................128
5.2.1 RESULTADOS DE SIMULAO DA TOPOLOGIA I ..........................................129
5.2.2 RESULTADOS EXPERIMENTAIS DA TOPOLOGIA I .......................................132
5.3 RESULTADOS PARA A TOPOLOGIA II .......................................................................136
5.3.1 RESULTADOS DE SIMULAO DA TOPOLOGIA II ........................................137
5.3.2 RESULTADOS EXPERIMENTAIS DA TOPOLOGIA II ......................................140
5.4 RESULTADOS PARA A TOPOLOGIA III ......................................................................144
5.4.1 RESULTADOS DE SIMULAO DA TOPOLOGIA III .......................................144
5.3.2 RESULTADOS EXPERIMENTAIS DA TOPOLOGIA III.....................................147
5.5 CONSIDERAES FINAIS .............................................................................................152
CAPTULO 6 - CONCLUSO GERAL ............................................................................ 153
REFERNCIAS BIBLIOGRFICAS ............................................................................... 155
APNDICE A CIRCUITOS DE SIMULAO ............................................................ 161
APNDICE B ESQUEMTICOS DOS CONVERSORES .......................................... 165

xii

SUMRIO
LISTA DE FIGURAS

Figura 1 - Arquiteturas tradicionais de conversao de energia .................................................... 2
Figura 2 - Arquitetura proposta .................................................................................................. 2
Figura 1.1 - Topologia proposta por Tseng e Liang [11] ........................................................... 5
Figura 1.2 - a) Topologia proposta por [14] b) Topologia proposta por [15]............................. 6
Figura 1.3 - Topologia com dobrador de tenso proposta por [17] ............................................ 6
Figura 1.4 - Topologia proposta por [18] ................................................................................... 7
Figura 1.5 - a)Topologia proposta por[19] b)Topologia proposta por[23-24] c)Topologia
proposta por[25-26] .................................................................................................................... 7
Figura 1.8 - Topologia proposta por [34] ................................................................................. 10
Figura 1.9 - Topologia proposta por [33] ................................................................................. 11
Figura 1.10 - Topologia proposta por [36] ............................................................................... 11
Figura 1.18 Topologia I ......................................................................................................... 16
Figura 1.19 - Topologia II ........................................................................................................ 16
Figura 1.20 - Topologia III ....................................................................................................... 17
Figura 2.1 - Conversor boost de alto ganho (Topologia I) ....................................................... 19
Figura 2.2 - Estrutura cascateada baseada no conversor boost integrado ................................ 20
Figura 2.3 - Concepo da Topologia I .................................................................................... 21
Figura 2.4 - Primeira Etapa de Operao ................................................................................. 22
Figura 2.5 - Segunda Etapa de Operao ................................................................................. 23
Figura 2.6 - Terceira Etapa de Operao .................................................................................. 23
Figura 2.7 - Quarta Etapa de Operao .................................................................................... 24
Figura 2.8 - Formas de onda tericas da Topologia I ............................................................... 25
xiii

SUMRIO
Figura 2.9 - Circuito Equivalente da Primeira Etapa de Operao .......................................... 25
Figura 2.10 - Circuito Equivalente da Segunda Etapa de Operao ........................................ 27
Figura 2.11 - Circuito Equivalente da Terceira Etapa de Operao ......................................... 29
Figura 2.12 - Circuito Equivalente da Quarta Etapa de Operao ........................................... 30
Figura 2.13 - Etapas de Operao com Fontes Constantes....................................................... 33
Figura 2.14 - Formas de ondas tericas da corrente em LK e gatilho de S1 ............................ 33
Figura 2.15 - Grfico do Ganho Esttico em funo da Razo Cclica .................................... 37
Figura 2.16 - Grfico do Ganho Esttico em funo da corrente de carga parametrizada ....... 38
Figura 2.17 - Circuitos Equivalentes para Anlises da Comutao Suave para a Topologia I 38
Figura 2.18 - Tempo Morto Mnimo da chave S1 a)Tempo Morto Mximo da chave S1(b) .. 42
Figura 2.19 - Tempo Morto Mnimo da chave S2 a)Tempo Morto Mximo da chave S2(b) .. 45
Figura 2.20 - Tempos Mortos Mnimos e Mximos das chaves S1 e S2 ................................. 45
Figura 2.21 - Ncleo e Carretel do tipo EE .............................................................................. 47
Figura 2.22 - Dimenses do Ncleo NEE 55/28/21 ................................................................. 47
Figura 2.23 - Valores de Pico nas Chaves S1(a) e S2(b) para diferentes valores de L
K
.......... 49
Figura 2.25 - Tenso e Corrente em D1 e D2 ........................................................................... 53
Figura 2.26- Diagrama do Diodo Schotty MBR20200 ............................................................ 54
Figura 2.27 - Tenso e Corrente em S1 e S2 ............................................................................ 54
Figura 2.28 - Diagrama do MOSFET IRF2907 ........................................................................ 55
Figura 2.29 - Corrente em C1, C2, C3 e C4 ............................................................................. 56
Figura 3.1 - Conversor boost de alto ganho (Topologia II) ...................................................... 58
Figura 3.2 - Clulas Multiplicadoras de tenso (MCs) da Topologia II ................................... 59
Figura 3.3 - Concepo da Topologia II ................................................................................... 60
Figura 3.8 - Quinta Etapa de Operao .................................................................................... 63
Figura 3.9 - SextaEtapa de Operao ....................................................................................... 64
Figura 3.10 - Stima Etapa de Operao .................................................................................. 64
Figura 3.11 Oitava Etapa de Operao .................................................................................. 65
Figura 3.12 - Formas de onda tericas da Topologia II ........................................................... 66
Figura 3.13 - Circuito Equivalente da Primeira Etapa de Operao ........................................ 67
xiv

SUMRIO
Figura 3.14 - Circuito Equivalente da Segunda Etapa de Operao ........................................ 68
Figura 3.17 - Circuito Equivalente da Quinta Etapa de Operao ........................................... 69
Figura 3.18 - Circuito Equivalente da Sexta Etapa de Operao ............................................. 70
Figura 3.19 - Circuito Equivalente da Stima Etapa de Operao ........................................... 71
Figura 3.20 - Circuito Equivalente da Oitava Etapa de Operao............................................ 71
Figura 3.21 - Formas de ondas tericas da corrente em LK e gatilho de S1 ............................ 73
Figura 3.22 - Polgonos das Correntes nos Diodos .................................................................. 74
Figura 3.23 - Ganho Esttico x Corrente de Carga................................................................... 76
Figura 3.25 - Valores de Pico nas Chaves S1(a) e S2(b) para diferentes valores de L
K
.......... 79
Figura 3.27 - Tenso e Corrente nos Diodos D1 D6 ............................................................. 81
Figura 3.28 - Diagrama do Diodo Schotty MBR20100 ........................................................... 82
Figura 3.29 - Tenso e Corrente em S1 e S2 ............................................................................ 83
Figura 3.30 - Diagrama do MOSFET IRFP4710 ..................................................................... 83
Figura 4.1 - Conversor boost de alto ganho (Topologia III) .................................................... 86
Figura 4.2 - Clulas de Comutao de Trs Estados da Topologia III ..................................... 87
Figura 4.3 - Conversor Push-Pull clssico ............................................................................... 87
Figura 4.4 - Obteno da Clula de Comutao de Trs Estados............................................. 87
Figura 4.5 - Concepo da Topologia III ................................................................................. 88
Figura 4.10 - Quinta Etapa de Operao .................................................................................. 92
Figura 4.11 - Sexta Etapa de Operao .................................................................................... 93
Figura 4.12 - Formas de onda tericas da Topologia III .......................................................... 94
Figura 4.13 - Circuito Equivalente da Primeira Etapa de Operao ........................................ 95
Figura 4.16 - Circuito Equivalente da Sexta Etapa de Operao ............................................. 99
Figura 4.17 - Circuito Equivalente da Primeira Etapa de Operao (D<50%) ...................... 104
xv

SUMRIO
Figura 4.18 - Circuito Equivalente da Terceira Etapa de Operao (D<50%) ....................... 106
Figura 4.19 - Circuito Equivalente da Quarta Etapa de Operao (D<50%) ......................... 107
Figura 4.20 - Circuito Equivalente da Sexta Etapa de Operao (D<50%) ........................... 108
Figura 4.21 - a) Grfico do Ganho Esttico x Razo Cclica Para as Duas Regies de
Operao b) Ganho Esttico x Corrente de Carga Parametrizada .......................................... 112
Figura 4.22 - Circuitos Equivalentes para Anlises da Comutao Suave da Topologia III . 113
Figura 4.23 - (a) Tempo Morto Mnimo das chaves inferiores (b) Tempo Morto Mximo das
chaves inferiores ..................................................................................................................... 115
Figura 4.24 - (a) Tempo Morto Mnimo das chaves superiores (b) Tempo Morto Mximo das
chaves superiores. ................................................................................................................... 116
Figura 4.25 - Tempos Mortos Mnimos e Mximos das chaves Superiores e Inferiores ....... 117
Figura 4.26 - Dimenses do Ncleo NEE 55/28/21 ............................................................... 118
Figura 4.27 - Dimenses do Ncleo NEE 42/21/15 ............................................................... 120
Figura 4.28 - Tenso e Corrente em D1 e D2 ......................................................................... 124
Figura 4.29 - Diagrama do Diodo Schotty MBR20200 ......................................................... 124
Figura 4.30 - Tenso e Corrente em S1 e S2 .......................................................................... 125
Figura 4.31 - Diagrama do MOSFET IRF4710 ...................................................................... 125
Figura 5. 1 Topologia I ........................................................................................................ 129
Figura 5. 2 Tenso e Corrente na Bateria ............................................................................ 129
Figura 5. 3 Corrente em L
K
e Tenses em D1 e D2 ............................................................ 130
Figura 5. 4 Corrente em (L
K
+ T1) e Tenses em C1, C2, C3 e C4 .................................... 130
Figura 5. 5 Tenso e Corrente em S1 e S2 .......................................................................... 130
Figura 5. 6 Tenso e Corrente (x10) em S1 e S2 ................................................................. 131
Figura 5. 7 Comportamento Dinmico do Conversor da Topologia I ................................. 131
Figura 5. 8 a) Tenso e Corrente de Entrada na Bateria b) Tenso e Corrente de Sada .... 132
Figura 5. 9 a) Corrente no primrio do transformador T1 b) Corrente no indutor de entrada
L
IN
........................................................................................................................................... 132
Figura 5. 10 a) Tenso e Corrente no primrio do transformador T1 b) Tenso nos diodos
D1 e D2 ................................................................................................................................... 133
Figura 5. 11 Tenses nos Capacitores de Sada C1, C2, C3e C4 ........................................ 133
Figura 5. 12 a) Tenso e Corrente na Chave S1 b) Tenso e Corrente na Chave S2 .......... 134
Figura 5. 13 a) Detalhe da Tenso e Corrente na Chave S1 b) Detalhe da Tenso e Corrente
na Chave S2 ............................................................................................................................ 134
Figura 5. 14 a) Tenso e Corrente na Chave S1para C1=10uF b) Tenso em C1 e tenso de
xvi

SUMRIO
sada Vo .................................................................................................................................. 135
Figura 5. 15 Rendimento da Topologia I ............................................................................. 135
Figura 5. 16 Topologia II ..................................................................................................... 136
Figura 5. 17 Tenso e Corrente na Bateria .......................................................................... 137
Figura 5. 18 Tenso e Corrente nos Diodos das clulas multiplicadoras de tenso ............ 137
Figura 5. 19 Tenso nos Capacitores C4, C5 e C8 e em C4, C5 e C7................................. 138
K
e Tenso e Corrente em S1 e S2 ........................................... 138
Figura 5. 21 Tenso e Corrente (x10) na carga ................................................................... 139
Figura 5. 22 Comportamento Dinmico do Conversor da Topologia II ............................. 139
Figura 5. 23 a) Tenso e Corrente de Entrada na Bateria b) Tenso e Corrente de Sada .. 139
Figura 5. 24 Tenso sobre os Diodos das Clulas Multiplicadoras ..................................... 140
Figura 5. 25 Tenso sobre os Capacitores de Sada ............................................................ 141
Figura 5. 26 Tenso sobre os Capacitores das Clulas Multiplicadoras ............................. 141
Figura 5. 27 a) Tenso e Corrente em L
IN
b) Tenso e Corrente em L
K
............................. 142
Figura 5. 28 a) Tenso e Corrente em S1 b) Tenso e Corrente em S2 .............................. 142
Figura 5. 29 Detalhe da Comutao em S1 e S2 ................................................................. 143
Figura 5. 30 Rendimento da Topologia II ........................................................................... 143
Figura 5. 31 Topologia III ................................................................................................... 144
Figura 5. 32 Tenso e Corrente na Bateria e Corrente nos Enrolamentos T1 e T2 ............. 145
Figura 5. 33 Tenso e Corrente (x5) nos Diodos Retificadores D1 e D2 ............................ 145
Figura 5. 34 Tenso nos Capacitores de Sada .................................................................... 145
Figura 5. 35 Tenso e Corrente (x3) nos Interruptores de Potncia .................................... 146
Figura 5. 36 Tenso e Corrente (x10) na Carga .................................................................. 146
Figura 5. 37 Comportamento Dinmico do Conversor da Topologia III ............................ 147
Figura 5. 38 a) Tenso e Corrente de Entrada na Bateria b) Tenso e Corrente de Sada .. 147
Figura 5. 39 Tenses nos capacitores de Sada ................................................................... 148
Figura 5. 40 Tenso sobre os diodos de sada D1 e D2 ....................................................... 148
Figura 5. 41 Corrente de entrada e corrente nos enrolamentos da clula de 3 estados ....... 149
Figura 5. 42 Tenso e Corrente nos enrolamentos primrios dos transformadores ............ 149
Figura 5. 43 a) Tenso e Corrente em S1 b) Detalhe da comutao em S1 ........................ 150
Figura 5. 44 a) Tenso e Corrente em S2 b) Detalhe da comutao em S2 ........................ 150
Figura 5. 45 Tenso sobre todas as Chaves da Topologia III .............................................. 151
Figura 5. 46 Rendimento da Topologia III .......................................................................... 151
Figura 5. 47 Comparao entre os Rendimentos de todas as Topologias ........................... 152
xvii

SUMRIO
LISTA DE TABELAS

Tabela 2.1 - Parmetros do Indutor de Entrada (L
IN
) ............................................................... 48
Tabela 2.2 - Parmetros do Indutor de Dispero (L
K
) ............................................................ 51
Tabela 2.3 - Parmetros do Transformador (T
R
) ...................................................................... 53
IN
) ............................................................... 78
Tabela 3.2 - Parmetros do Indutor (L
K
) .................................................................................. 81
IN
) ............................................................. 119
Tabela 4.2 - Parmetros do Autotransformador (T
1
T
2
) ...................................................... 121
Tabela 4.3 - Parmetros dos Transformadores (T
r1
T
r2
) ...................................................... 123
Tabela 5.1 - Parmetros do Conversor da Topologia I ........................................................... 128
Tabela 5.2 - Parmetros do Conversor da Topologia II ......................................................... 135
Tabela 5.3 - Parmetros do Conversor da Topologia III ........................................................ 143

xviii

SUMRIO
SIMBOLOGIA

Smbolo Significado Unidade
IN
I Ondulao da corrente de entrada Ampre
t Variao do tempo s

Rendimento do conversor -
o
Permeabilidade do vcuo / H m
Corrente de carga parametrizada Ampre
e
A rea da janela da seo do ncleo magntico
2
cm
e w
A A Produto das reas do ncleo magntico
4
cm
'
p
A
Produto das reas do ncleo magntico calculado
4
cm
w
A rea da janela do ncleo magntico
2
cm
Componente do Ganho Esttico -
B Densidade de fluxo magntico T
C1 Capacitor de sada -
C
S1
Capacitncia da chave S1 -
C
S2
Capacitncia da chave S2 -
D

Razo cclica -
s
f Frequncia de chaveamento Hertz
G Ganho esttico do conversor -
1 t
I
Valor da corrente no da primeira etapa Ampre

2 t
I
Valor da corrente no da segunda etapa Ampre

3 t
I
Valor da corrente no da terceira etapa Ampre

4 t
I
Valor da corrente no da quarta etapa Ampre

0
I Corrente na carga Ampre
) (
1
t i Corrente instantnea no indutor L
K
Ampre
BAT
I Corrente na bateria Ampre
xix

SUMRIO
) (t i
bat
Corrente instantnea na bateria

Ampre
) (
1
t i
C
Corrente instantnea no capacitor C
1
Ampre
) (
2
t i
C
Corrente instantnea no capacitor C
2
Ampre
) (
1
t i
CS
Corrente instantnea no capacitor da chave S1 Ampre
) (
2
t i
CS
Corrente instantnea no capacitor da chave S2 Ampre
PRI EF
I
_

Corrente eficaz no primrio Ampre
SEC EF
I
_

Corrente eficaz no secundrio Ampre
LK EF
I
_

Corrente eficaz no indutor L
K
Ampre
LK EF
I
_

Corrente eficaz no indutor L
K
Ampre
1 _ C EF
I
Corrente eficaz no capacitor C1 Ampre
2 _ C EF
I
3 _ C EF
I
4 _ C EF
I
5 _ C EF
I
6 _ C EF
I
7 _ C EF
I
8 _ C EF
I
1 _ D EF
I
Corrente eficaz no diodo D1 Ampre
2 _ D EF
I
3 _ D EF
I
4 _ D EF
I
5 _ D EF
I
6 _ D EF
I
1 _ S EF
I
Corrente eficaz na chave S1 Ampre
2 _ S EF
I
Corrente eficaz na chave S2 Ampre
IN
I Corrente de entrada do conversor Ampre
MAX IN
I
_

Corrente de entrada mxima do conversor Ampre
MIN IN
I
_

Corrente de entrada mnima do conversor Ampre
o
I Corrente de sada do conversor Ampre
LK PK
I
_

Corrente de pico no indutor L
K
Ampre
1 _ D MED
I
Corrente mdia no diodo D1 Ampre
2 _ D MED
I
xx

SUMRIO
3 _ D MED
I
4 _ D MED
I
5 _ D MED
I
6 _ D MED
I
1 _ S MED
I
Corrente mdia na chave S1 Ampre
2 _ S MED
I
Corrente mdia na chave S2 Ampre
1
( )
S
i t Corrente instantnea no interruptor S
1
Ampre
2
( )
S
i t Corrente instantnea no interruptor S
2
Ampre
1 S
I Corrente no interruptor S
1
Ampre
2 S
2
Ampre
3 S
3
Ampre
4 S
4
Ampre
PV
I
Corrente no painel fotovoltaico

Ampre
J Densidade mxima de corrente
2
/ A cm
u
k Fator de utilizao do ncleo magntico -
w
k Fator de utilizao da janela do ncleo magntico -
g
l
Entreferro do ncleo magntico utilizado mm
IN
L Valor da indutncia no indutor de entrada Henry
K
L Valor da indutncia no indutor de disperso Henry
1 B
L Valor da indutncia primria do transformador L
B1
/L
1
Henry
2 B
L Valor da indutncia primria do transformador L
B2
/L
2
Henry
M Valor da indutncia mtua Henry
n Relao de transformao -
n
pri
Nmero de espiras no primrio -
n
sec
Nmero de espiras no secundrio -
N
LIN
Nmero de espiras do indutor L
IN
-
N
LIN_paralelo
Nmero de fios em paralelo do indutor L
IN
-
N
LK
Nmero de espiras do indutor L
K
-
N
LK_paralelo
Nmero de fios em paralelo do indutor L
K
-
o
P Potncia mdia de sada do conversor Watt
PV Painel fotovoltaico -
0
R Resistncia de carga
xxi

SUMRIO
S1 Chave S1 -
S2 Chave S2 -
S3 Chave S3 -
S4 Chave S4 -
LIN
S Seo do condutor do indutor L
IN
cm
2
LK
S Seo do condutor do indutor L
K
cm
2
f
S
rea do fio sem isolamento cm
2
isol f
S
_

rea do fio com isolamento cm
2
PRI Tr
S
_

Seo do condutor no primrio do transformador Tr cm
2
SEC Tr
S
_

Seo do condutor no secundrio do transformador Tr cm
2
T1

Enrolamento primrio do transformador -
T2

Enrolamento secundrio do transformador -
T3

T4

T5

T6

s
T Perodo de comutao dos interruptores s
BAT
V Tenso na bateria Volt
1 C
V Tenso sobre o capacitor C
1
Volt
2 C
2
Volt
3 C
3
Volt
4 C
4
Volt
5 C
5
Volt
6 C
6
Volt
7 C
7
Volt
8 C
8
Volt
1 C
V (t) Tenso instantnea sobre o capacitor C
1
Volt
2 C
2
Volt
3 C
3
Volt
4 C
4
Volt
e
V Volume do ncleo de ferrite
3
cm
1 GS
V Tenso de gate-source da chave S
1
Volt
xxii

SUMRIO
2 GS
2
Volt
3 GS
3
Volt
4 GS
4
Volt
IN
V Tenso de entrada Volt
1 P
V
Tenso refletida ao primrio Volt
2 P
V
Tenso refletida ao secundrio Volt
PV
V
Tenso no painel fotovoltaico

Volt
) (t V
Lk
Tenso instantnea no indutor L
K
Volt
2 L
V Tenso no indutor L
2
Volt
1 LB
B1
Volt
2 LB
B2
Volt
0
V Tenso de sada Volt
1 S
V Tenso sobre o interruptor S
1
Volt
2 S
2
Volt
3 S
3
Volt
4 S
4
Volt

Acrnimos e Abreviaturas:
Smbolo Significado
CA Corrente Alternada
CC Corrente Contnua
MOSFET Metal-Oxide-Semiconductor Field-Effect Transistor
MPPT Maximum Power Point Tracking
PWM Pulse Width Modulation
RMS Root Mean Square
THD Total Harmonic Distortion
UFC Universidade Federal do Cear
UPS Uninterruptable Power Supply
ZCS Zero Current Switching
ZVS Zero Voltage Switching

Introduo Geral
1
INTRODUO GERAL

Com o crescente uso das fontes renovveis de energia, tais como painis fotovoltaicos,
clulas a combustvel e sistemas de converso de energia elica, surgem novos desafios para
os profissionais que trabalham com eletrnica de potncia. Em particular, sistemas de gerao
distribuda, isolados ou no, conexes com redes, redes inteligentes (smartgrids) tendem a ser
o futuro destas tecnologias. J se pode prever que em um futuro prximo, consumidores de
pequeno porte possam tornar-se vendedores de energia excedente. Desta forma, a otimizao
da eficincia, volume e custo dos conversores que iro realizar essa funo sero um dos fato-
res para a viabilizao desta tecnologia.
Nos ltimos anos os painis fotovoltaicos tm sido muito utilizados em aplicaes de
sistemas isolados para carregamento de baterias, sistemas de bombeamento e em conversores
de potncia nos quais se utilizam tcnicas que operam na busca do ponto de mxima potncia
(MPPT). Atualmente, muitos sistemas usam como estrutura bsica um estgio retificador CA-
CC associado a um inversor com um transformador de baixa frequncia para que se obtenha
uma tenso senoidal regulada dentro dos limites estipulados pela norma. Entretanto, esta solu-
o apresenta um elevado peso na estrutura e perdas elevadas em razo das altas correntes
processadas pelo inversor em funo da baixa frequncia de operao do transformado aco-
plado estrutura. Assim, um estgio de operao necessrio para elevar a tenso provenien-
te do banco de baterias, geralmente algo em torno de 12V, 24V, ou 48V, para que seja poss-
vel compor a tenso do barramento CC, 200V ou 400V, para a insero dos inversores.
Nos conversores elevadores de tenso, a tenso mdia de sada maior que a tenso de
entrada. Todavia, as configuraes convencionais no so capazes de oferecer um ganho to
alto quanto o exigido por alguns sistemas, nos quais a tenso de sada cerca de cinco a dez
vezes maior que a tenso de entrada, visto que, ao operar com razo cclica elevada, o conver-
sor tende instabilidade.
O desafio de gerar um barramento de sada de alta tenso CC, 200V a 400V, geralmente
utilizado para alimentar inversores, sistemas UPS, entre outros, a partir de um baixo nvel de
tenso de entrada, vem sendo estudado h alguns anos, gerando diversas propostas que visam
superar tal dificuldade [1]. Recentemente, conversores CC-CC no isolados com alto ganho
esto tendo destaque em diversas aplicaes [1-5]. Entretanto, em sistemas nos quais painis
fotovoltaicos e banco de baterias so requisitados, pelo menos dois estgios de converso ain-
da so necessrios [6][7], como pode ser visto na figura 1.1.

Introduo Geral
2
BATERIAS
PV
PV
BATERIAS ALTO GANHO
BIDIRECIONAL
UNIDIRECIONAL
ALTO GANHO
UNIDIRECIONAL

Figura 1 Arquiteturas tradicionais de converso de energia.

Neste contexto, este trabalho tem por finalidade apresentar uma famlia de conversores
no isolados em alta frequncia onde se tem integrado em um nico estgio de converso um
carregador de baterias, painel fotovoltaico e um conversor boost de alto ganho com caracters-
tica de comutao suave. Partindo da concepo dessa nova estrutura de conversores, vrias
outras topologias podem ser obtidas.
A concepo das topologias propostas nesse trabalho tem por principal objetivo reduzir
a quantidade de estgios de converso de energia, elevando assim o rendimento da estrutura e
facilitando o controle do sistema como um todo. As topologias aqui apresentadas tm por fi-
nalidade suprir de forma automtica as necessidades do sistema, ou seja, suprimir a necessi-
dade de se fazer controle para cada estgio de converso. Alguns conversores boost de alto
ganho possuem trs links CC (barramento), conforme mostrado na figura 1.2, nos quais no
ponto 3 tem-se o barramento que alimenta o estgio inversor, cuja tenso sempre maior
que os outros dois barramentos compostos pelos nmeros 1 e 2 que so respectivamente os
barramentos provenientes do banco de baterias e do painel fotovoltaico.

BATERIA
PV
ALTO GANHO
1
2
3

Figura 2 Arquitetura proposta.

Introduo Geral
3
De acordo com a topologia proposta, o banco de baterias e o painel fotovoltaico podem
ser conectados no lado de baixa tenso dependendo do nvel de tenso desejado. Consideran-
do aplicaes tpicas nas quais os nveis de potncia so prximos de 2kW, os bancos de bate-
rias podem ter nveis de tenso variando entre 12V, 24V ou 48V, evitando assim grandes as-
sociaes em srie e arranjos de painis fotovoltaicos onde sejam possveis se ter uma associ-
ao com um barramento igual ou superior, normalmente o dobro, do primeiro link CC. A ca-
racterstica bidirecional do conversor half-bridge permite ainda que o arranjo de painis fo-
tovoltaicos (PV) carregue o banco de baterias ou alimente o barramento CC representado pelo
nmero 3. Outra caracterstica importante da estrutura o fato dos capacitores ressonantes
do conversor half-bridge permitirem a utilizao da comutao suave (ZVS ou ZCS) nos in-
terruptores de potncia.
Todas as trs topologias propostas neste trabalho derivam do conversor boost half-
bridge juntamente com algumas tcnicas de elevao de tenso, tais como associao srie de
capacitores, clulas multiplicadoras de tenso e a clula de comutao de trs estados. Apli-
cando o conceito de reduo de estgios de converso proposto neste trabalho, possvel que
outras topologias despontem, aumentando ainda mais essa famlia de conversores.
A grande contribuio deste trabalho est no fato de que as estruturas propostas possu-
em uma caracterstica bidirecional entre os lados de baixa tenso e que o comportamento do
modo de operao inerente prpria estrutura. Desta forma, tem-se que os circuitos desen-
volvidos controlam o fluxo de potncia automaticamente, sem que seja preciso desenvolver
um controle especfico para a entrada dos modos de operao do banco de baterias e painel
fotovoltaico para suprir a carga.

CAPTULO 1 Reviso Bibliogrfica, Estado da Arte.
4

CAPTULO 1
REVISO BIBLIOGRFICA, ESTADO DA ARTE.

1.1 CONSIDERAES INICIAIS

Este captulo tem por finalidade fazer uma reviso bibliogrfica sobre os principais con-
versores elevadores de tenso de alto ganho existentes na literatura, bem como o levantamen-
to de suas vantagens e desvantagens e a proposta das trs topologias de estgio nico a serem
estudadas.

1.2 PRINCIPAIS TOPOLOGIAS DE CONVERSORES ELEVADORES DE TENSO
DE ALTO GANHO

Tendo-se como principal objetivo a alimentao de tenso para sistemas eltricos con-
vencionais de pequeno porte com painis fotovoltaicos, percebe-se a necessidade de ter um
estgio elevador de tenso, uma vez que os painis fotovoltaicos, por sua natureza, tendem
fornecer uma tenso relativamente pequena (geralmente algo em torno de 12V, 24V ou 48V).
Esta tenso fornecida pelo painel, ou por um eventual banco de baterias, sofre uma elevao
de tenso (200V ou 400V) para que seja possvel compor um barramento CC a fim de se inse-
rir um estgio inversor para que se tenha uma tenso de sada com formato senoidal regulado.
Tentando sanar tais dificuldades, a eletrnica de potncia vem sendo desenvolvida a fim
de serem obtidas novas topologias de conversores elevadores de tenso. Encontra-se na litera-
tura basicamente dois grupos de conversores que tendem a resolver essa necessidade: os que
incorporam chaves ao conversor boost convencional reduzindo, assim, a tenso sobre estas, e
os conversores que alm de diminurem os esforos sobre as chaves, dividem a corrente de
entrada [10].

5

INDUTORES ACOPLADOS

Dentre as topologias revisadas, pode-se perceber que em [11], [12] e [13] o conversor
boost-flyback tem destaque, uma vez que esta estrutura tem como vantagem os baixos esfor-
os de tenso sobre as chaves e como desvantagem a presena de uma corrente pulsada na
entrada, tornando-se necessrio o uso de um filtro LC para amenizar essa pulsao. A Figura
1.1 ilustra a estrutura citada.
L
1
V
IN
D1
D2
L
2
S1
C1
C2
Ro

Figura 1.1 Topologia proposta por Tseng e Liang [11].

Os conversores propostos em [14] e [15] apresentam em sua estrutura a clula de comu-
tao de trs estados desenvolvida por Grover em [16]. Os conversores mostrados da Figura
1.2 tm como vantagem uma corrente de entrada no pulsada com baixa ondulao, alm de o
indutor de entrada operar com o dobro da frequncia de chaveamento, o que acarreta uma sig-
nificativa reduo do volume e peso. Pelo fato de este conversor possuir mais um interruptor
de potncia em sua estrutura, permite assim que os esforos de tenso sobre estes elementos
sejam menores do que a metade da tenso de sada e naturalmente grampeados pelo capacitor
de filtro, permitindo o uso de MOSFETS com baixa resistncia srie, melhorando a eficincia.
Como desvantagem, tem-se que estes conversores no funcionam adequadamente quando
operando com razes cclicas inferiores que 0,5, devido a problemas com a induo magntica
do transformador.

6

Lin
V
IN
T2
T1
S1 S2
C1
D1 D2
Ro
Lin
V
IN
L2
L1
S1 S2
C1
D1 D2
Ro
D3
C2
D4
C3
L3
Tr
a) b)

Figura 1.2 a) Topologia proposta por [14] b) Topologia proposta por [15].

A estrutura mostrada na Figura 1.3 foi proposta por [17], onde se percebe a presena de
um dobrador de tenso no estgio de sada de um conversor boost entrelaado com indutores
acoplados. Percebe-se nessa estrutura a presena de dois elementos magnticos (A e B) com
indutores acoplados, aumentado assim seu volume e peso, alm do fato da sada no ter a
mesma referncia, no possui um caminho natural para a disperso e s permite operao com
razo cclica maior que 0,5.
L2
VIN
Ds1
S1
Cs
Rs
S2
Ds2
L2'
L1 L1'
D2
D1
Ro
C1
C2
A
B

Figura 1.3 Topologia com dobrador de tenso proposta por [17].

O circuito proposto em [18] e mostrado na Figura 1.4 tem caractersticas semelhantes
topologia anterior, uma vez que opera com razo cclica maior que 0,5, referncia de sada
diferente da de entrada, corrente de entrada no pulsada e com baixa ondulao. Essa estrutu-
ra composta por um conversor boost acoplado atravs de um autotransformador com relao
de transformao de 1:1 e polaridade invertida, a fim de permitir a diviso igualitria de cor-
rente entre os interruptores de potncia. Como tambm pode ser observado nessa estrutura, foi
inserido na sada um retificador dobrador de tenso.

7

N N
S1
Tr
VIN
S2
L1
L2
D1
D2
C1
C2
Ro

Figura 1.4 Topologia proposta por [18].

Outra estrutura no isolada composta por indutores acoplados, os quais podem servir
como transformador para aumentar o ganho de tenso, pode ser vista na Figura 1.5 e foi pro-
posta por [1922]. Nesta estrutura, o secundrio do transformador (segundo enrolamento - L
2
)
opera como uma fonte de tenso que est em srie com o lado de potncia. O ganho de tenso
pode ser aumentado pelo prprio projeto do indutor acoplado, mais especificamente na rela-
o entre o nmero de espiras. A energia de disperso absorvida e a tenso de desligamento
do MOSFET suprida pelo diodo e o capacitor de grampeamento.
L
1
V
IN
Dc
S
Co
Cc
Ro
L
LK
Do
L
2
n
1
n
2
L
1
V
IN
Dc
S
Co
C
2
Ro
L
LK
Do
L
2
n
1
n
2
D
h2
Lr
S
h1
Cr
S
h2
D
h1
L
1
S
Co
Cc
Ro
L
LK
Do
L
2
n
1
n
2
Sc
V
IN
a) b)
c)
Ls

Figura 1.5 a)Topologia proposta por[19] b)Topologia proposta por[23-24] c)Topologia proposta por[25-26].

Procurando melhorar a questo de perdas nos interruptores de potncia da estrutura da
Figura 1.5a, foi inserido um circuito auxiliar proposto por [23-24], como mostra a Figura
1.5b. Este circuito promove a comutao em ZVS e ZCS para o ligamento da chave. Entretan-
to, sua estrutura complexa e requer muitos componentes auxiliares alm do fato de seu custo

8

ser elevado. A Figura 1.5c mostra outra derivao do conversor proposto por [19]. Este, por
sua vez, mostra um circuito com comutao em ZVT. Neste caso, o indutor ressonante Ls
foi inserido para garantir a operao em ZVT da chave principal S e de grampeamento Sc.
O circuito de grampeamento foi inserido para minimizar os picos de tenso e restaurar a ener-
gia de disperso, promovendo assim um aumento da eficincia do conversor.
Em [27-29] apresentado um conversor boost intercalado com alto ganho de tenso,
como pode ser visto na Figura 1.6. Este conversor opera em modo de conduo descontnua
(MDC) durante o primeiro e o terceiro estgio de operao. Embora os indutores operem em
MDC, a corrente de entrada mantm-se em modo contnuo (MCC). No entanto, para cargas
elevadas, este conversor no opera mais com comutao em ZCS [10]. Outra limitao desta
topologia o fato de este conversor operar somente com razo cclica maior que 0,5.
VIN
LB1
S2 S1
C1
D1
D2
L2
C2
C3
Ro
L1
LB2
DS1
DS2


Em geral, as chaves dos conversores que no possuem clulas de comutao suave so
comandadas de modo que entrem e saiam de conduo com toda corrente de carga. Desta
forma as chaves so submetidas a elevadas tenses e/ou correntes e, consequentemente, ocor-
rem perdas no chaveamento devido s comutaes, as quais aumentam linearmente com o
aumento da frequncia de chaveamento.
A busca incessante pela otimizao dos projetos e de configuraes que operem com
reduzidas perdas, seja por conduo ou por comutao, faz com que novas configuraes se-
jam desenvolvidas.
Buscando atender essa necessidade, a topologia proposta por [10] e [29] apresenta a
mesma estrutura mostrada na figura 1.6 com a adio de uma clula de comutao suave pro-
posta por [31]. Nesta estrutura, todos os interruptores de potncia operam com comutao su-
ave. As chaves principais operam em modo ZVS, enquanto as chaves auxiliares operam em
ZCS. Desta forma reduzindo-se as perdas nos elementos semicondutores, tem-se uma melho-
ria da eficincia.

9

CLULAS MULTIPLICADORAS DE TENSO

Uma outra linha de conversores elevadores visando um alto ganho de tenso baseada
em clulas multiplicadoras de tenso (MC). Dentre as topologias existentes, sero abordadas
neste tpico as que possuem maior destaque.
Em [32-33] proposto um conversor intercalado que, com uma clula multiplicadora de
tenso, busca, alm de elevar consideravelmente a tenso de sada do conversor, diminuir os
esforos de tenso nos elementos semicondutores. A operao intercalada permite que os in-
dutores de entrada e os capacitores de sada sejam reduzidos. Nesta estrutura, a tenso sobre
os interruptores de potncia limitada metade da tenso de sada, considerando somente um
estgio multiplicador. Como vantagens dessa topologia pode-se considerar os baixos esforos
de tenso e corrente sobre os semicondutores devido ao intercalada, baixa ondulao de
corrente na entrada e de tenso na sada e uma melhora na eficincia do conversor devido a
dois fatores: a eliminao de um transformador de potncia e as perdas reduzidas por condu-
o e comutao. Como desvantagens pode-se considerar o elevado nmero de diodos e capa-
citores, dependendo da quantidade de clulas inseridas, e o fato de ser preciso um circuito de
snubber devido s correntes de recuperao reversa dos diodos que causam perdas por condu-
o nos interruptores de potncia. A Figura 1.7 mostra essa estrutura.
VIN
L1
S1
L2
S2
Ro
Co
C1 C2
D1 D2
D3 D4


A topologia mostrada na Figura 1.8 mostra um conversor CC-CC de alto ganho com
multiplicadores de tenso baseado na clula de comutao de trs estados. Apesar de esta es-
trutura possuir um indutor acoplado, optou-se por inclu-lo neste tpico devido ao uso das c-
lulas multiplicadoras. Este conversor foi proposto por [34-35] e apresenta um melhor rendi-
mento que o descrito anteriormente por operar com comutao suave no desligamento dos
interruptores de potncia.

10

VIN
S1 S2
Ro
Co
C1 C2
D1 D2
Tr
L1
C2n
D2n-1
D2n
C2n-1
D2n+1 D2n+2
MCs


A diviso de corrente de entrada devido clula de comutao permite a diminuio de
perdas nas chaves, aliada ao fato de este conversor operar com razo cclica variando em toda
sua faixa (0 D <1). Dentre as desvantagens desta estrutura pode-se destacar o fato de que,
dependendo da razo cclica em que o conversor opera, o ganho esttico muda bruscamente e
o elevado nmero de componentes, dependendo da quantidade de clulas que se queira inse-
rir.
Em [33] proposto um conversor monofsico baseado em uma clula multiplicadora de
tenso que pode ser integrada s estruturas clssicas como os conversores buck, boost e buck-
boost. A integrao desta clula topologia buck no aconselhvel uma vez que o propsito
principal elevar a tenso e no baix-la. A Figura 1.9 mostra o circuito proposto.
Nesta estrutura, a clula multiplicadora pode operar sem o indutor ressonante Lr, en-
tretanto, a insero deste elemento no circuito permite que o conversor opere em modo ZCS
no ligamento da chave e diminui a corrente de recuperao reversa de todos os diodos. Desta
forma, diminuem-se as perdas por comutao e aumenta-se a eficincia do conversor. pos-
svel adicionar mais clulas estrutura de forma a aumentar a faixa de tenso que se deseje
atingir. A reduo da corrente de recuperao reversa dos diodos obtida somente com um
indutor ressonante na primeira clula. Uma desvantagem desta estrutura o elevado nmero
de componentes necessrios para se atingir elevadas tenses.

11

S1
L1
C1
V
IN
C
M1
C2
Lr
C
M2
C
M
C
MM
Ro
Co
Do
D1 D2 D3 D4 D
M1 D
M2


A topologia mostrada na Figura 1.10 foi proposta por [36] e trata-se de um conversor
boost de alto ganho operando em modo ZVT com clulas multiplicadoras de tenso para uso
em sistemas hbridos com clulas combustveis e super capacitores para aplicaes em micro-
grids. Como caractersticas deste conversor pode-se destacar a operao em ZVS dos inter-
ruptores de potncia (tanto a chave principal quanto a auxiliar), reduo da corrente de recu-
perao reversa dos diodos devido indutncia de disperso do transformador e a baixa ondu-
lao da corrente de entrada.
Nesta estrutura, o diodo do conversor boost convencional foi substitudo por uma chave
auxiliar S
c
. As chaves S e S
c
trabalham complementarmente de forma assimtrica para
regular a tenso no capacitor C
c
. A operao em ZVS dos interruptores de potncia se deve
presena do capacitor em paralelo C
s
. A clula multiplicadora de tenso composta por
um capacitor de bloqueio C
b
, um capacitor chaveado C
m
, um diodo regenerativo D
r
um
diodo de sada D
o
e um transformador. O nmero de espiras do transformador representa-
do por n
1
e n
2
e a indutncia de disperso por L
k
.
L
f
V
IN
C
s
C
b
S
S
C
C
C
n
1
L
k
C
m
Dr
Do
n
2
Ro
Co
Conversor Boost Clula Multiplicadora


12

CAPACITORES CHAVEADOS

A seguir sero mostradas as principais topologias de conversores elevadores de tenso
utilizando a tcnica de chaveamento de capacitores. Essa alternativa para elevar a tenso do
conversor tem sido bastante usada em diversos trabalhos e suas caractersticas sero descritas
nesta sesso.
Em [37-40] so apresentados diversos trabalhos compostos de conversores elevadores
de tenso usando capacitores chaveados. A Figura 1.11 mostra a topologia proposta por [39]
de um conversor boost de alto ganho com N estgios. Cada clula capacitiva composta de
duas chaves, um diodo e um capacitor. Os capacitores das clulas so considerados fontes de
tenso e estes so chaveados pelos dois interruptores de potncia, sendo assim reconfigurados
de forma a compor um barramento maior. O caminho da corrente estabelecido pelo diodo
quando a chave desligada. O acrscimo de N estgios faz com que a tenso de sada seja
incrementada.
V
IN
S1
a
C
1
S1
b
D1
C
2
D2
S2
a
S2
b
C
n
Dn
Sn
a
Sn
b
Do
Ro
Co


Em [40] foi apresentada uma derivao da topologia anterior, onde sua mudana ocor-
reu na reduo de chaves e drivers de gatilho. A Figura 1.12 mostra um conversor boost de
alto ganho com chaveamento de capacitores ressonantes. A clula de capacitores chaveados
composta de dois diodos e dois capacitores. Percebe-se a inexistncia de chaves auxiliares no
circuito, o que simplifica a estrutura. Esta topologia trabalha no modo ZCS nos elementos de
potncia devido ao indutor Lr e aos capacitores chaveados. Os problemas com picos de cor-
rentes em estruturas com capacitores chaveados so comuns, entretanto esta estrutura oferece
a vantagem de minimizar esse efeito.

13

V
IN
S1
C
1a
S2
D1a
Lr
D2a
C
2a
C
1b
D1b D2b
C
2b
D1n D2n
Ro
C
1n
C
2n


Aplicando o conceito de associao de conversores multi-nveis em estruturas com ca-
pacitores chaveados, tem-se a topologia proposta por [41-42]. Cada clula bsica composta
por um capacitor de grampeamento e duas chaves operando em modo complementar. O alto
ganho pode ser adquirido com a associao srie e/ou paralela das clulas. Esta topologia ofe-
rece um elevado rendimento, operao em modo bi-direcional e uma alta densidade de com-
ponentes. O controle das chaves requer uma grande quantidade de drivers de gatilho depen-
dendo dos nveis de tenso que se queira atingir. A Figura 1.13 mostra a estrutura proposta.
V
IN
C
IN
C
1a
C
n
C
1b
C
1c
C
1d
C
1e
C
1f
Co Ro
S
1a
S
1b
S
1
S
2
V
BAIXA
V
ALTA
1V
CC
1V
CC
1V
CC
1V
CC
1V
CC
1V
CC
S
2b
S
3a
S
4b
S
5a
S
5b
S
6a
S
4a
S
6b
S
2a
S
3b
CLULA BASICA


Em [43] apresentado uma famlia de conversores CC-CC de alto ganho com um nico
interruptor de potncia. Na Figura 1.14 observa-se uma das topologias propostas, onde os
diodos Dx e Dy, o indutor Lx e o capacitor Cx compem uma clula multiplicadora
que por si s, proporciona um elevado ganho ao conversor, entretanto com o acrscimo de

14

outro bloco composto pelos diodos D1 e D2 e pelos capacitores C1 e C2 em srie com
a estrutura, promove um ganho ainda maior.
V
IN
L
1
Dx
Dy
Ly
Cx S
Ca
L
2
C1
C2
D1
D2
Do
Co Ro


O conversor mostrado na Figura 1.15 foi proposto por [44] e trabalha com uma clula
composta por dois diodos, dois capacitores e uma chave. Por conta desta clula, o ganho do
conversor pode ser estendido e os estresses de tenso nos interruptores de potncia so dimi-
nudos. A maior desvantagem desta estrutura composta de capacitores chaveados uma gran-
de perda devido operao de chaveamento. Desta forma, esses conversores so aconselha-
dos somente para pequenas potncias.
S
Cy
Cx
Co
Ro V
IN
L1 Lo D1
D2


A concepo das topologias que associam indutores acoplados e capacitores chaveados
tambm pode ser aplicada para conversores elevadores de tenso com alto ganho. Como pode
ser visto em [45-49]. A Figura 1.16 mostra um exemplo desta proposio. Na topologia mos-
trada abaixo, percebe-se uma minimizao dos problemas referentes recuperao reversa
dos diodos por intermdio do indutor de disperso. Este conversor opera em modo ZCS no
desligamento das chaves, o que acarreta uma reduo das perdas por chaveamento. O transi-
ente de tenso no MOSFET suprimido pelo diodo Dc1 e pelo capacitor Cc1. A tenso
armazenada no capacitor de grampeamento Cc1 transferida para a carga atravs do circuito
ressonante composto pelo indutor Lr e pelo capacitor Cc2.

15

L
1
V
IN
S
Co
C1
Ro
L
LK
Do
L
r
n
1
C
c2
n
2
D
c1
D
c2
C
c1
L
2


A topologia proposta por [46] derivada da topologia apresentada anteriormente, entre-
tanto, percebe-se a diminuio de um indutor e de um capacitor, resultando em uma anlise
mais simples do modo de operao se comparada com a topologia mostrada em [45].
L
1
V
IN
S
Co
C1
Ro
L
LK
n
1
n
2
D
c1
Do
C
c
L
2
D
c2


1.3 TOPOLOGIAS PROPOSTAS LEVANDO EM CONSIDERAO O NICO
ESTGIO

Dentre as topologias mostradas anteriormente, somente algumas apresentam a caracte-
rstica de bi-direcionalidade. A grande contribuio deste trabalho se deve ao fato de se pro-
por topologias de conversores boost de alto ganho com a caracterstica bi-direcional entre a
bateria e o painel fotovoltaico, onde se contemple a associao de um carregador de bateria e
um conversor elevador em um nico estgio de converso de energia e comutao suave.
A seguir sero propostas trs topologias referentes a conversores elevadores de tenso
de alto ganho em aplicaes utilizando painis fotovoltaicos onde se aplicam os conceitos de
multiplicadores de tenso, indutores acoplados e todas derivam do conversor boost half-
bridge.
A Figura 1.18 mostra a primeira topologia proposta neste trabalho, na qual se pode
perceber a simplicidade do circuito e a disposio dos componentes referentes ao acoplamen-
to do painel fotovoltaico do banco de baterias a ser carregado. Esta estrutura utiliza um trans-

16

formador de alta frequncia, o que diminui seu volume e peso e pode ter seus nveis de tenso
elevados alterando sua relao de transformao. Os esforos de tenso sobre os semiconduto-
res so diminudos e sua operao pode se dar em modo ZVS, alm do fato da estrutura apre-
sentar uma corrente de entrada com baixa ondulao e diminuio de problemas de recupera-
o reversa nos diodos.
Ro
S2
S1
Lin
D1
D2
T1
T2
C1
C2
C3
C4
V
BAT
PV
L
K

Figura 1.18 Topologia 1.

A Figura 1.19 mostra a segunda topologia a ser implementada. Como pode ser obser-
vado, percebe-se a presena das clulas multiplicadoras de tenso. Diferente da estrutura ante-
rior, esta no apresenta um transformador, em compensao a elevao de tenso feita pela
associao das clulas multiplicadoras. Uma desvantagem desta topologia em relao outra
se deve grande quantidade de componentes que so agregados estrutura dependendo da
tenso que se queira atingir. Assim como a estrutura anterior, esta pode operar em modo ZVS
ou ZCS dependendo da condio de carga.
Ro
S2
S1
L1
D1
D2
L2
C1
C2
C3
V
BAT
PV
C5
D3
D4
C6
C4


17

A Figura 1.20 ilustra a terceira topologia. Esta, por sua vez, no usa o mesmo artifcio
da anterior, tendo como caracterstica o uso da clula de comutao de trs estados. Apesar de
possuir um aumento na quantidade de elementos magnticos em sua estrutura, espera-se que
se tenha um melhor rendimento em comparao com a primeira topologia, uma vez que os
esforos de corrente so menores nos interruptores de potncia. Tendo em vista que a clula
de comutao opera com o dobro da frequncia de chaveamento, isto faz com que seu tama-
nho e peso sejam diminudos. Assim como as estruturas anteriores, este conversor pode operar
em modo ZVS ou ZCS e trabalha com razes cclicas complementares, o que facilita seu con-
trole. Assim como em todas as estruturas propostas, esta pode operar em toda a faixa de razo
cclica, ou seja, 0 D < 1.
Lin
V
BAT
T2
T1
S2
S1
S4
S3
T3
T4
C1
C2
D1
D2
T5
C3
C4
PV
Ro


Nos prximos captulos, sero descritos detalhadamente todas as trs topologias, bem
como o projeto de potncia e o estudo das etapas de operao referentes a cada uma. Todo o
equacionamento e os resultados de simulao e experimentais sero apresentados respectiva-
mente nos captulos 2, 3, 4 e 5 deste documento.

1.4 CONSIDERAES FINAIS

Neste captulo foi feita uma vasta reviso bibliogrfica das principais topologias de
conversores elevadores de tenso de alto ganho existentes na literatura. Trs grupos serviram
como referncia para categorizar essas estruturas, sendo elas conversores com indutores aco-
plados, clulas multiplicadoras de tenso e capacitores chaveados. Dentre as topologias revi-
sadas, percebeu-se que os conversores com muitas chaves tendem a ter uma eficincia menor
devido s perdas por chaveamento e complexidade de implementao do controle. J os

18

conversores com muitos magnticos tendem a ter um elevado volume e peso, sem falar na
disperso devido a esses magnticos.
Todas as topologias estudadas na reviso tm como caracterstica mais de um estgio de
processamento, sendo projetadas como carregadores de bateria ou como elevadores de tenso.
Tendo em vista a multiplicidade de estgios de processamento destas estruturas, so propostas
neste trabalho trs topologias de conversores que contemplam somente um estgio de proces-
samento, onde as estruturas trabalham como um carregador de bateria e gerador de barramen-
to CC com tenso elevada usando somente um conversor. Outros conversores de alto ganho
existem na literatura como mostrado em [50], entretanto, topologias em um nico estgio
um conceito novo que proposto neste trabalho.

CAPTULO 2 Anlise Qualitativa e Quantitativa do Conversor Boost de Alto Ganho para a Topologia I.
19

CAPTULO 2
ANLISES QUALITATIVA E QUANTITATIVA
DO CONVERSOR BOOST DE ALTO GANHO PARA A TOPOLOGIA I

2.1. CONSIDERAES INICIAIS

Neste captulo so apresentas as anlises qualitativa e quantitativa do conversor da topo-
logia I. A anlise qualitativa representa a exposio do princpio de funcionamento do conver-
sor, assim como suas respectivas etapas de funcionamento, formas de onda e detalhes de co-
mutao. A anlise quantitativa serve como base para o desenvolvimento do projeto completo
do conversor.
So realizados os clculos dos intervalos de tempo de cada etapa de operao em um
perodo de funcionamento. Em seguida traado o grfico representativo do funcionamento
caracterstico do conversor. Por fim, ser obtido o ganho esttico para o conversor I e todo o
estudo da comutao suave.

2.2. ANLISE QUALITATIVA DO CONVERSOR BOOST DE ALTO GANHO
UTILIZANDO INDUTORES ACOPLADOS

A Figura 2.1 apresenta o circuito do conversor boost de alto ganho com a bateria e o
painel fotovoltaico acoplados. Esta estrutura opera com comutao suave em modo ZVS em
ambos os interruptores de potncia.
O conversor mostrado abaixo capaz de operar em toda a faixa de variao de razo c-
clica, sem nenhuma restrio.

Ro
S2
S1
Lin
D1
D2
T1
T2
C1
C2
C3
C4
V
BAT
PV
L
K

Figura 2.1 Conversor boost de alto ganho (Topologia I)

20

A topologia estudada neste captulo teve sua concepo a partir do conceito de empi-
lhamento de estruturas, como pode ser visto em [51]. Desta forma, percebe-se que o estgio
secundrio encontra-se inserido de forma cascateada com o estgio primrio. Tendo em vista
que a fonte de entrada conectada diretamente sada, pode ocorrer a passagem de rudo en-
tre estes dois extremos [51].
Visando ento melhorar os esforos de tenso nos semicondutores e aliviar os proble-
mas dos rudos na entrada do conversor, foi inserido do lado primrio um conversor boost in-
tegrado [52-55]. A insero desta estrutura topologia faz com que um capacitor de link CC
seja inserido tambm no lado primrio. A tenso deste capacitor pode ser vista como uma
parcela da tenso de sada, sendo assim imposta pela tenso do banco de baterias. Desta forma
ocorrer uma melhor distribuio dos esforos entre os elementos dos lados primrio e secun-
drio. A Figura 2.2 mostra o diagrama de bloco em forma de circuito da topologia resultante.

Lin
C
LK_CC
V
IN
n
P
C
SEC
n
S
Ro
1:n
Lado
Primrio
Lado
Secundrio

Figura 2.2 Estrutura cascateada baseada no conversor boost integrado.

Muitas estruturas utilizando o conversor boost integrado foram desenvolvidas ao longo
dos anos, dentre elas surgiu a idia de se unir duas estruturas bastante conhecidas na literatura,
o conversor boost integrado em meia ponto (Half-Bridge) e o retificador dobrador de tenso.
A Figura 2.3 ilustra a idia da unio entre essas duas estruturas [54] e sua evoluo at
resultar na topologia proposta, contemplando assim o nico estgio de converso. A juno
do conversor boost integrado em meia ponte [52-53] com o retificador dobrador de tenso
[56-61] no lado secundrio, resulta em um conversor que pode operar com comutao suave,
corrente de entrada livre de ondulao, pequenos esforos de tenso nos elementos semicon-
dutores aliado a uma elevada eficincia e alto ganho de tenso.

21

S2
S1
LIN
nP
Cr
VIN
LK
CLK_CC
D2
D1
CR2
CR1
nS Ro
Ro
S2
S1
Lin
D1
D2
T1
T2
C1
C2
C3
C4
VIN
LK
TOPOLOGIA I
BOOST INTEGRADO HALF BRIDGE
RETIFICADOR DOBRADOR DE
TENSO

Figura 2.3 Concepo da Topologia I.

No lado primrio, os capacitores C
LK_CC
e Cr so reposicionados para o lado de sada
e passam a compor parte dos capacitores de sada, sendo assim renomeados para C1 e C2
respectivamente. O conversor retificador dobrador de tenso ento cascateado de forma a
compor a estrutura resultante. Os capacitores C
R1
e C
R2
so ento convertidos em C3 e
C4.

2.2.1. PRINCPIO DE OPERAO

O conversor apresenta quatro estgios de operao, conforme podem ser visualizados
nas figuras a seguir. A topologia apresentada formada pelo indutor de entrada L
IN
, o trans-
formador composto pelos enrolamentos T1 e T2, interruptores de potncia controlados S1 e
S2, diodos de transferncia e retificadores D1 e D2, indutncia de disperso L
K
e capacitores
de armazenamento e filtro C1, C2, C3 e C4.
Para facilitar a anlise e a descrio das etapas de operao do conversor so feitas as
seguintes consideraes:
- Os semicondutores so ideais;
- Os componentes indutivos so lineares e ideais;
- O transformador ideal;

22

- As tenses nos capacitores so consideradas livres de ondulao podendo ser re-
presentados como fontes de tenso constante;
- A frequncia de chaveamento constante;
- O conversor opera em regime permanente;
Num perodo de chaveamento o conversor apresenta as seguintes etapas:

Primeira Etapa [ t
0
t
1
] (Figura 2.4). Essa etapa tem inicio quando a corrente no
transformador chega a zero e o diodo D2 chega a conduzir. A chave S1 est conduzindo e a
tenso do capacitor C2 aplicada ao ramo composto pelo indutor de disperso L
K
e pelo enro-
lamento primrio do transformador T1. Uma corrente induzida circula atravs do enrolamento
secundrio do transformador e passa pelo diodo D2, formando assim um circuito secundrio.
A tenso no indutor L
K
composta pela diferena entre a tenso do capacitor C2 e a tenso
refletida pelo secundrio do transformador
4
/
C
V n , fazendo com que a corrente no indutor
de disperso I
LK
cresa linearmente. A tenso sobre o indutor de entrada L
IN
resultado da
diferena entre a tenso de entrada e a tenso sobre os capacitores C1 e C2, ou seja,
1 2
( )
LIN IN C C
V V V V = + . Neste instante I
LIN
decresce linearmente e passa por S1. A corrente
que circula em S1 resultado da diferena entre I
LK
e I
LIN
.

Ro
S2
S1
LIN
D1
D2
T1
T2
C1
C2
C3
C4
VIN
LK
IIN ILK
I0
I2

Figura 2.4 Primeira Etapa de Operao.

Segunda Etapa [ t
1
t
2
] (Figura 2.5). Essa etapa de operao tem inicio com o desli-
gamento da chave S1. Neste estgio a tenso em S1 grampeada com a tenso resultante da
somatria das tenses em C1 e C2, enquanto que a tenso em S2 nula, uma vez que esta,
est conduzindo atravs de seu diodo interno. A diferena entre a corrente que passa pelo in-
dutor de entrada L
IN
e a indutncia de disperso L
K
circula pelo diodo em antiparalelo da cha-
ve S2, ou seja, D
S2
. Para que a comutao seja suave em modo ZVS, preciso que S2 seja
comandado a conduzir enquanto o diodo D
S2
ainda estiver conduzindo. A tenso sobre o indu-

23

tor de disperso L
K
resultado de V
C1
+n.V
C4
, onde V
C1
a tenso no capacitor C1, n a re-
lao de transformao e V
C4
a tenso no capacitor C4. Neste caso, percebe-se o decresci-
mento linear da corrente no indutor de disperso I
LK
, e o decrescimento linear da corrente do
diodo em antiparalelo da chave S2, I
DS2
. Esta etapa termina quando a corrente I
LK
atinge zero.

Ro
S2
S1
LIN
D1
D2
T1
T2
C1
C2
C3
C4
VIN
LK
IIN ILK
IDS2
I0
I2

Figura 2.5 Segunda Etapa de Operao.

Terceira Etapa [ t
2
t
3
] (Figura 2.6). Esta etapa tem incio quando a corrente no
transformador atinge zero e o diodo D1 conduz. Percebe-se que a tenso de entrada V
IN
en-
to aplicada ao indutor de entrada L
IN
, fazendo com que a corrente de entrada I
IN
aumente li-
nearmente. No mesmo instante, a tenso que se encontra sobre o capacitor C1 aplicada sobre
o arranjo composto pelo indutor srie L
K
e o enrolamento primrio do transformador T1. Uma
corrente refletida no lado secundrio que flui atravs do diodo D1. A diferena de tenso
entre V
C1
e a tenso refletida no secundrio V
C3
aplicada L
K
. A indutncia srie L
K
faz
com que a corrente que circula pelo primrio do transformador seja decrementada linearmen-
te. Percebe-se que as correntes I
IN
e I
LK
circulam atravs da chave S2. Esta etapa termina
quando S2 comandado a bloquear.

Ro
S2
S1
LIN
D1
D2
T1
T2
C1
C2
C3
C4
VIN
LK
IIN
ILK
I0
I2

Figura 2.6 Terceira Etapa de Operao.

24

Quarta Etapa [ t
3
t
4
] (Figura 2.7). Nesta etapa as chaves S1 e S2 encontram-se blo-
queadas. A tenso em S2 a soma das tenses nos capacitores C1 e C2, enquanto que a ten-
so na chave S1 nula, uma vez que esta encontra-se conduzindo pelo diodo interno D
S1
.
Tanto a corrente de entrada I
IN
quanto a corrente no indutor de disperso I
LK
circulam pelo
diodo em antiparalelo da chave S1. Para que o conversor opere com comutao suave em mo-
do ZVS preciso que a chave S1 seja comandada a conduzir ainda enquanto o diodo D
S1
este-
ja conduzindo. A tenso sobre o indutor de disperso L
K
resultado da soma das tenses dos
capacitores C2 e C3. Nesta etapa a corrente I
LK
aumenta linearmente, fazendo com que a cor-
rente do diodo em antiparalelo da chave S1 tambm decresa linearmente. Esta etapa termina
quando a corrente em D
S1
atinge zero.

Ro
S2
S1
LIN
D1
D2
T1
T2
C1
C2
C3
C4
VIN
LK
IIN ILK
IDS1
I0
DS1
I2

Figura 2.7 Quarta Etapa de Operao.

2.2.2. FORMAS DE ONDA TERICAS DO CONVERSOR

A Figura 2.8 apresenta as principais formas de ondas tericas do conversor operando em
modo de conduo contnua, na qual so apresentadas as formas de onda das tenses e corren-
tes nas chaves S1 e S2, corrente de entrada I
IN
, corrente no primrio do transformador I
T1
e as
tenses de gatilho V
G1
e V
G2
.
Os intervalos de tempos mostrados no grfico constatam de forma clara todas as afirma-
es feitas anteriormente para cada etapa de operao.

25

t
0
t
1
t
2
t
3
t
4
I
IN
I
T1
V
G1
V
G2
V
S1
-

I
S1
V
S2
-

I
S2
t
t
t
t
t
t

Figura 2.8 Formas de onda tericas da Topologia I.

2.2.3. ANLISE QUANTITATIVA DAS ETAPAS DE OPERAO

A seguir sero feitas as anlises quantitativas de todas as etapas de operao para o con-
versor da topologia I. Sero mostrados os circuitos equivalentes simplificados para cada eta-
pa, bem como seu equacionamento caracterstico. Desta forma, visa-se um melhor entendi-
mento para o correto funcionamento do conversor.

- Primeira Etapa:
A seguir mostrado o circuito simplificado da primeira etapa de operao, conforme
mostra a Figura (2.9).
C1
L
k
V
C4
I
0
I
IN
C2
L
IN
V
IN
C1
L
k
I
0
i
1
(t)
C2
I
IN
-i
1
(t)
i
C1
(t) I
IN
n
V
C4
n

Figura 2.9 Circuito Equivalente da Primeira Etapa de Operao.

26

Conforme pode ser observado, foi feita uma simplificao no circuito original, conver-
tendo a fonte e o indutor de entrada por uma fonte de corrente constante, o que eventualmente
simplificar os clculos seguintes.
As equaes (2.1) a (2.4) definem o circuito mostrado na Figura 2.9.
4 1
2
( )
( ) .
C
C K
V dI t
V t L
dt n
= +
(2.1)
1 0
( )
IN C
I I t I = +
(2.2)
1
1
( )
( ) 1.
C
C
dV t
I t C
dt
=
(2.3)
2
2 1 0
( )
( ) ( ) 2.
C
C IN
dV t
I t I I t I C
dt
= =
(2.4)
Substituindo (2.3) em (2.2), tem-se:
1
0
( )
1.
C
IN
dV t
I I C
dt
=
(2.5)
Desta forma chega-se a soluo mostrada em (2.6).
0
1 1
( ) . (0)
1
IN
C C
I I
V t t V
C
| |
=
|
\ .

(2.6)
Isolando I
1
(t) de (2.4), chega-se em (2.7).
2
1 0
( )
( ) 2.
C
IN
dV t
I t I I C
dt
=
(2.7)
Substituindo (2.7) em (2.1) tem-se:
2
2 4
2 2
( )
( ) . 2.
C C
C K
d V t V
V t L C
dt n
= +
(2.8)
Resolvendo ento a equao (2.8) chega-se ao seguinte resultado para a tenso no capa-
citor C2:

27

4
2 0 2 0
2
(0). . ( . ) (0). . 2.cos( . )
( )
. 2
C
C K C K
C
K
V
I L sen w t V L C w t
n
V t
L C
| |
+ +
|
\ .
=
(2.9)
Aplicando (2.9) em (2.7) chega-se em:

4
2 0
2 0
1 0
. .cos( . )
(0). ( . )
( )
1
.
. 2
C
K C
C
IN
K
K
K
V
L I w t
V sen w t n
I t I I
L
L
L C
| |
+
|
\ .
= +
(2.10)

- Segunda Etapa:
A Figura (2.10) mostra o circuito simplificado para a segunda etapa de operao. Para
simplificar o equacionamento da etapa como um todo, reflete-se o circuito secundrio para o
lado primrio. Desta forma, tem-se um circuito LC submetido a uma fonte de tenso e uma
fonte de corrente, circuito este bastante conhecido na literatura [62].

C1
L
k
I
0
I
1
(t)
V
C4
n

Figura 2.10 Circuito Equivalente da Segunda Etapa de Operao.

Sejam as equaes (2.11) e (2.12) que definem o circuito da Figura 2.10.
4
1
( ) ( )
C
LK C
V
V t V t
n
= +
(2.11)
1 1 0
( ) ( )
C
I t I t I = +
(2.12)
Com as definies de tenso em um indutor e corrente em um capacitor tem-se (2.13) e
(2.14).
0 1 1 1
( ( )) ( ) ( )
( ) . . .
C C
LK K K K
d I I t dI t dI t
V t L L L
dt dt dt
+
= = =
(2.13)

28

1
1
( )
( ) 1.
C
C
dV t
I t C
dt
=
(2.14)

Substituindo (2.14) em (2.13) obtm-se (2.15).
2
1
2
( )
( ) . 1.
C
LK K
d V t
V t L C
dt
=
(2.15)
Substituindo (2.15) em (2.11) tem-se as equaes (2.16) e (2.17).
2
4 1
1 2
( )
. 1. ( )
C C
K C
V d V t
L C V t
n dt
= +
(2.16)
4
2
1 1
2
( ) ( )
. 1 . 1
C
C C
K K
V
d V t V t
n
dt L C L C
+ =
(2.17)
Com as equaes (2.16) e (2.17) obtm-se as solues dadas por (2.18) e (2.19).
4 4
1 1 0 0 0
( ) ( (0) ).cos( . ) .( (0) ). ( . )
1
C C K
C C LK
V V L
V t V w t I I sen w t
n C n
= + +
(2.18)
4
1
1 0 0 0 0
(0)
( ) . ( . ) ( (0) ).cos( . )
1
C
C
LK
K
V
V
n
I t I sen w t I I w t
L
C
| |
+
|
\ .
= +
(2.19)

Tendo em vista que:
2
1
( )
( )
I t
I t
n
=
(2.20)
Tem-se ento:
2 1
( ) . ( ) I t n I t =
(2.21)

29

- Terceira Etapa:
O circuito desta etapa semelhante ao mostrado na etapa anterior, com a diferena que
a fonte de tenso que corresponde tenso refletida pelo secundrio invertida, conforme
mostra a figura (2.11).
C1
L
k
I
0
I
1
(t)
V
C3
n

Figura 2.11 Circuito Equivalente da Terceira Etapa de Operao.

Sejam as equaes (2.22) e (2.23) que representam o circuito da Figura 2.9.
3
1
( ) ( )
C
LK C
V
V t V t
n
= +
(2.22)
1 1 0
( ) ( )
C
I t I t I = +
(2.23)
Com as definies de tenso em um indutor e corrente em um capacitor tem-se (2.24) e
(2.25).
0 1 1 1
( ( )) ( ) ( )
( ) . . .
C C
LK K K K
d I I t dI t dI t
V t L L L
dt dt dt
+
= = =
(2.24)
1
1
( )
( ) 1.
C
C
dV t
I t C
dt
=
(2.25)
Substituindo (2.25) em (2.24) obtm-se (2.26).
2
1
2
( )
( ) . 1.
C
LK K
d V t
V t L C
dt
=
(2.26)
Substituindo (2.26) em (2.22) tem-se as equaes (2.27) e (2.28).
2
3 1
1 2
( )
. 1. ( )
C C
K C
V d V t
L C V t
n dt
= +
(2.27)

30

3
2
1 1
2
( ) ( )
. 1 . 1
C
C C
K K
V
d V t V t
n
dt L C L C
+ =
(2.28)

Com as equaes (2.27) e (2.28) obtm-se as solues dadas por (2.29) e (2.30).

3 3
1 1 0 0 0
( ) (0) .cos( . ) .( (0) ). ( . )
1
C C K
C C LK
V V L
V t V w t I I sen w t
n C n
| |
= + +
|
\ .

(2.29)
3
1
1 0 0 0 0
(0)
( ) . ( . ) ( (0) ).cos( . )
1
C
C
LK
K
V
V
n
I t I sen w t I I w t
L
C
| |
|
\ .
= +
(2.30)

Tendo em vista que:
2
1
( )
( )
I t
I t
n
=
(2.31)
Tem-se ento:
2 1
( ) . ( ) I t n I t =
(2.32)
- Quarta Etapa:
O circuito simplificado desta etapa pode ser visto na Figura 2.12 e semelhante ao mos-
trado na primeira etapa de operao, sendo diferente somente a polaridade da fonte de tenso
que representa a tenso refletida pelo secundrio do transformador.

C1
L
k
V
C3
I
0
I
IN
C2
L
IN
V
IN
C1
L
k
I
0
i
1
(t)
C2
I
IN
-i
1
(t)
i
C1
(t) I
IN
n
V
C3
n

Figura 2.12 Circuito Equivalente da Quarta Etapa de Operao.

31

Sejam as equaes de (2.33) a (2.36) que representam o circuito da Figura 2.12.
3 1
2
( )
( ) .
C
C K
V dI t
V t L
dt n
=
(2.33)
1 0
( )
IN C
I I t I = +
(2.34)
1
1
( )
( ) 1.
C
C
dV t
I t C
dt
=
(2.35)
2
2 1 0
( )
( ) ( ) 2.
C
C IN
dV t
I t I I t I C
dt
= =
(2.36)
Substituindo (2.35) em (2.34), tem-se:
1
0
( )
1.
C
IN
dV t
I I C
dt
=
(2.37)
Desta forma chega-se a soluo mostrada em (2.38).
0
1 1
( ) . (0)
1
IN
C C
I I
V t t V
C
| |
=
|
\ .

(2.38)
Isolando I
1
(t) de (2.36), chega-se em (2.39).
2
1 0
( )
( ) 2.
C
IN
dV t
I t I I C
dt
=
(2.39)
Substituindo (2.39) em (2.33) tem-se:
2
2 3
2 2
( )
( ) . 2.
C C
C K
d V t V
V t L C
dt n
=
(2.40)
Resolvendo ento a equao (2.40) chega-se ao seguinte resultado para a tenso no ca-
pacitor C2:

3
2 0 2 0
2
(0). . ( . ) (0). . 2.cos( . )
( )
. 2
C
C K C K
C
K
V
I L sen w t V L C w t
n
V t
L C
| |
+
|
\ .
=
(2.41)

32

Aplicando (2.41) em (2.39) chega-se em:
3
2
2
1 0 0 0
.
(0)
( ) . ( . ) .cos( . )
1
.
. 2
C
K C
C
IN
K
K
K
V
L I
V n
I t I I sen w t w t
L
L
L C
| |
|
\ .
= + +

(2.42)

2.2.4. GANHO ESTTICO DO CONVERSOR

O ganho esttico do conversor dado pela razo entre a tenso de sada e a tenso de
entrada, conforme mostrado abaixo:
0
in
V
G
V
=
(2.43)
Tem-se que a tenso de sada do conversor em qualquer instante resultado entre a so-
ma das tenses nos capacitores C1, C2, C3 e C4, conforme mostrado em (2.44).
0 1 2 3 4 C C C C
V V V V V = + + +
(2.44)
Tendo em vista que o capacitor C1 encontra-se em paralelo com a bateria, como pode
ser visto na prpria estrutura do conversor, tem-se ento que a tenso sobre o capacitor C1 a
mesma tenso sobre a bateria, ou seja:
1 C IN
V V =
(2.45)
Sabendo que a tenso mdia sobre o indutor de entrada L
IN
durante um perodo de cha-
veamento deve ser nula, obtm-se a equao (2.46). Assim, a tenso no capacitor C2 pode ser
obtida atravs da equao (2.47).
2
. (1 ).
IN C
DV D V =
(2.46)
2
.
1
IN
C
DV
V
D
=

(2.47)

33

Para a obteno das tenses nos capacitores C3 e C4 considerou-se constante todas as
tenses dos capacitores. A figura 2.13 mostra o circuito correspondente para cada etapa de
operao com a considerao feita.

VC1
Lk
VP1
I0
I1(t)
Terceira Etapa
VC1
Lk
VP2
I0
I1(t)
Segunda Etapa
Lk
VP1
I0
i1(t)
IIN
VC2
VC1
Quarta Etapa
Lk
VP2
I0
i1(t)
IIN
VC2
VC1
Primeira Etapa

Figura 2.13 Etapas de Operao com Fontes Constantes.

Onde VP1 e V
P2
correspondem s tenses sobre os capacitores C3 e C4 refletidas ao
primrio do transformador.
Desta forma o equacionamento para o clculo dos tempos das etapas de operao, a de-
terminao das condies iniciais de cada etapa e o clculo do ganho esttico deste conversor
so facilitados.
Com base na anlise de malha das etapas de operao mostradas na figura 2.12, chega-
se s seguintes equaes das tenses no indutor de disperso L
K
:
2 2
2 1
1 1
1 2
Primeira Etapa
( ) Segunda Etapa
Terceira Etapa
Quarta Etapa
LK C P
LK P C
LK P C
LK P C
V V V
V V V
V V V
V V V
=
= +
= +

(2.48)

A figura 2.14 mostra o detalhe da forma de onda ideal sobre o indutor de disperso L
K
e
do pulso de gatilho do interruptor de potncia S1.
t1
I
LK
V
G1
t
t
t
t2
t3
t4 t4
Ts

Figura 2.14 Formas de ondas tericas da corrente em LK e gatilho de S1.

34

Considerando que as variaes de corrente nos intervalos t
1
e t
2
so iguais e em t
3
e
t
4
tambm, tem-se ento:
1 2
3 4
t t
t t
I I
I I
A = A
A = A

(2.49)
Aplicando o conceito da tenso em um indutor e unindo as equaes (2.48) e (2.49), po-
dem-se chegar as seguintes equaes dos tempos das etapas:
2 1
1 2
2 2
.
P C
C P
V V
t t
V V
+
A = A

(2.50)
1 2
3 4
1 1
.
P C
P C
V V
t t
V V
+
A = A

(2.51)
4 1
. t t DTs A +A =
(2.52)
2 3
( 1). t t D Ts A +A =
(2.53)
Onde D representa a razo cclica e Ts o perodo de chaveamento.
Resolvendo os sistemas de equaes formados por (2.50) (2.53) chega-se as seguintes
solues para os tempos das etapas levando-se em considerao somente as variveis dos cir-
cuitos da figura 2.12.
1 2
1
1 2
. .( 1).( )
.( )
P IN P
IN P P
TsV D V V
t
V V V
+
A =
+

(2.54)
1 2 2
2
1 2
. .( . . )
.( )
P IN P P
IN P P
TsV DV V DV
t
V V V
+
A =
+

(2.55)
2 1 1
3
1 2
. .( . . )
.( )
P P IN P
IN P P
TsV V DV DV
t
V V V
+
A =
+

(2.56)
2 1
4
1 2
. .( ).( 1)
.( )
P IN P
IN P P
TsV V V D
t
V V V

A =
+

(2.57)

35

Sabe-se que a tenso de entrada V
IN
e o perodo de chaveamento Ts so grandezas es-
tipuladas no projeto, desta forma assumem valores conhecidos. Resta, portanto, calcular as
equaes que correspondero s tenses V
P1
e V
P2
.
Tendo em vista que a corrente mdia nos diodos D1 e D2 corresponde corrente de sa-
da, e observando a forma de onda no transformador, chega-se s seguintes equaes:
2 2 0 1 2
1
. .
2.
C P
K
V V I t t
t
Ts L n
| | A + A
A =
|
\ .

(2.58)
3 4 1 0
3
. .
2.
IN P
K
t t V V I
t
Ts L n
| | A + A
A =
|
\ .

(2.59)
Substituindo as equaes (2.54) (2.57) em (2.58) e (2.59) chega-se a:
2
1 2 2 2 0
2 2
1 1 2 2
. .( ).( . . )
2. . . 4. . . . 2. . .
P IN P IN P P
K IN P K IN P P K IN P
TsV V V DV V DV I
L V V L V V V L V V n
+ +
=
+ +

(2.60)
2
2 1 1 1 0
2 2
1 1 2 2
. .( ).( . . )
2. . . 4. . . . 2. . .
P IN P P IN P
K IN P K IN P P K IN P
TsV V V V DV DV I
L V V L V V V L V V n
+
=
+ +

(2.61)
Desenvolvendo-se essas duas equaes, chega-se s expresses que definem as grande-
zas V
P1
e V
P2
em funo somente de valores conhecidos, conforme mostram as equaes
(2.62) e (2.63).
3
2 3 2
2 2 2 3
. . .(8. . ) 8. . . 2. . 16. .
2.(2. 8. . 8. . . . )
IN
P
D
V n Dn D n D D n D
n
V
D D D n D n
o o o
o o o
| |
+ + |
|
\ .
=
+ +

(2.62)
2
1
2 2
. .
. 2. .
IN P
P
IN P P
V DV
V
V D V DV
=
+

(2.63)
Onde o termo o que se encontra na equao (2.62) corresponde corrente de carga
parametrizada, definida por:
0
.
.
K
IN
I L
TsV
o =
(2.64)
Uma vez definidas as equaes do sistema e sabendo os parmetros do conversor, pode-
se ento saber exatamente os tempos de cada etapa de operao. Desta forma, a partir das
equaes (2.54) a (2.57) tem-se os seguintes valores para os tempos das etapas.

36

1 2
1
1 2
. .( 1).( )
7, 486
.( )
P IN P
IN P P
TsV D V V
t us
V V V
+
A = =
+

1 2 2
2
1 2
. .( . . )
1, 027
.( )
P IN P P
IN P P
TsV DV V DV
t us
V V V
+
A = =
+

2 1 1
3
1 2
. .( . . )
10, 77
.( )
P P IN P
IN P P
TsV V DV DV
t us
V V V
+
A = =
+

2 1
4
1 2
. .( ).( 1)
713, 6
.( )
P IN P
IN P P
TsV V V D
t ns
V V V

A = =
+

Tomando como referncia a equao (2.44), esta pode ser reescrita da seguinte forma:
1 2
0 1 2
P P
C C
V V
V V V
n n
= + + +
(2.65)
Uma vez que as equaes (2.45), (2.47), (2.62) e (2.63) j foram definidas, tem-se ento
a seguinte relao:
0
. .
. . 2. .
1
IN
IN IN
IN
V D
V D V D D
V V
D n n
|
| | | +
= + + +

(2.66)

Onde | dado pela seguinte expresso:
3
2 3 2
2 2 3
. .(8. . ) 8. . . 2. . 16. .
2.(2. 8. . 8. . . . )
D
n Dn D n D D n D
n
D D D n D n
o o o
|
o o o
| |
+ + |
|
\ .
=
+ +

(2.67)

O ganho esttico da Topologia I pode ento ser expresso fazendo a relao entre a ten-
so de sada e a tenso de entrada com base na equao (2.66), conforme mostrado a seguir:
0
1 .(2. 2. . )
1 .( 2. . )
IN
V D D
G
V D n D D
| | |
| |
+
= = +
+

(2.68)
A Figura 2.15 apresenta o grfico do ganho esttico da topologia I em funo da razo
cclica do conversor, para diferentes relaes de transformaes. A linha tracejada mostrada
na figura indica o comportamento do ganho esttico sem considerar a disperso magntica.
Percebe-se tambm o alto ganho fornecido pelo conversor, se comparado com o ganho forne-

37

cido pela estrutura de um conversor boost convencional. A equao (2.69) mostra a expresso
do ganho esttico sem levar em considerao o efeito da disperso.
0
1
1
1
IN
V
n
G
V D
+
= =

(2.69)
Relao de transformao (n)
Boost
Convencional
Razo Cclica (D)
0,4 0,6 0,7 0,5
0
10
7,5
5
2,5
15
12,5
G
a
n
h
o

E
s
t
t
i
c
o

(
G
)
n = 0,33
n = 0,5
n = 1
}
}
Com Disperso
Sem Disperso
}

Figura 2.15 Grfico do Ganho Esttico em funo da Razo Cclica.

A relao de transformao n mostrada at ento consiste na relao entre a tenso no
primrio do transformador (V
PRI
) e a tenso no secundrio (V
SEC
), como mostra a equao a
seguir:
. .
PRI SEC SEC PRI
n V n V =
(2.70)
Desta forma deduz-se que:
PRI PRI
SEC SEC
n V
n
n V
= =
(2.71)
Percebe-se ento que na medida em que a relao de transformao diminui, o ganho
esttico aumenta, porm sem levar em considerao o efeito da disperso, a diferena no ga-
nho tende a aumentar bruscamente. A figura 2.16 mostra o grfico do ganho esttico em fun-
o da corrente de carga parametrizada
o
para diferentes valores de razo cclica e conside-
rando a relao de transformao de 1:3 (n = 0,33) (condio de projeto).

38

Corrente de Carga Parametrizada ()
2x10
-3
3x10
-3
4x10
-3
5x10
-3
6x10
-3
7x10
-3
4
G
a
n
h
o

E
s
t
t
i
c
o

(
G
)
7,5
11
14,5
18
25
21,5
D = 0,4
}
D = 0,5
}
D = 0,6
}
D = 0,7
}
D = 0,8
}
Com Disperso
Sem Disperso

Figura 2.16 Grfico do Ganho Esttico em funo da corrente de carga parametrizada.

2.3. CONDIES DE COMUTAO SUAVE

Nesta seo, sero apresentadas as anlises para o estudo das condies de comutao
suave do conversor da topologia I. Para analise desta condio, necessrio que se faa o
equacionamento do conversor levando em considerao as capacitncias dos interruptores de
potncia e o tempo morto entre eles.
Toda a anlise da condio de comutao se d no momento em que os dois interrupto-
res de potncia encontram-se bloqueados. Desta forma, tm-se na Figura 2.17 os circuitos
equivalentes para as anlises propostas.

V
C1
L
k
V
C3
I
0
I
1
(t)
V
C2
I
CS1
(t)
I
CS2
(t) I
IN
C
S1
C
S2
n
V
C1
L
k
V
C4
I
0
I
1
(t)
V
C2
I
CS1
(t)
I
CS2
(t) I
IN
C
S1
C
S2
n
(a) (b)
Figura 2.17 Circuitos Equivalentes para Anlises da Comutao Suave para a Topologia I.

39

A Figura (2.17a) corresponde ao circuito equivalente no momento em que o interruptor
de potncia S1 bloqueado, enquanto a Figura (2.17b) corresponde ao circuito equivalente no
momento em que o interruptor de potncia S2 comandado a desligar. Desta forma, o equaci-
onamento a seguir ir mostrar a anlise completa para a determinao dos tempos mortos m-
nimos e mximos para ambos os interruptores de potncia.
As equaes para chave S1 tero como base a Figura (2.17a) enquanto que a chave S2
ter sua anlise feita com base na Figura (2.17b).

2.3.1 ANLISE DA COMUTAO SUAVE PARA A CHAVE SUPERIOR S1.

Para o incio da anlise da comutao suave da chave superior S1, deve-se retirar as
equaes das malhas formadas pelo circuito da Figura (2.17a). Tais equaes podem ser des-
critas como mostrado em (2.50) a (2.53).

1
1 1
( )
( )
CS
CS S
dV t
I t C
dt
=
(2.50)
2
2 2
( )
( )
CS
CS S
dV t
I t C
dt
=
(2.51)
1
( )
( )
LK K
dI t
V t L
dt
=
(2.52)
1 1 2
( ) ( ) ( )
CS IN CS
I t I t I I t = +
(2.53)
A tenso sobre os capacitores dos interruptores de potncia resultado da soma das
tenses nos capacitores de sada C1 e C2, que tem suas equaes mostradas em (2.45) e (2.47)
respectivamente. Desta forma, tem-se que:
1 2
.
( ) ( )
1 1
IN IN
CS CS IN
DV V
V t V t V
D D
+ = + =

(2.54)
3
1 2
( ) ( )
C
C CS LK
V
V V t V t
n
= +
(2.55)

40

Isolando V
CS2
(t) da equao (2.55) e substituindo (2.52), tem-se a seguinte equao:
3 1
2
( )
( )
C
CS IN K
V dI t
V t V L
dt n
= +
(2.56)
Substituindo as equaes (2.50) e (2.51) em (2.53) e inserindo em (2.56) chega-se se-
guinte soluo para V
CS2
(t).

3 2 3
2 1 2 0 2 0
2
(0)
( ) . .( ) . ( . ) (0) .cos( . )
C CS C
CS IN K S S IN CS
S
V I V
V t V L C C sen w t V V w t
n C n
| |
| |
= + + + +
| |
\ .
\ .

(2.57)
Onde C
S1
e C
S2
so as capacitncias internas das chaves e w
0
dado por:
0
1 2
1
.( )
K S S
w
L C C
=
+
(2.58)
De posse da equao (2.57) e substituindo em (2.54) encontra-se a seguinte soluo para
V
CS1
(t).
3 2 3
1 1 2 0 2 0
2
(0)
( ) . .( ) . ( . ) (0) .cos( . )
1
IN C CS C
CS IN K S S IN CS
S
V V I V
D n C n
| |
| |
= + + +
| |
\ .
\ .

(2.59)
Derivando as equaes (2.57) e (2.59) e substituindo em (2.53), chega-se soluo para
a corrente que passa pelo indutor ressonante I
1
(t).
3
2
1
1 1 2 0 2 0
2 1 2
(0)
( ) ( ). . ( . ) 1 . (0).cos( . )
.( )
C
IN CS
S
IN S S CS
S K S S
V
V V
C
n
I t I C C sen w t I w t
C L C C
| |
+
| | |
= + + +
| |
+
\ . |
\ .
(2.60)
Tendo em vista que as tenses nos capacitores internos dos interruptores de potncia e a
corrente no indutor de disperso j foram equacionadas, deve-se ento inserir as condies
iniciais e finais das variveis, cujos valores so:
- Tenso inicial no capacitor interno da chave S1 V
CS1
(0) = 0
CS2
(0) =
1
IN
V
D

- Corrente inicial no capacitor interno da chave S1 I
CS1
(0) =
1
2
IN t
I I
A

CS2
(0) =
1
2
IN t
I I
A

41

- Tenso final no capacitor interno da chave S1 V
CS1
(t) =
1
IN
V
D

CS2
(t) = 0

Onde os valores das correntes finais nas etapas so definidos como:

2 2
1
. 1
C P
t
K
V V
I t
L
A

= A
(2.61)
2
2 1
( ) . 2
P IN
t t
K
V V
I I t t
L
A A
| | +
= A
|
\ .

(2.62)
1
3
. 3
IN P
t
K
V V
I t
L
A
| |
= A
|
\ .

(2.63)
1 2
4 4
( ) . 4
P C
t t
K
V V
I I t t
L
A A
| | +
= + A
|
\ .

(2.64)
Aplicando as condies iniciais em (2.57) chega-se a seguinte equao:
2
2
3 1 3
1 2 0 _ 1
2
. .( ) . ( . )
2. 1
C IN t C IN
IN K S S IN MIN S
S
V I I V V
V L C C V sen w td
n C n D
A
| | | |
= + + + +u
| |
\ .
\ .

(2.65)
Onde dado por:
3
1
1
1 2
2
1
. .( )
2.
C IN
IN
IN t
K S S
S
V V
V
n D
tg
I I
L C C
C
A
| |
| |
+ |
|
\ . |
u =
|
| |
+ |
|
|
\ . \ .

(2.66)
Desta forma, isolando o valor de td
MIN_S1
de (2.65) tem-se:
( )
3
1
2 2
1 2 1 3
2
2
_ 1
0
.( ).
1 4.
C
IN
K S S IN t C IN
IN
S
MIN S
V
V
n
sen
L C C I I V V
V
n D C
td
w
A
| |
|
|
|
u+
|
| |
+
| |
|
+ + |
|
|
|
\ .
\ .
\ .
=

(2.67)

42

Para que a comutao seja suave em S2, esta deve ser comandada a conduzir antes que a
corrente em antiparalelo atinja zero. A equao (2.68) mostra a expresso para o clculo do
tempo morto mximos (td
MAX_S1
) para a chave superior S1.
_ 1 2
1
.
K IN
MAX S
IN P
L I
td t
V V
= + A

(2.68)
A seguir so mostradas as condies iniciais e finais para a etapa linear t
2
.

CS1
(0) =
1
IN
V
D

CS2
(0) = 0
CS1
(0) = 0
CS2
(0) =
1 IN t
I I
A

CS1
(t) =
1
IN
V
D

CS2
(t) = 0

A seguir so mostrados os grficos dos tempos mortos mnimos e mximos para a co-
mutao do interruptor de potncia superior S1 em funo da corrente parametrizada para
diferentes valores de razo cclica.
8x10
-3
6x10
-3
4x10
-3
2x10
-3
0
40ns
20ns
60ns
80ns
100ns
120ns
140ns
T
e
m
p
o

M
o
r
t
o

M
n
i
m
o

p
a
r
a

S
1

(
t
d

M
I
N
_
S
1
)
Razo Cclica (D)
D = 0,4
D = 0,5
D = 0,6
D = 0,7
D = 0,8
8x10
-3
6x10
-3
4x10
-3
2x10
-3
0
Razo Cclica (D)
D = 0,4
D = 0,5
D = 0,6
D = 0,7
D = 0,8
183ns
100ns
266ns
350ns
433ns
516ns
600ns
T
e
m
p
o

M
o
r
t
o

M
x
i
m
o

p
a
r
a

S
1

(
t
d

M
A
X
_
S
1
)
(a) (b)

Figura 2.18 Tempo Morto Mnimo da chave S1 (a) e Tempo Morto Mximo da chave S1(b).

43

2.3.2 ANLISE DA COMUTAO SUAVE PARA A CHAVE INFERIOR S2.

Tendo em vista que o circuito equivalente analisado para a determinao das condies
de comutao suave do interruptor de potncia inferior S2 da figura (2.17b) semelhante ao
da figura (2.17a) com exceo da inverso da fonte de tenso correspondente tenso refleti-
da pelo secundrio, tem-se que seu equacionamento semelhante ao descrito anteriormente,
sendo ento:
4 2 4
2 1 2 0 2 0
2
(0)
( ) . .( ) . ( . ) (0) .cos( . )
C CS C
CS IN K S S IN CS
S
V I V
n C n
| |
| |
= + + + + +
| |
\ .
\ .

(2.69)
4 2 4
1 1 2 0 2 0
2
(0)
( ) . .( ) . ( . ) (0) .cos( . )
1
IN C CS C
CS IN K S S IN CS
S
V V I V
D n C n
| |
| |
= + +
| |
\ .
\ .

(2.70)
4
2
1
1 1 2 0 2 0
2 1 2
(0)
( ) ( ). . ( . ) 1 . (0).cos( . )
.( )
C
IN CS
S
IN S S CS
S K S S
V
V V
C
n
I t I C C sen w t I w t
C L C C
| |
+ +
| | |
= + + +
| |
+
\ . |
\ .

(2.71)

A anlise feita a partir do momento em que o interruptor de potncia S2 bloqueado e
S1 comandado a conduzir. Desta forma, tm-se ento as condies iniciais e finais que defi-
nem essa etapa.
CS1
(0) =
1
IN
V
D

CS2
(0) = 0
CS1
(0) =
3
2
IN t
I I
A
+

CS2
(0) =
3
2
IN t
I I
A
+

CS1
(t) = 0
CS2
(t) =
1
IN
V
D

Substituindo as condies iniciais em (2.69) tem-se:

2
2
4 3 4
1 2 0 _ 2
2
. .( ) . ( . )
1 2.
IN C IN t C
IN K S S IN MIN S
S
V V I I V
V L C C V sen w td
D n C n
A
| | | |
= + + +u
| |
\ .
\ .

(2.72)

44

Onde dado por:
2
2
1
3
1 2
2
. .( )
2.
P
IN
IN t
K S S
S
V
V
n
tg
I I
L C C
C
A
| |
|

|
u =
|
| | +
+ |
|
|
\ . \ .

(2.73)
Desta forma, isolando o valor de td
MIN_S2
de (2.72) tem-se:
( )
2
2
1
2
2
1 2 3
2
2 2
2
_ 2
0
1
.( ).
4.
IN P
IN
K S S IN t
P
IN
S
MIN S
V V
V
n D
sen
L C C I I
V
V
n C
td
w
A
| |
|
+ + |
|
u+
|
| |
+ +
| |
|
+ |
|
|
|
\ .
\ .
\ .
=

(2.74)
Para que a comutao seja suave em S1, esta deve ser comandada a conduzir antes que a
corrente em antiparalelo atinja zero. Como a corrente no diodo em antiparalelo igual cor-
rente de entrada somada corrente no transformador, tem-se que a quarta etapa de operao
ocorre plenamente, desta forma deve-se calcular o restante do tempo para que a corrente che-
gue a zero. A equao (2.75) mostra a expresso para o clculo do tempo morto mximos
(td
MAX_S2
) para a chave superior S2 e a seguir segue as condies iniciais e finais para esta
etapa.
CS1
(0) = 0
CS2
(0) =
1
IN
V
D

CS1
(0) =
3 IN t
I I
A
+
CS2
(0) = 0
CS1
(t) = 0
CS2
(t) =
1
IN
V
D

Desta forma tem-se a seguinte equao para a determinao do tempo morto mximo
para S2:
_ 2 4 _ 2
2 2
.
5,17
K IN
MAX S MIN S
C P
L I
td t td us
V V
= + A + =

(2.75)

45

mutao do interruptor de potncia inferior S2 em funo da corrente parametrizada para
diferentes valores de razo cclica.
8x10
-3
6x10
-3
4x10
-3
2x10
-3 0
13,3ns
6,6ns
20ns
26,6ns
33,3ns
40ns
T
e
m
p
o

M
o
r
t
o

M
n
i
m
o

p
a
r
a

S
2

(
t
d

M
I
N
_
S
2
)
Razo Cclica (D)
D = 0,4
D = 0,5
D = 0,6
D = 0,7
D = 0,8
8x10
-3
6x10
-3
4x10
-3
2x10
-3
0
3,3us
2us
4,6us
6us
7,3us
8,6us
10us
T
e
m
p
o

M
o
r
t
o

M
x
i
m
o

p
a
r
a

S
2

(
t
d

M
A
X
_
S
2
) Razo Cclica (D)
D = 0,4
D = 0,5
D = 0,6
D = 0,7
D = 0,8
(a) (b)

Figura 2.19 Tempo Morto Mnimo da chave S2 (a) e Tempo Morto Mximo da chave S2(b).

O grfico da Figura (2.20) mostra a faixa entre os tempos mortos mnimos e mximos
de ambos os interruptores de potncia.
8x10
-3
6x10
-3
4x10
-3
2x10
-3
0
(b)
0,33us
-1,08us
1,75us
3,16us
4,58us
6us
T
e
m
p
o

M
o
r
t
o

M
n
i
m
o

e

M
x
i
m
o

p
a
r
a

S
2
-2,5us
td MIN_S2
td MAX_S2
8x10
-3
6x10
-3
4x10
-3
2x10
-3
0
(a)
0
td MIN_S1
td MAX_S1
166ns
83,3ns
250ns
333ns
416ns
500ns
T
e
m
p
o

M
o
r
t
o

M
n
i
m
o

e

M
x
i
m
o

p
a
r
a

S
1

Figura 2.20 Tempos Mortos Mnimos e Mximos das chaves S1 e S2.

2.4 PROCEDIMENTO DE PROJETO PARA TOPOLOGIA I.

A seguir sero descritos os procedimentos para o dimensionamento correto do conver-
sor da topologia I. Todos os clculos de projeto e as especificaes deste conversor so mos-
trados a seguir:

46

- Frequncia de Chaveamento f
s
= 50kHz
- Tenso de Entrada V
IN
= 24V
- Tenso de Sada V
0
= 200V
- Razo Cclica Nominal D = 0,59
- Potncia de Sada P
0
= 500W
- Resistncia de Carga R
0
= 80
- Ondulao da Corrente de Entrada I
IN
= 10%
- Ondulao da Tenso de Sada V
0
= 1%

IN
).

O objetivo principal do ncleo magntico fornecer um caminho adequado para o fluxo
magntico.
Entre os tipos de material utilizados na construo de ncleos destacam-se o ferrite e as
lminas de ferro-silcio. Em operaes em baixas frequncias as lminas de ferro-silcio so
mais adequadas, porm, com o aumento da frequncia de operao, as perdas por histerese e,
consequentemente, a elevao de temperatura tornam impraticveis o seu uso. Os ncleos de
ferrite so indicados para operao em frequncias mais elevadas, porm apresentam algumas
desvantagens em relao s lminas de ferro silcio, tais como baixa densidade de fluxo de
saturao e baixa robustez a choques mecnicos.
Para o projeto do indutor de entrada da topologia I, adotaram-se os seguintes valores pa-
ra as variveis de entrada:
- Densidade de Corrente nos condutores J = 400A/cm
2

- Densidade de Fluxo Magntico B = 0,3T
- Fator de Ocupao da Janela K
u
= 0,7
- Permeabilidade Magntica do ar
0
= 4..10
-7

O clculo do valor da indutncia de entrada dado por:
.
120
f .
IN
IN
s IN
V D
L uH
I
= =
A

(2.76)
A corrente de entrada dada por:
21
IN
IN
IN
P
I A
V
= ~

(2.77)

47

Para efeito de projeto, considera-se que a corrente de entrada mxima corresponde a
10% a mais que o valor nominal e a corrente mnima 10% menos, ou seja:
_
_
1,1. 23
0, 9. 18, 7
IN MAX IN
IN MIN IN
I I A
I I A
= ~
= ~

Na figura (2.21) pode ser observado o modelo de um ncleo de ferrite do tipo EE. A
rea da seo transversal do ncleo, denominada A
e
, e a rea da janela, denominada A
w
, so
fatores importantes no projeto fsico de magnticos.

Figura 2.21 Ncleo e Carretel do tipo EE.

Segundo [63] a equao que define o produto das reas do ncleo magntico (A
e
A
w
) pa-
ra a confeco do indutor dado por:
_
. .
6,8
. .
IN IN MAX IN
e w
u
L I I
A A
K J B
= ~

(2.78)
Com base no valor dado pela expresso (2.78), adotou-se um ncleo comercial de ferrite
NEE 55/28/21 da Thornton, cujos valores de referencia esto listados a seguir:

55mm
2
1
m
m
2
7
m
m
1
8
m
m
G
A
P
17,2mm
37,5mm

Figura 2.22 Dimenses do Ncleo NEE 55/28/21.

48

2
2
4
3
3, 6
3, 7
13, 6
40, 5 ( )
e
w
e w
E
A cm
A cm
A A cm
V cm volumedoncleo
=

O nmero de espiras do indutor de entrada dado por:
_ 4
.
.10 26
.
IN
IN IN MAX
L
e
L I
N espiras
A B
= ~

(2.79)
A seo do condutor a ser utilizado no enrolamento dada por:
2
0, 052
IN
IN
L
I
S cm
J
= =
(2.80)
O fio escolhido para a implementao fsica foi o AWG 26 que possui as seguintes se-
es:
2
2
_
0, 001287 (rea dofiosemisolamento)
0, 001671 (rea dofiocom isolamento)
f
f isol
S cm
S cm
=

Assim, o nmero de fios em paralelo pode ser calculado por:
_
41
IN
IN Paralelo
L
L
f
S
N
S
= ~
(2.81)
O fator de ocupao terico dado por [13]:
_
_
. .
0, 46
IN IN Paralelo
L L f isol
u
w
N N S
K
A
= ~
(2.82)
Como o fator de ocupao terico foi menor que o valor estipulado em projeto, conclui-
se que o indutor pode ser implementado.
O valor do entreferro dado por [13]:
( )
2
0
2
. .
g .10 0, 24
IN
e L
IN
A N
l cm
L

= ~
(2.83)
A tabela 2.1 mostra as principais caractersticas do indutor de entrada.
Nmero de Espiras
Indutncia de Entrada
Ncleo
Nmero de fios em paralelo
Fio
Entreferro
NLIN = 26
LIN = 120 uH
NEE 55/28/21
NLIN_PARALELO = 41
AWG 26
lg = 0,24 cm
Tabela 2.1 Parmetros do Indutor de Entrada (LIN)

49

2.4.2 PROJETO DO INDUTOR SRIE (L
K
).

Fazendo uma analise das equaes (2.65) e (2.72) percebe-se que a comutao suave de
ambos os interruptores de potncia S1 e S2 se d para toda a faixa de carga do conversor in-
dependente do valor de L
K
. Desta forma, a principal funo deste indutor limitar a corrente
de pico nas chaves e diminuir a derivada de corrente dos diodos superiores D1 e D2. O grfi-
co da Figura (2.23) mostra os valores de pico das correntes das chaves S1 e S2 para diferentes
valores de L
K
.
4uH 3uH 2uH 1uH 0
Indutncia de Disperso (LK)
(a)
4,5uH
12A
10A
14A
16A
8A
0
48A
47A
49A
50A
51A
46A
4uH 3uH 2uH 1uH
Indutncia de Disperso (LK)
(b)
4,5uH
Figura 2.23 Valores de Pico nas Chaves S1(a) e S2(b) para diferentes valores de L
K
.

Conforme pode ser observado, existe uma leve dependncia entre as correntes de pico
nas chaves e o valor da indutncia de disperso L
K
utilizado. O aumento de L
K
reduz o pico
de corrente na chave S1, porm aumenta o pico de corrente em S2. Uma vez que a variao
no pico de corrente nas chaves pequena, no compensa a colocao do indutor L
K
para di-
minuir as perdas por comutao nos interruptores de potncia, entretanto este indutor limita a
derivada de corrente nos diodos D1 e D2, o que acarreta um ganho no rendimento.
Tendo sido feita esta anlise, optou-se por inserir este indutor no conversor para que se
obtivesse um melhor rendimento da estrutura. Desta forma, adotou-se o seguinte valor para o
indutor de disperso L
K
:
1, 5
K
L uH =

Calculando a corrente de pico e eficaz no indutor chega-se aos seguintes valores:
_
_
37
18
PK LK
EF LK
I A
I A
=

50

e
A
w
) pa-
_ _
. .
0, 4
. .
K PK LK EF LK
e w
u
L I I
A A
K J B
= ~

(2.84)

30mm
1
4
,
6
m
m
1
5
m
m
9
,
7
m
m
G
A
P
7,2mm
19,5mm


2
2
4
3
1, 2
1,19
1, 43
81, 7 ( )
e
w
e w
E
A cm
A cm
A A cm
V cm volumedoncleo
=

_ 4
.
.10 5
.
K
K PK LK
L
e
L I
N espiras
A B
= ~

(2.85)
_ 2
0, 046
EF LK
LK
I
S cm
J
= =
(2.86)
es:
2
2
_
f
f isol
S cm
S cm
=

51

_
46
K
K Paralelo
L
L
f
S
N
S
= ~
(2.87)
_
_
. .
0, 24
K K Paralelo
L L f isol
u
w
N N S
K
A
= ~
(2.88)
( )
2
0
2
. .
g .10 0, 22
K
e L
K
A N
l cm
L

= ~
(2.89)
A tabela 2.2 mostra as principais caractersticas do indutor de disperso.
Nmero de Espiras
Indutncia Ressonante
Ncleo
Fio
Entreferro
NLK = 5
LK = 1,5 uH
NEE 30/15/14
NLK_PARALELO = 46
AWG 27
lg = 0,22 cm
Tabela 2.2 Parmetros do Indutor de Disperso (LK)

R
).

Para o projeto do transformador levou-se em considerao as seguintes especificaes:
2

u
= 0,4

O nmero de espiras do lado primrio pode ser calculado segundo [63] atravs da equa-
o (2.90).
4
.
.10 11espiras
2. . .f
IN
P
e
DV
N
B A s
= ~
(2.90)

52

O nmero de espiras para o lado secundrio tem uma relao direta com o primrio,
desta forma, levando-se em considerao que a relao de transformao entre o primrio e o
secundrio de (1:3), tem-se que:
. 3. 33espiras
S P P
N n N N = = ~
(2.91)
Tendo em vista que o enrolamento primrio encontra-se em srie com o indutor de dis-
perso, deduz-se que a corrente eficaz no primrio do transformador a mesma do indutor L
K
,
desta forma:
_ _
18
EF PRI EF LK
I I A = ~
(2.92)
Portanto:
_ _
_
6
3
EF PRI EF PRI
EF SEC
I I
I A
n
= = ~
(2.93)
Desta forma, para se determinar o produto das reas do ncleo magntico (A
e
A
w
) para a
confeco do transformador deve se levar em considerao os dois enrolamentos, sendo ento
calculado por [13]:
4 4
_ _
. . .10 . . . .10
2,8
2. . . .fs 2. . . .fs
IN EF PRI IN EF SEC
e w
u u
DV I n DV I
A A
B J K B J K
= + ~

(2.94)
NEE 55/28/21 da Thornton, cujos valores de referncia j foram listados anteriormente.
_ 2
_
0, 045
R
EF PRI
T PRI
I
S cm
J
= =
(2.95)
_ 2
_
0, 015
R
EF SEC
T SEC
I
S cm
J
= =
(2.96)
es:
2
2
_
f
f isol
S cm
S cm
=

53

_
_
45
R
T PRI
P Paralelo
f
S
N
S
= ~
(2.97)
_
_
15
R
T SEC
S Paralelo
f
S
N
S
= ~
(2.98)
_ _ _ _
_
. . . .
0, 34
P Paralelo P f isol S Paralelo S f isol
u Tr
w w
N N S N N S
K
A A
= + ~
(2.82)
A tabela 2.3 mostra as principais caractersticas do transformador T
R
.
Nmero de Espiras do Secundrio
Nmero de Espiras do Primrio
Ncleo
Nmero de Fios em Paralelo no Primrio
Fio
Nmero de Fios em Paralelo no Secundrio
NS = 33 espiras
NP = 11 espiras
NEE 55/28/21
NP_PARALELO = 45
AWG 27
NS_PARALELO = 15
Tabela 2.3 Parmetros do Transformador (TR)

2.4.4 DIMENSIONAMENTO DOS DIODOS RETIFICADORES D1-D2.

O dimensionamento dos diodos D1 e D2 foram feitos com base nos valore das tenses e
correntes mdias, eficazes e de pico em cada um. A Figura (2.25) mostra as formas de ondas
nos respectivos elementos.
0
83
167
V(D1)
0
4,6
9,3
I(D1)
0
83
167
V(D2)
0
4,6
9,3
I(D2)
Tempo (s)
0,5
0,5002 0,5004 0,5006 0,5008

Figura 2.25 Tenso e Corrente em D1 e D2.

54

Calculando as correntes mdias e eficaz nos diodos retificadores chega-se aos seguintes
valores:
_ 1
_ 1
_ 2
_ 2
_ 1
_ 2
3, 8
2, 5
4, 2
2, 5
8, 5
11, 6
EF D
MED D
EF D
MED D
PICO D
PICO D
I A
I A
I A
I A
I A
I A
=

Conforme pode ser observado na Figura (2.25) a mxima tenso sobre os diodos no ul-
trapassa 170V. Desta forma, optou-se por utilizar o diodo Schotty MBR20200 cujas princi-
pais caractersticas so tenso mxima de 200V e corrente mxima de 10A por perna e 20A
por dispositivo. Essas caractersticas aliadas ao fato de sua recuperao reversa ser inferior, se
comparada outros diodos, fez com que a eficincia da topologia aumentasse.

Figura 2.26 Diagrama do Diodo Schotty MBR20200.

2.4.5 DIMENSIONAMENTO DOS INTERRUPTORES DE POTNCIA S1-S2.

O dimensionamento dos interruptores de potncia S1 e S2 tiveram sua anlise parecida
com o estudo feito para os diodos retificadores. Atravs do clculo das tenses e correntes
mdia e eficaz nos dispositivos chegou-se a uma especificao. A Figura (2.27) mostra o va-
lor e o formato das tenses e correntes em ambos os interruptores.
Tempo (s)
0,5008 0,5006 0,5004 0,5002 0,5 0,501
0
-25
50
25
0
50
25
70
I(S2)
-25
-50
25
0
V(S2)
I(S1)
V(S1)
0
50
25
70

Figura 2.27 Tenso e Corrente em S1 e S2.

55

A seguir so mostrados os valores mdios e eficazes das correntes dos interruptores de
potncia S1 e S2. Percebe-se que a tenso em ambas as chaves no ultrapassa 70V.
_ 1
_ 1
_ 2
_ 2
9, 8
2, 4
26
18, 5
EF S
MED S
EF S
MED S
I A
I A
I A
I A
=

Tendo em vista os valores mostrados acima, adotou-se como interruptor de potncia o
MOSFET IRF2907, cujas principais caractersticas podem ser vistas na Figura (2.28).

Figura 2.28 Diagrama do MOSFET IRF2907.

Um importante fator a ser comentado sobre essa chave o valor de sua capacitncia, j
que esse dado de suma importncia para o clculo das condies de comutao do conver-
sor. Desta forma tem-se que:
12
1 2
897.10
S S
C C F
= =

2.4.6 DIMENSIONAMENTO DOS CAPACITORES DE SADA C1-C2-C3-C4.

Para o correto dimensionamento dos capacitores de sada deve-se levar em considerao
basicamente dois fatores, a tenso sobre o capacitor e sua corrente eficaz. O clculo das ten-
ses dos capacitores j foi realizado anteriormente, conforme pode ser visto em (2.44), (2.45),
(2.47) e (2.65).
1
2
1
3
2
4
24
.
34, 5
1
61
82
C IN
IN
C
P
C
P
C
V V V
DV
V V
D
V
V V
n
V
V V
n
= =
= =

= =
= =

56

A Figura (2.29) mostra o formato e o valor das correntes nos capacitores C1 C4.
Tempo (s)
0,5008 0,5006 0,5004 0,5002 0,5 0,501
0
-5
10
5
-3,5
3,5
0
7
I(C4)
0
-25
50
25
I(C3)
I(C2)
I(C1)
-40
20
0
40
-20

Figura 2.29 Corrente em C1, C2, C3 e C4.

Os valores correspondentes as correntes eficazes em todos os capacitores de sada so
mostrados a seguir:
_ 1
_ 2
_ 3
_ 4
17, 8
9, 5
2, 8
3, 6
EF C
EF C
EF C
EF C
I A
I A
I A
I A
=

Admitindo uma variao de 1% da tenso e 10% na corrente que circular no capacitor,
pode-se calcular o valor da capacitncia atravs da equao (2.83).
_
.
fs.
EF CX
X
CX
D I
C
V
=
A

(2.83)
Desta forma, substituindo os valores acima mostrados em (2.83) chega-se a um valor de
capacitncia que satisfaz ao requisito desejado. Desta forma adotou-se um valor de capacitn-
cia superior, o que no acarretar problemas ao conversor, uma vez que quanto maior esse
valor menor a ondulao de tenso. Desta forma tem-se que:
1 2 3 4 680 / 250 C C C C uF V = = = =

2.5 CONSIDERAES FINAIS.

Neste captulo foi apresentado o conversor boost de alto ganho para a topologia I que
ser conectado ao banco de baterias e ao painel fotovoltaico. O conversor teve sua topologia,
etapas de operao, anlise da comutao suave, formas de ondas tericas e funcionamento
analisados.

57

Esta topologia possui a vantagem de obter um alto ganho com reduzidos esforos de
tenso sobre os semicondutores. A sua caracterstica bidirecional faz com que este possa ope-
rar como um carregador de bateria e formador de barramento CC atravs de um conjunto de
baterias ou arranjo de painis fotovoltaicos ou ambos trabalhando em conjunto com ambas as
chaves operando em comutao suave.
A anlise feita a respeito das condies de operao para comutao suave revelou que
o conversor opera com comutao suave em toda sua faixa de carga sendo possvel que este
dispense o indutor srie L
K
. Entretanto, optou-se pelo use deste uma vez que outra funo des-
te indutor limitar a derivada de corrente nas chaves conseguindo assim um melhor rendi-
mento da estrutura.
Desta forma, o conversor boost de alto ganho tornou-se uma soluo bastante atrativa
para a elevao de tenso de sistemas compostos por baterias e painis fotovoltaicos, onde
ambos podem trabalhar independentemente ou em conjunto de uma forma simples e com uma
elevada eficincia.

CAPTULO 3 Anlise Qualitativa e Quantitativa do Conversor Boost de Alto Ganho para a Topologia II.
58

CAPTULO 3
DO CONVERSOR BOOST DE ALTO GANHO PARA A TOPOLOGIA II


Este captulo apresenta as anlises qualitativa e quantitativa do conversor da topologia
II. Assim como descrito no captulo anterior, sero analisadas as respectivas etapas de funcio-
namento, formas de onda tericas, detalhes de comutao e projeto do conversor.
A topologia II faz uso de clulas multiplicadoras de tenso, sua estrutura, projeto e
equacionamento sero abordados no decorrer deste captulo.

UTILIZANDO CLULAS MULTIPLICADORAS DE TENSO

A Figura 3.1 apresenta o circuito do conversor boost de alto ganho proposto na topolo-
gia II, onde se percebe o uso de clulas multiplicadoras de tenso em cascata, um banco de
baterias representado pela sigla V
BAT
e um arranjo de painis fotovoltaicos denominado
PV. Esta estrutura opera com comutao suave em modo ZVS na entrada em conduo de
ambas as chaves. Assim, como o conversor mostrado anteriormente, este tambm capaz de
operar em toda a faixa de variao de razo cclica, sem nenhuma restrio.
Ro
S2
S1
LK
D1
D2
LIN
C1
C2
C3
VBAT
PV
C6
D3
D4
C7
C4
D5
D6
C8
C5

Figura 3.1 Conversor boost de alto ganho (Topologia II).

59

A topologia estudada neste captulo teve sua concepo a partir do conceito das clulas
multiplicadoras de tenso [24-27].
O uso destas clulas permite a obteno de altos ganhos de tenso uma vez que estas se
encontram cascateadas. Quanto maior nmero de clulas associadas, maior tenso pode ser
obtida com a mesma razo cclica. Entretanto, a quantidade de clulas em srie resulta em
perdas maiores dependendo do arranjo, j que h perdas associadas para cada unidade inde-
pendente.
Como desvantagem destas estruturas tem-se o elevado nmero de componentes passivos
(diodos e capacitores), perdas associadas a cada elemento e o problema da recuperao rever-
sa dos diodos multiplicadores que, por sua vez, compromete a eficincia do conversor e au-
menta a perda por conduo nos interruptores ativos.
A clula utilizada para a proposio da topologia II a mesma abordada em
[23][24][25][26]. A Figura 3.2 mostra em detalhe a estrutura desta clula.
C1 C2
D1 D2
C2n
D2n-1
D2n
C2n-1
D2n+1 D2n+2
MCs

Figura 3.2 Clulas Multiplicadoras de tenso (MCs) da Topologia II.

Muitas estruturas utilizando o conversor boost integrado foram desenvolvidas ao longo
dos anos, dentre elas, a idia de unir duas estruturas bastante conhecidas na literatura, o con-
versor boost integrado em meia ponte (Half-Bridge) e as clulas multiplicadoras de tenso.
A Figura 3.3 ilustra a proposio da unio entre essas duas estruturas e sua evoluo at
chegar topologia proposta, contemplando assim o nico estgio de converso. A juno
do conversor boost integrado em meia ponte com o multiplicador de tenso, resulta em um
conversor que pode operar com comutao suave em ambos os interruptores de potncia, cor-
rente de entrada livre de ondulao, pequenos esforos de tenso nos elementos semiconduto-
res aliado a um alto ganho de tenso.

60

S2
S1
LIN
nP
Cr
VIN
LK
CLK_CC
TOPOLOGIA II
BOOST INTEGRADO HALF BRIDGE
CLULA MULTIPLICADORA DE TENSO
Ro
S2
S1
L1
D1
D2
L2
C1
C2
C3
VBAT
PV
C5
D3
D4
C6
C4
C2n
D2n-1
D2n
C2n-1
D2n+1 D2n+2

Figura 3.3 Concepo da Topologia II.

No lado primrio, os capacitores C
LK_CC
e Cr so reposicionados para o lado de sada
e passam a compor parte dos capacitores de sada, sendo assim renomeados para C1 e C2
respectivamente. A clula multiplicadora realocada de forma cascateada, fazendo com que
cada arranjo seja inserido por cima do outro de forma a elevar a tenso e conceber assim o
alto ganho. Os capacitores C
2n
e C
2n+1
so ento convertidos em C3 e C4. Estes por sua
vez so ento renomeados medida que se considere necessrio aumentar o nmero de clu-
las.

3.3. PRINCPIO DE OPERAO

O conversor apresenta oito etapas de operao, visualizadas nas figuras a seguir. A to-
pologia apresentada formada pelo indutor de entrada L
IN
, interruptores de potncia controla-
dos S1 e S2, diodos de transferncia e retificadores D1, D2, D3, D4, D5 e D6, indutor de limi-
tao de corrente L
K
e capacitores de armazenamento e filtro C1, C2, C3, C4 e C5.

61

- A frequncia de ressonncia resultante da associao srie de quaisquer capaci-
tores com o indutor L
K
ou L
IN
baixa suficiente, em relao frequncia de
chaveamento, para considerar um comportamento linear da corrente.

Primeira Etapa [ t
0
t
1
] (Figura 3.4). Essa etapa tem incio com a abertura de S2 e
fechamento de S1. A corrente que circula pelo indutor de entrada I
IN
decresce linearmente.
A corrente que passa pelo interruptor de potncia S1 a somatria da corrente do indutor L
IN

com a corrente que circula pelo indutor de limitao L
K
. Nesta etapa, somente o diodo D1
permanece conduzindo, fazendo com que o capacitor C1 seja carregado pelo indutor de limi-
tao de corrente L
K
. Esta etapa termina quando a corrente sobre o diodo D1 chega zero,
que por sua vez ocorre quando o indutor L
K
se descarrega totalmente.
Ro
S2
S1
LK
D1
D1
D2
LIN
C1
C2
C3
VBAT
PV
C6
D3
D4
C7
C4
D5
D6
C8
C5
IPV
Io
Io
IK IIN
IK


Segunda Etapa [ t
1
t
2
] (Figura 3.5). Essa etapa de operao tem incio quando a cor-
rente em D1 chega a zero e o diodo D6 passa a conduzir, formando a malha composta pelo
arranjo srie (C3-C4-C5), (C6-C7-C8), indutor L
K
e semicondutores S1 e D6. O interruptor de
potncia S1 permanece fechado e S2 bloqueado. A corrente em L
IN
continua a decrescer line-
armente. A corrente que circula em L
K
aumenta linearmente em virtude da associao de ca-
pacitores (C6-C7-C8) carregar o ramo composto por (C3-C4-C5). Esta etapa finda quando a

62

tenso no capacitor C8 se iguala tenso em C5, polarizando reversamente o diodo D6 e dire-
tamente o diodo D4.
Ro
S2
S1
LK
D1
D2
LIN
C1
C2
C3
VBAT
PV
C6
D3
D4
C7
C4
D5
D6
C8
C5
Io
IPV
IK IIN
IK
IK
IK


Terceira Etapa [ t
2
t
3
] (Figura 3.6). Essa etapa de operao tem incio quando o
diodo D4 polarizado diretamente, formando a malha composta pelo arranjo srie (C3-C4),
(C6-C7), indutor L
K
e semicondutores S1 e D4. O interruptor de potncia S1 permanece fe-
chado e S2 bloqueado. A corrente em L
IN
continua a decrescer linearmente. A corrente que
circula em L
K
aumenta linearmente em virtude da associao de capacitores (C6-C7) carregar
o ramo composto por (C3-C4). Esta etapa finda quando a tenso no capacitor C7 se iguala
tenso em C4, polarizando reversamente o diodo D4 e diretamente o diodo D2.
Ro
S2
S1
LK
D1
D2
LIN
C1
C2
C3
VBAT
PV
C6
D3
D4
C7
C4
D5
D6
C8
C8
C5
Io
IPV


Quarta Etapa [ t
3
t
4
] (Figura 3.7). Essa etapa de operao tem incio quando o dio-
do D2 polarizado diretamente, formando a malha composta por C3, C6, indutor L
K
e semi-
condutores S1 e D2. O interruptor de potncia S1 permanece fechado e S2 bloqueado. A cor-

63

rente em L
IN
continua a decrescer linearmente. A corrente que circula em L
K
aumenta linear-
mente em virtude de C6 carregar C3. Esta etapa finda quando o interruptor de potncia S1
comandado a bloquear.
Ro
S2
S1
LK
D1
D2
LIN
C1
C2
C3
VBAT
PV
C6
D3
D4
C7
C4
D5
D6
C8
C8
C5
Io
IPV
Io


Quinta Etapa [ t
4
t
5
] (Figura 3.8). Essa etapa de operao tem incio quando o inter-
ruptor de potncia S1 comandado a bloquear e S2 comandado a conduzir. Nesta etapa a ma-
lha composta por C1, C2, C3, C6, D2, S2 e L
K
formado. A corrente nos indutores L
IN
cresce
linearmente e em D2 decresce linearmente em mdulo. Esta etapa termina quando a corrente
que circula pelo indutor L
K
e D2 atinge zero e polariza diretamente o diodo D5.
Ro
S2
S1
LK
D1
D2
LIN
C1
C2
C3
VBAT
PV
C6
D3
D4
C7
C4
D5
D6
C8
C8
C5
Io
IPV
Io

Figura 3.8 Quinta Etapa de Operao.

Sexta Etapa [ t
5
t
6
] (Figura 3.9). Essa etapa de operao tem incio quando o diodo
D5 passa a conduzir, formando a malha composta pelo arranjo srie (C1-C2-C3-C4), (C6-C7-
C8), o diodo D5, a chave S2 e o indutor L
K
. A corrente nos indutores L
K
e L
IN
crescem line-
armente, assim como no diodo D5. O ramo composto pelo arranjo srie (C1-C2-C3-C4) tende

64

a carregar o ramo composto por (C6-C7-C8). Esta etapa finda quando a tenso no capacitor
C4 se iguala tenso em C8, fazendo com que o diodo D3 polarize diretamente e D5 rever-
samente.
Ro
S2
S1
LK
D1
D2
LIN
C1
C2
C3
VBAT
PV
C6
D3
D4
C7
C4
D5
D6
C8
C8
C5
Io
IPV

Figura 3.9 Sexta Etapa de Operao.

Stima Etapa [ t
6
t
7
do D3 passa a conduzir, formando a malha composta pelo arranjo srie (C1-C2-C3), (C6-C7),
o diodo D3, a chave S2 e o indutor L
K
K
e L
IN
crescem linearmen-
te, assim como no diodo D3. O ramo composto pelo arranjo srie (C1-C2-C3) tende a carregar
o ramo composto por (C6-C7). Esta etapa finda quando a tenso no capacitor C3 se iguala
tenso em C7, fazendo com que o diodo D1 polarize diretamente e D3 reversamente.
Ro
S2
S1
LK
D1
D2
LIN
C1
C2
C3
VBAT
PV
C6
D3
D4
C7
C4
D5
D6
C8
C8
C5
Io
IPV
Io

Figura 3.10 Stima Etapa de Operao.

Oitava Etapa [ t
7
t
8
do D1 passa a conduzir, formando a malha composta pelo arranjo srie (C1-C2), C6, o diodo
D1, a chave S2 e o indutor L
K
K
e L
IN
crescem linearmente, assim

65

como no diodo D1. O ramo composto pelo arranjo srie (C1-C2) tende a carregar o capacitor
C6. Esta etapa finda quando o interruptor de potncia S2 comandado a bloquear, reiniciando
assim a primeira etapa de operao.
Ro
S2
S1
LK
D1
D2
LIN
C1
C2
C3
VBAT
PV
C6
D3
D4
C7
C4
D5
D6
C8
C8
C5
Io
IPV
Io

Figura 3.11 Oitava Etapa de Operao.

3.4. FORMAS DE ONDA TERICAS DO CONVERSOR

A Figura 3.12 apresenta as principais formas de ondas tericas do conversor operando
em modo de conduo contnua, onde so apresentadas as formas de onda das tenses e cor-
rentes nas chaves S1 e S2, correntes em L
K
e L
IN
, correntes nos diodos D1-D6, tenses nos
capacitores C3, C4, C5, C7, C8 e as tenses de gatilho V
G1
e V
G2
.
Os intervalos de tempos mostrados no grfico constatam de forma clara todas as afirma-
es feitas anteriormente para cada etapa de operao.

66

0
-20
-40
20
40
60
Vs1 I(S1)
0
-20
20
40
60
Vs2 I(S2)
37.2
37.3
37.4
37.5
37.6
Vc3 Vc4 Vc7
0.099 0.09901 0.09902 0.09903 0.09904 0.09905
Ti me (s)
37.16
37.2
37.24
37.28
37.32
37.36
Vc4 Vc5 Vc8
t
t
t
t
t
t
t
t
t
t
t
t
t
t
ID6
ID5
ID4
ID3
ID2
ID1
IK
IIN
VG2
VG1
VS1 - IS1
VS2 IS2
VC3 VC4 VC7
VC4 VC5 VC8
t0 t1 t2 t3 t4t5 t6 t7t8

Figura 3.12 Formas de onda tericas da Topologia II.

3.4.1. ANLISE QUANTITATIVA DAS ETAPAS DE OPERAO

A seguir sero feitas as anlises quantitativas de todas as etapas de operao para o con-
versor da topologia II. Sero mostrados os circuitos equivalentes simplificados para cada eta-
pa, bem como seu equacionamento caracterstico. Desta forma, visa-se um melhor entendi-
mento para o correto funcionamento do conversor.

67

- Primeira Etapa:
A seguir mostrado o circuito simplificado da primeira etapa de operao, conforme
mostra a Figura 3.13.
VC2
L
k
I
PV I
0
I
IN
VC6


Conforme pode ser observada na Figura 3.13 a tenso sobre o indutor L
K
a mesma
tenso sobre o capacitor C6, representado pela fonte de tenso constante V
C6
. Desta forma,
tem-se a equao (3.1).
. ( )
( )
K Lk
Lk
L dI t
V t
dt
=
(3.1)
Aplicando manipulao algbrica em (3.1), chega-se equao da corrente sobre o in-
dutor de auxlio comutao L
K
, conforme mostrado na equao (3.2).
6
( ). .
( )
Lk C
Lk
K K
V t t V t
I t
L L
= =
(3.2)
- Segunda Etapa:
A Figura (3.14) mostra o circuito simplificado para a segunda etapa de operao. Por
motivo de simplificao das equaes, todos os capacitores da estrutura foram considerados
como fontes de tenses constantes.

68

VC2
L
k
I
PV I
0
I
IN
VC6
VC3
VC4
VC5
VC7
VC8

Figura 3.14 Circuito Equivalente da Segunda Etapa de Operao.

Considerando tambm que as tenses nos capacitores C3, C4, C5, C7 e C8 so iguais e
aplicando a mesma equao (3.1), tem-se ento:
3 4 5 7 8
3 4 5 7 8 (2_ )
C C C C C
C C C C C ET
V V V V V
V V V V V V
= = = =
+ + + + =

6 (2_ )
.
( ).
( )
C ET
Lk
Lk
K K
V V t
V t t
I t
L L
( +

= =
(3.3)
- Terceira Etapa:
A Figura (3.15) mostra o circuito simplificado para a terceira etapa de operao.

VC2
L
k
I
PV I
0
I
IN
VC6
VC3
VC4
VC7


Considerando tambm que as tenses nos capacitores C3, C4 e C7 so iguais, e aplican-
do a mesma equao (3.1), tem-se ento:

69

3 4 7
3 4 7 (3_ )
C C C
C C C ET
V V V
V V V V
= =
+ + =

6 (3_ )
.
( ).
( )
C ET
Lk
Lk
K K
V V t
V t t
I t
L L
( +

= =
(3.4)
- Quarta Etapa:
A Figura (3.16) mostra o circuito simplificado para a quarta etapa de operao.

VC2
L
k
I
PV I
0
I
IN
VC6
VC3


Nesta etapa somente os capacitores C6 e C3 esto atuando, de forma que a malha for-
mada para a determinao da corrente em L
K
resulta na equao mostrada em (3.5).

( )
6 3
. ( ).
( )
C C Lk
Lk
K K
V V t V t t
I t
L L
+
= =
(3.5)
- Quinta Etapa:
A Figura (3.17) mostra o circuito simplificado para a quinta etapa de operao.

VC1
L
k
I
PV I
0
I
IN
VC6
VC2
VC3

Figura 3.17 Circuito Equivalente da Quinta Etapa de Operao.

70

Observando a figura 3.18, percebe-se que a tenso sobre o indutor L
K
corresponde
somatria das tenses sobre os capacitores C6, C2 e C3, que so diferentes entre si. Desta
forma, tem-se que:
( )
6 2 3
. ( ).
( )
C C C Lk
Lk
K K
V V V t V t t
I t
L L
+ +
= =
(3.6)
- Sexta Etapa:
A Figura (3.18) mostra o circuito simplificado para a sexta etapa de operao.

VC1
L
k
I
PV I
0
I
IN
VC6
VC2
VC3
VC4
VC7
VC8

Figura 3.18 Circuito Equivalente da Sexta Etapa de Operao.

Considerando que as tenses nos capacitores C3, C4, C7 e C8 so iguais, e que em C2 e
C6 so diferentes, chega-se seguinte equao:

3 4 7 8
3 4 7 8 (6_ )
C C C C
C C C C ET
V V V V
V V V V V
= = =
+ + + =

6 2 (6_ )
.
( ).
( )
C C ET
Lk
Lk
K K
V V V t
V t t
I t
L L
( + +

= =
(3.7)

71

- Stima Etapa:
A Figura (3.19) mostra o circuito simplificado para a stima etapa de operao.

VC1
L
k
I
PV I
0
I
IN
VC6
VC2
VC3
VC7

Figura 3.19 Circuito Equivalente da Stima Etapa de Operao.

Considerando que as tenses nos capacitores C3 e C7 so iguais e que em C2 e C6 so
diferentes, chega-se seguinte equao:
3 7
3 7 (7_ )
C C
C C ET
V V
V V V
=
+ =

6 2 (7_ )
.
( ).
( )
C C ET
Lk
Lk
K K
V V V t
V t t
I t
L L
( + +

= =
(3.8)
- Oitava Etapa:
A Figura (3.20) mostra o circuito simplificado para a quarta etapa de operao.

VC1
L
k
I
PV I
0
I
IN
VC6
VC2

Figura 3.20 Circuito Equivalente da Oitava Etapa de Operao.

Nesta etapa somente os capacitores C6 e C2 esto atuando, de forma que a malha for-
mada para a determinao da corrente em L
K
resulta na equao mostrada em (3.9).

72

( )
6 2
. ( ).
( )
C C Lk
Lk
K K
V V t V t t
I t
L L
+
= =
(3.9)
3.4.2. GANHO ESTTICO DO CONVERSOR

entrada, conforme j descrito anteriormente no captulo passado. Tem-se tambm nesta topo-
logia que a tenso de sada do conversor em qualquer instante resultado da soma das tenses
nos capacitores de sada do conversor que, neste caso, so C1, C2, C3, C4 e C5, conforme
mostrado em (3.10).
0 1 2 3 4 5 C C C C C
V V V V V V = + + + +
(3.10)
Assim como j descrito na topologia I, a tenso sobre o capacitor C1 a mesma tenso
sobre o banco de baterias, desta forma tem-se que:
1 C BAT
V V =
(3.11)
A tenso sobre o capacitor C2 pode ser descrita da mesma forma que em (2.47). Assim,
tem-se que:
2
.
1
BAT
C
DV
V
D
=

(3.12)
Nesta topologia as tenses sobre os capacitores C3, C4, C5, C7 e C8 so praticamente
iguais. Para efeito de simplificao das equaes, adotaram-se ento as seguintes considera-
es:
3 4 5 7 8
1 2
C C C C C C
C C PV
V V V V V V
V V V
= = = = =
+ =

Desta forma, um conjunto de equaes foi desenvolvido visando calcular os tempos das
etapas de operao e as tenses nos capacitores restantes, ou seja, V
C
e V
C6
. Tal sistema de
equaes pode ser obtido atravs da anlise de malha e das formas de ondas tericas mostra-
das na figura 3.12.

73

As equaes (3.13) e (3.14) so oriundas da corrente que circula pelo indutor L
K
. A Fi-
gura 3.21 mostra o detalhe da forma de onda sobre o indutor L
K
e do pulso de gatilho do inter-
ruptor de potncia S1.
I
LK
V
G1
t
t
t
t5 t1 t1
Ts
D.Ts
(1-D).Ts

Figura 3.21 Formas de ondas tericas da corrente em LK e gatilho de S1.

Observando a Figura 3.21, podem-se perceber duas reas distintas, uma positiva e outra
negativa. Calculando as duas reas e aplicando o conceito da corrente mdia, chegam-se as
equaes (3.13) e (3.14).
| |
5 6
1 5 0
. ( )
( . ). 3.
2. .
C C PV
K
t V V V
DTs t t I
Ts L
A +
A + A =
(3.13)
| |
1 6
5 1 0
.
(1 ). . 3.
2. .
C
K
t V
D Ts t t I
Ts L
A
A + A =
(3.14)
Atravs da lei da conservao de energia, pode-se chegar equao (3.15), onde tem-se
que a potncia de entrada a mesma na sada.
( ) ( )
0
. . (3. ).
PV PV BAT BAT C PV
V I V I V V I + = +
(3.15)
A equao da tenso mdia sobre o indutor L
K
em um perodo de chaveamento e em re-
gime permanente dada por:
( ) ( )
1 6 5 6
. . . ( ). .(1 ). 0
C C C C C C
V t V V DTs V t V V D Ts A + + A + =
(3.16)
A fim de completar o sistema de equaes para a determinao dos tempos das etapas e
das tenses nos capacitores, necessrio que se analise as formas de ondas dos diodos. A Fi-
gura 3.22 mostra o formato da corrente nos diodos, onde, dependendo da etapa, o formato da

74

corrente muda e, consequentemente, sua rea. Esta figura tambm auxilia no entendimento
das equaes caractersticas que se sucedem.
rea = B.H = t.I
2 2
H = I
B = t
rea = (b+B).H = (I_ET-1 + I_ET-1 + I).t
2 2
B = b + I
H = t
b = I_ET-1
I
IDx IDx

Figura 3.22 Polgonos das Correntes nos Diodos.

Desta forma, deduz-se que:
( )
6
2 2
.
C
C
K
V V
I t
L
A = A
(3.17)
2 2
0
.
2.
K
I t
I
L
A A
=
(3.18)
( )
6
3 3
.
C C
K
V V
I t
L
A = A
(3.19)
2 3 2 2
0
( ).
2.
I I I t
I
Ts
A + A + A A
=
(3.20)
3 3 4 4
0
( ).
2.
I I I t
I
Ts
A + A + A A
=
(3.21)
4 1 2 3
. t DTs t t t A = A A A
(3.22)

75

( )
6 6
0
.
2.
t I
I
Ts
A A
=
(3.23)
( )
6
6 6
.
PV C
K
V V
I t
L
A = A
(3.24)
6 7 6 7
0
( ).
2.
I I I t
I
Ts
A + A + A A
=
(3.25)
( )
6
7 7
.
PV C
K
V V
I t
L
A = A
(3.26)
8 5 6 7
(1 ). t D Ts t t t A = A A A
(3.27)
( )
6
8 8
.
PV C
K
V V
I t
L
A = A
(3.28)
2
5 6 6 1 8
0
.( ) . .
3.
2. . 2. .
C C PV C
PV
K K
BAT
t V V V V t t
I I
L Ts L Ts
I
D
| | A + A A
+
|
|
=
|
|
\ .

(3.29)

Tendo em vista que o sistema de equaes formado pelas equaes (3.13) (3.29)
bastante extenso, faz com que a obteno de uma equao que defina o ganho esttico fique
muito grande e complexa, porm, utilizando artifcios computacionais, possvel obter um
grfico que contemple esse comportamento. A Figura 3.23 mostra o grfico do ganho esttico
do conversor em funo da corrente de carga Io para diferentes razes cclicas.

76

4
5
6
7
8
9
10
11
12
13
14
0,5 1 1,5 2 2,5
D = 0,3
D = 0,4
D = 0,5
D = 0,6
Corrente de Carga (Io)
G
a
n
h
o

E
s
t
t
i
c
o

(
G
)

Figura 3.23 Ganho Esttico x Corrente de Carga.

3.5. PROCEDIMENTO DE PROJETO PARA TOPOLOGIA II.

sor da topologia II. Todos os clculos de projeto e as especificaes deste conversor so mos-
trados a seguir:

s
= 50kHz
- Tenso no Banco de Baterias V
IN
= 24V
- Tenso de Sada V
0
= 200V
- Razo Cclica Nominal (S1) D = 0,39
- Potncia de Sada P
0
= 500W
- Resistencia de Carga R
0
= 80
IN
= 20%
0
= 1%

3.5.1. PROJETO DO INDUTOR DE ENTRADA (L
IN
).

Para o projeto do indutor de entrada, adotaram-se os seguintes valores para as variveis
de entrada:

77

2

u
= 0,77
0
= 4..10
-7

.
50
f .
IN
IN
s IN
V D
L uH
I
= ~
A

(3.30)
21
IN
IN
IN
P
I A
V
= ~

(3.31)
Adotando uma variao da corrente de entrada de 20%, chega-se aos seguintes valores
de corrente de pico:
_
_
1, 2. 25, 2
0,8. 16,8
IN MAX IN
IN MIN IN
I I A
I I A
= ~
= ~

e
A
w
) pa-
_
. .
3,15
. .
IN IN MAX IN
e w
u
L I I
A A
K J B
= ~

(3.32)

42mm
1
5
,
5
m
m
2
1
,
2
m
m
1
4
,
8
m
m
G
A
P
12,2mm
29,5mm


78

2
2
4
3
2, 4
1, 57
3, 77
23, 3 ( )
e
w
e w
E
A cm
A cm
A A cm
V cm volumedoncleo
=

_ 4
.
.10 18
.
IN
IN IN MAX
L
e
L I
N espiras
A B
= ~

(3.33)
2
0, 053
IN
IN
L
I
S cm
J
= =
(3.34)
es:
2
2
_
f
f isol
S cm
S cm
=

_
41
IN
IN Paralelo
L
L
f
S
N
S
= ~
(3.35)
_
_
. .
0, 76
IN IN Paralelo
L L f isol
u
w
N N S
K
A
= ~
(3.36)
se que o indutor pode ser implementado fisicamente.
( )
2
0
2
. .
g .10 0,185
IN
e L
IN
A N
l cm
L

= ~
(3.37)
Nmero de Espiras
Ncleo
Fio
Entreferro
NLIN = 18
LIN = 50 uH
NEE 42/20/21
NLIN_PARALELO = 41
AWG 26
lg = 0,185 cm

79

3.5.2. PROJETO DO INDUTOR DE AUXLIO COMUTAO (L
K
).

A principal funo deste indutor limitar a corrente de pico nas chaves e diminuir a de-
rivada de corrente dos diodos da estrutura. O grfico da Figura (3.25) mostra os valores de
pico das correntes das chaves S1 e S2 para diferentes valores de L
K
.

16,5
17
17,5
18
1 2 3 4
18A
17A
17,5A
16,5A
1uH 2uH 3uH 4uH
Indutncia de Auxilio Comutao (LK)
C
o
r
r
e
n
t
e

d
e

P
i
c
o

e
m

S
1
a)
35
40
45
50
55
1 2 3 4 1uH 2uH 3uH 4uH
Indutncia de Auxilio Comutao (LK)
b)
C
o
r
r
e
n
t
e

d
e

P
i
c
o

e
m

S
2
55A
50A
45A
40A
35A

Figura 3.25 Valores de Pico nas Chaves S1(a) e S2(b) para diferentes valores de L
K
.

Conforme pode ser observado, existe uma certa dependncia entre as correntes de pico
nas chaves e o valor do indutor L
K
. Baseando-se no grfico mostrado procurou-se adotar um
valor intermedirio para L
K
. Como a corrente maior no interruptor S2, e considerando que
ambas as chaves tero a mesma referencia, optou-se por adotar o seguinte valor de L
K
:
2
K
L uH =

Calculando a corrente de pico e eficaz no indutor chega-se aos seguintes valores:
_
_
37
18
PK LK
EF LK
I A
I A
=

e
A
w
) pa-
_ _
. .
0, 5
. .
K PK LK EF LK
e w
u
L I I
A A
K J B
= ~

(3.38)
NEE 30/15/14 da Thornton, cujos valores de referncia esto listados a seguir:

80

30mm
1
4
,
6
m
m
1
5
m
m
9
,
7
m
m
G
A
P
7,2mm
19,5mm


2
2
4
3
1, 2
1,19
1, 43
81, 7 ( )
e
w
e w
E
A cm
A cm
A A cm
V cm volumedoncleo
=

_ 4
.
.10 7
.
K
K PK LK
L
e
L I
N espiras
A B
= ~

(3.39)
_ 2
0, 046
EF LK
LK
I
S cm
J
= =
(3.40)
es:
2
2
_
f
f isol
S cm
S cm
=

_
46
K
K Paralelo
L
L
f
S
N
S
= ~
(3.41)
_
_
. .
0, 32
K K Paralelo
L L f isol
u
w
N N S
K
A
= ~
(3.42)
se que o indutor pode ser implementado fisicamente.

81

( )
2
0
2
. .
g .10 0, 295
K
e L
K
A N
l cm
L

= ~
(3.43)
A tabela 3.2 mostra as principais caractersticas do indutor de disperso.
Nmero de Espiras
Indutncia Ressonante
Ncleo
Fio
Entreferro
NLK = 7
LK = 2 uH
NEE 30/15/14
NLK_PARALELO = 46
AWG 27
lg = 0,295 cm
Tabela 3.2 Parmetros do Indutor (LK)

3.5.3. DIMENSIONAMENTO DOS DIODOS RETIFICADORES D1-D6.

O dimensionamento dos diodos D1 D6 foi feito com base nos valores das tenses e
correntes mdias, eficazes e de pico em cada um deles. A Figura (3.27) mostra as formas de
ondas nos respectivos elementos.
ID1
0
20
40
60
I(D1) VD1
0
20
40
60
I(D2) VD2
0
20
40
60
I(D3) VD3
0
20
40
60
I(D4) VD4
0
20
40
60
I(D5) VD5
0.099 0.09901 0.09902 0.09903 0.09904 0.09905
Ti me (s)
0
20
40
60
I(D6) VD6
ID2
ID3
ID4
VD5
ID4
VD6
60
40
20
0
Tempo (s)
0,09903 0,09902 0,09901 0,099 0,09904 0,09905
ID6
60
40
20
0
ID5
VD4 ID4
60
40
20
0
60
40
20
0
VD3 ID3
ID3
60
40
20
0
VD2 ID2
ID2 ID3
60
40
20
0
VD1 ID1

Figura 3.27 Tenso e Corrente nos Diodos D1 D6.

Calculando as correntes mdias e eficaz nos diodos retificadores chega-se aos seguintes
valores:

82

_ 1
_ 1
_ 2
_ 3
_ 3
_ 3
_ 4
_ 4
_ 5
_ 5
_ 6
_ 6
6, 8
2, 2
3, 0
6, 2
6, 2
2,1
9,1
3,1
4, 7
2,1
6, 7
3,1
EF D
MED D
MED D
EF D
EF D
MED D
EF D
MED D
EF D
MED D
EF D
MED D
I A
I A
I A
I A
I A
I A
I A
I A
I A
I A
I A
I A
=

Conforme pode ser observado na Figura (3.27), a mxima tenso sobre os diodos no
ultrapassa 60V. Desta forma, optou-se por utilizar o diodo Schotty MBR20100 cujas princi-
por dispositivo. Essas caractersticas, aliadas ao fato de sua recuperao reversa ser pratica-
mente zero, melhora a eficincia da topologia.


3.5.4. DIMENSIONAMENTO DOS INTERRUPTORES DE POTNCIA S1-S2.

O dimensionamento dos interruptores de potncia S1 e S2 so anlogos ao dimensiona-
mento feito no captulo anterior. Atravs do clculo das tenses e correntes mdia e eficaz nos
dispositivos chegou-se a uma especificao. A Figura (3.29) mostra as formas de ondas das
tenses e correntes em ambos os interruptores.

83

0
20
40
60
80
Vs1
0
-20
-40
20
I(S1)
0
20
40
60
80
Vs2
0.099 0.09901 0.09902 0.09903 0.09904 0.09905
Ti me (s)
0
-25
25
50
I(S2)
Tempo (s)
0,09903 0,09902 0,09901 0,099 0,09904 0,09905
VS1
IS1
80
60
40
0
20
VS2
80
60
40
0
20
20
0
-20
-55
-40
30
50
25
0
-25
60
IS2


_ 1
_ 1
_ 2
_ 2
11, 5
2, 8
24, 7
16, 3
EF S
MED S
EF S
MED S
I A
I A
I A
I A
=

MOSFET IRFP4710, cujas principais caractersticas podem ser vistas na Figura (3.31).

Figura 3.30 Diagrama do MOSFET IRFP4710.

3.5.5. DIMENSIONAMENTO DOS CAPACITORES DE SADA C1-C8.

basicamente dois fatores, a tenso sobre o capacitor e sua corrente eficaz. O clculo das ten-
ses dos capacitores j foi realizado anteriormente atravs do sistema de equaes descrito na
sesso 3.4.2. Desta forma, tem-se que:

84

1
2
3 4 5 7 8
6
24
.
38, 5
1
47
58, 5
C IN
IN
C
C C C C C
C
V V V
DV
V V
D
V V V V V V
V V
= =
= =
= = = = =

Os valores correspondentes as correntes eficazes em todos os capacitores de sada so
mostrados a seguir:
_ 1
_ 2
_ 3
_ 4
_ 5
_ 6
_ 7
_ 8
17, 8
18, 2
16,1
11, 5
5, 5
18
13, 7
8
EF C
EF C
EF C
EF C
EF C
EF C
EF C
EF C
I A
I A
I A
I A
I A
I A
I A
I A
=

Admitindo uma variao de 1% da tenso e 10% na corrente que circular no capacitor,
_
.
fs.
EF CX
X
CX
D I
C
V
=
A

(3.44)
Desta forma, substituindo os valores acima mostrados em (3.44) chega-se a um valor de
capacitncia que satisfaz ao requisito desejado. Desta forma adotou-se um valor de capacitn-
cia superior, o que no acarretar problemas ao conversor, uma vez que quanto maior esse
valor menor a ondulao de tenso. Desta forma tem-se que:
1 2 3 4 5 6 7 8 100 / 250 C C C C C C C C uF V = = = = = = = =

3.6. CONSIDERAES FINAIS.

Neste captulo foi apresentado o conversor boost de alto ganho para a topologia II que
etapas de operao, formas de ondas tericas e funcionamento analisados.
Esta topologia fez uso de clulas multiplicadoras de tenso, que permitiram o elevado
ganho do conversor. A estrutura proposta permite que nveis de tenses ainda maiores possam
ser alcanados elevando somente a quantidade de clulas multiplicadoras.

85

A anlise feita a respeito das condies de operao para comutao suave revelou que
o conversor opera com comutao suave em modo ZVS na entrada em conduo de ambas as
chaves. O fato de esta estrutura possuir muitos elementos em srie, como o prprio nmero de
clulas, aliado ao problema da recuperao reversa dos diodos acarretam perdas associadas a
cada elemento. A eficincia deste conversor foi inferior a do prottipo anterior, sendo justifi-
cada pela grande quantidade de componentes associados em srie e devido s perdas na resis-
tncia srie dos capacitores eletrolticos. Devido complexidade do equacionamento do cir-
cuito que muda com a quantidade de clulas multiplicadoras, foi feito um grfico do ganho
esttico deste conversor por meios de softwares matemticos capaz de auxiliar assim, o proje-
to deste conversor.

CAPTULO 4 Anlise Qualitativa e Quantitativa do Conversor Boost de Alto Ganho para a Topologia III.
86

CAPTULO 4
DO CONVERSOR BOOST DE ALTO GANHO PARA A TOPOLOGIA III


Este captulo apresenta as anlises qualitativa e quantitativa do conversor da topologia
III baseado na clula de comutao de trs estados e capacitores chaveados.
Ser apresentada em detalhes a topologia proposta, as etapas de operao, principais
formas de ondas, anlise terica, equacionamento e o estudo da comutao nos interruptores
de potncia.
A partir destas anlises possvel determinar o correto dimensionamento e projeto dos
componentes de potncia deste conversor.

UTILIZANDO CLULAS DE COMUTAO SUAVE

A Figura 4.1 apresenta o circuito do conversor boost de alto ganho proposto como topo-
logia III, onde se percebe o uso da clula de comutao de trs estados e capacitores chavea-
dos em conjunto com o banco de baterias e o painel fotovoltaico acoplado. Esta estrutura ope-
ra com comutao suave em todos os interruptores de potncia. Assim como os conversores
mostrados anteriormente, esta topologia tambm capaz de operar em toda a faixa de varia-
o de razo cclica, sem nenhuma restrio.
Lin
V
BAT
T2
T1
S2
S1
S4
S3
T5
T3
C1
C2
D1
D2
T4
C3
C4
PV
Ro
T6
Tr1 Tr2

Figura 4.1 Conversor boost de alto ganho (Topologia III).

87

A topologia estudada neste captulo teve sua concepo a partir da topologia I, da clula
de comutao de trs estados proposta por [7] e pelo conversor full bridge. Existem diversos
trabalhos que utilizam esta clula, conforme j foram citados anteriormente em [5-7][25][26].
A Figura 4.2 mostra em detalhe a estrutura da clula utilizada
L2
L1
a
b
c

Figura 4.2 Clulas de Comutao de Trs Estados da Topologia III.

Na busca por novas configuraes topolgicas a fim de que se obtenha um aumento de
potncia e alto rendimento com reduo do peso e volume, apresenta-se o conversor boost
usando a tcnica de clulas de comutao PWM, neste caso, a clula de comutao de trs
estados proposta por [7]. Essa clula de comutao obtida atravs do conversor push-pull
clssico apresentado na Figura 4.3.
Vo
+
-
Np
Np
Ns
Ns
S1 S2

Figura 4.3 Conversor Push-Pull clssico.

Fazendo com que o lado secundrio do transformador seja refletido ao primrio, obtm-
se a clula de comutao de trs estados conforme pode ser visto na figura 4.4.
VIN
+
+
-
Vo
-
T1
T2
VIN
-
+
+
-
T1
T2
Vo
S1 S2
S1 S2 S1 S2
a) b)
c)

Figura 4.4 Obteno da Clula de Comutao de Trs Estados.

A Figura 4.5 ilustra a ideia da unio entre trs estruturas e sua evoluo at chegar na
topologia III. A juno do conversor boost da topologia I, com a clula de comutao de trs
estados e o conversor full bridge, resulta em uma nova topologia que pode operar com comu-

88

tao suave em todos os semicondutores ativos, com a corrente de entrada livre de ondulao,
pequenos esforos de tenso e corrente nos elementos semicondutores aliado a um alto ganho
de tenso.
Ro
S2
S1
Lin
D1
D2
T1
T2
C1
C2
C3
C4
VIN
LK
TOPOLOGIA I
L2
L1
a
b
c
CLULA DE
COMUTAO DE
TRS ESTADOS
S2
S1
S4
S3
Lf
Cf
CONVERSOR FULL BRIDGE
Lin
VBAT
T2
T1
S2
S1
S4
S3
T5
T3
C1
C2
D1
D2
T4
C3
C4
PV
Ro
T6
TOPOLOGIA III

Figura 4.5 Concepo da Topologia III.

Tendo em vista o circuito proposto na Topologia I, insere-se a clula de comutao de
trs estados juntamente com o indutor de entrada L
IN
, isso far com que as correntes que cir-
cularo nos interruptores de potncia sejam diminudas metade, reduzindo assim os esforos
nestes elementos. Duas outras chaves so inseridas no circuito para que seja possvel o aco-
plamento da clula e para a obteno da comutao suave.

4.3. PRINCPIO DE OPERAO

O conversor apresentado neste captulo apresenta duas regies de operao, que traba-
lham de forma semelhante. Sero descritas apenas as etapas para uma razo cclica maior que
50% aplicada das chaves inferiores S2 e S4, sendo posteriormente analisadas quantitativa-
mente ambas as regies de operao. O conversor apresenta ento seis etapas de operao. A

89

topologia apresentada formada pelo indutor de entrada L
IN
, interruptores de potncia contro-
lados S1-S4, diodos retificadores D1 e D2, clula de comutao de trs estados T1 e T2, dois
transformadores (T3-T4) e (T5-T6) e capacitores de sada C1, C2, C3 e C4.

Primeira Etapa [ t
0
t
1
] (Figura 4.6). Essa etapa tem incio com a abertura de S1, o
que provoca a circulao de uma corrente pelo diodo em antiparalelo da chave S2, permitindo
o fechamento ZVS da mesma. Neste momento o interruptor de potncia S3 j se encontrava
bloqueado e S4 conduzindo. A corrente que circula pelo indutor de entrada I
IN
cresce line-
armente e se divide igualmente entre os enrolamentos da clula de comutao de trs estados,
de forma a diminuir os esforos de corrente nos semicondutores ativos da estrutura. O diodo
D2 continua conduzindo formando a malha composta pelos secundrios T4 e T6 e o capacitor
C4. A corrente no enrolamento primrio T3 passa a decrescer linearmente e a corrente em T5
passa a crescer linearmente. Esta etapa termina quando a corrente sobre o primrio do trans-
formador T3 e T5 for igual a zero. Neste momento a corrente sobre o interruptor de potncia
S2 igual corrente em S4.
Lin
V
BAT
T2
T1
S2
S1
S4
S3
T5
T3
C1
C2
D1
D2
T4
C3
C4
PV
Ro
T6
Tr1 Tr2
Iin
Io
IPV


90

Segunda Etapa [ t
1
t
2
] (Figura 4.7). Essa etapa tem incio quando a corrente sobre
os enrolamentos primrios T3 e T5 chega zero. Neste instante, os interruptores de potncia
S2 e S4 j se encontram conduzindo e S1 e S3 bloqueados. A corrente que circula pelo indu-
tor de entrada I
IN
ainda se encontra crescendo linearmente e se divide igualmente entre os
enrolamentos da clula de comutao de trs estados, de forma a diminuir os esfores de cor-
rente nos semicondutores ativos da estrutura. Nesta etapa, todos os diodos retificadores en-
contram-se polarizados reversamente. A corrente nos enrolamentos primrios T3 e T5 ainda
permanecem nulas durante toda a etapa. Esta etapa termina quando o interruptor de potncia
S4 bloqueado.
Lin
V
BAT
T2
T1
S2
S1
S4
S3
T5
T3
C1
C2
D1
D2
T4
C3
C4
PV
Ro
T6
Tr1 Tr2
Iin
Io
IPV


Terceira Etapa [ t
2
t
3
] (Figura 4.8). Essa etapa tem incio quando o interruptor de
potncia S4 comandado a bloquear, causando a circulao de uma corrente pelo diodo em
antiparalelo da chave S3, permitindo sua entrada em conduo em modo ZVS. Neste instante,
o interruptor de potncia S2 j se encontra conduzindo. A corrente que circula pelo indutor de
entrada I
IN
passa ento a decrescer linearmente, enquanto que a corrente em T1 permanece
crescendo linearmente e decrescendo linearmente em T2. A corrente que passa pela chave S3
cresce linearmente e inverte o sentido. O diodo retificador D1 ento polarizado diretamente,
formando a malha composta pelos enrolamentos secundrios T4 e T6 e pelo capacitor C3. A
corrente no enrolamento primrio T3 passa a decrescer linearmente enquanto que a corrente
em T5 passa a crescer linearmente. Esta etapa termina quando o interruptor de potncia S3
comandado a conduzir.

91

Lin
V
BAT
T2
T1
S2
S1
S4
S3
T5
T3
C1
C2
D1
D2
T4
C3
C4
PV
Ro
T6
Tr1 Tr2
Iin
Io
IPV


Quarta Etapa [ t
3
t
4
] (Figura 4.9). Essa etapa tem incio quando o interruptor de po-
tncia S3 comandado a bloquear. Neste instante, o interruptor de potncia S2 ainda se en-
contra conduzindo. A corrente que circula pelo indutor de entrada I
IN
passa ento a crescer
linearmente, assim como as correntes nos enrolamentos da clula de comutao T1 e T2. A
corrente que passa pela chave S3 cresce linearmente e inverte de sentido. O diodo retificador
D1 continua polarizado diretamente, formando a malha composta pelos enrolamentos secun-
drios T4 e T6 e pelo capacitor C3. A corrente no enrolamento primrio T3 passa a crescer
linearmente enquanto que a corrente em T5 passa a decrescer linearmente. Esta etapa termina
quando a corrente sobre o primrio do transformador T3 e T5 for igual zero. Neste momento
a corrente sobre o interruptor de potncia S2 igual corrente em S4.
Lin
V
BAT
T2
T1
S2
S1
S4
S3
T5
T3
C1
C2
D1
D2
T4
C3
C4
PV
Ro
T6
Tr1 Tr2
Iin
Io
IPV


92

Quinta Etapa [ t
4
t
5
] (Figura 4.10). Esta etapa semelhante segunda etapa de ope-
rao. Ela tem incio quando a corrente sobre os enrolamentos primrios T3 e T5 chega a ze-
ro. Neste instante, os interruptores de potncia S2 e S4 j se encontram conduzindo e S1 e S3
bloqueados. A corrente que circula pelo indutor de entrada I
IN
ainda se encontra crescendo
linearmente e se divide igualmente entre os enrolamentos da clula de comutao de trs esta-
dos. Nesta etapa, todos os diodos retificadores encontram-se polarizados reversamente, de
forma que no h circulao de corrente pelos seus respectivos ramos. A corrente nos enrola-
mentos primrios T3 e T5 ainda permanecem nulas durante toda a etapa. Esta etapa termina
quando o interruptor de potncia S2 bloqueado.
Lin
V
BAT
T2
T1
S2
S1
S4
S3
T5
T3
C1
C2
D1
D2
T4
C3
C4
PV
Ro
T6
Tr1 Tr2
Iin
Io
IPV

Figura 4.10 Quinta Etapa de Operao.

Sexta Etapa [ t
5
t
6
] (Figura 4.11). Essa etapa tem incio com a abertura de S2, o que
provoca a circulao de uma corrente pelo diodo em antiparalelo da chave S1, o que permite o
fechamento ZVS da mesma. Neste momento o interruptor de potncia S3 j se encontrava
bloqueado e S4 conduzindo. A corrente que circula pelo indutor de entrada I
IN
decresce li-
nearmente. O diodo D2 passa a conduzir, formando a malha composta pelos secundrios T4 e
T6 e o capacitor C4. A corrente no enrolamento primrio T3 passa a crescer linearmente e a
corrente em T5 passa a decrescer linearmente. Esta etapa termina quando a corrente sobre o
primrio do transformador T3 e T5 for igual a zero. Neste momento a corrente sobre o inter-
ruptor de potncia S2 igual corrente em S4. Aps esta etapa, tem-se incio um novo ciclo
de chaveamento, reiniciando assim as etapas de operao.

93

Lin
V
BAT
T2
T1
S2
S1
S4
S3
T5
T3
C1
C2
D1
D2
T4
C3
C4
PV
Ro
T6
Tr1 Tr2
Iin
Io
IPV

Figura 4.11 Sexta Etapa de Operao.

4.4. FORMAS DE ONDA TERICAS DO CONVERSOR

A Figura 4.12 apresenta as principais formas de ondas tericas do conversor operando
em modo de conduo contnua, onde so apresentadas as formas de onda das tenses e cor-
rentes nas chaves S1, S2, S3 e S4, correntes em T
1
, T
2
, T
3
, T
5
e L
IN
e as tenses de gatilho
V
G1
, V
G2
, V
G3
, V
G4
.
Os intervalos de tempos mostrados no grfico releam de forma clara todas as afirmaes
feitas anteriormente para cada etapa de operao.

94

IIN
VG2
VG1
VS1 - IS1
VG4
VG3
VS2 IS2
VS3 IS3
VS4 IS4
IT1
IT2
IT3
IT5
t
t
t
t
t
t
t
t
t
t
t
t
t
t0 t1t2 t3 t4t5 t6

Figura 4.12 Formas de onda tericas da Topologia III.

95

4.5. ANLISE QUANTITATIVA DAS ETAPAS DE OPERAO PARA D > 50%

A seguir sero feitas as anlises quantitativas das etapas de operao para o conversor
da topologia III com razo cclica maior que 50%. Sero mostrados os circuitos equivalen-
tes simplificados para cada etapa, bem como seu equacionamento caracterstico.
Conforme pode ser observada na Figura 4.12, os gatilhos de cada brao do inversor tra-
balham de forma complementar. A razo cclica aplicada nas chaves inferiores de cada bra-
o (S2 e S4), que por sua vez esto defasadas em 180. Outro fator importante a ser observado
a existncia de duas regies de operao com diferentes etapas de operao: D>50%, que
implica na superposio da conduo das chaves inferiores e D<50% que implica na superpo-
sio das chaves superiores.
- Primeira Etapa:
A seguir mostrado o circuito simplificado da primeira etapa de operao.
LS2
LS1
VC1
VC2
VC3
VC4
IPV
IIN
I0
VP1
VP2
LS2
LS1
VC1
VC2
IPV I0
VP1
VP2
ILS1
ILS2
ILS1
ILS2


Conforme pode ser observada na Figura 4.13 as setas indicam o sentido da corrente nos
indutores de disperso dos transformadores Tr1 e Tr2 para essa etapa de operao. As fontes
de tenso V
P1
e V
P2
representam a tenso dos transformadores refletidos ao lado primrio.
Atravs do circuito equivalente e da anlise das malhas, podem-se adquirir as equaes que
definem essa etapa.
1 1 1
0
C LS P
V V V + + =
(4.1)
1 2 2
0
C LS P
V V V =
(4.2)

96

Isolando-se os valores de V
LS1
e V
LS2
das equaes (4.1) e (4.2) e considerando que as
indutncias de disperso L
S1
e L
S2
so iguais, chegam-se s seguintes expresses para as cor-
rentes nestes elementos:
1 2 S S S
L L L = =

1 1
1
( ) (0) .
C P
LS
S
V V
I t I t
L
| | +
=
|
\ .

(4.3)
1 2
2
( ) (0) .
C P
LS
S
V V
I t I t
L
| |
= +
|
\ .

(4.4)
1 2 4
( ).
P P C
V V n V + =
(4.5)

Onde I(0) a condio inicial da etapa, n a relao de transformao, V
C1
e V
C4

so as tenses nos capacitores C1 e C4 respectivamente e t o tempo de durao da etapa.
Das anlises das equaes (4.3), (4.4) e (4.5) chega-se s seguintes expresses para a
tenso em L
S
e das tenses refletidas V
P1
e V
P2
.
4
2.
C
LS
V
V
n
=
(4.6)
4
1 1
2.
C
P C
V
V V
n
= +
(4.7)
4
2 1
2.
C
P C
V
V V
n
= +
(4.8)

- Segunda Etapa:
Nesta etapa, os dois interruptores de potncia inferiores encontram-se conduzindo, de
forma a fazer com que no tenha corrente circulando pelos enrolamentos primrios dos trans-
formadores. Como na etapa anterior a corrente chega a zero, isto resulta na no circulao de
corrente em L
S1
e L
S2
durante esta operao.
1
( ) 0
LS
I t =
(4.9)
2
( ) 0
LS
I t =
(4.10)

97

1
0
P
V =
(4.9)
2
0
P
V =
(4.10)
A anlise da quinta etapa de operao semelhante segunda, resultando nos mesmos
valores para as corrente e tenses nos elementos da segunda etapa.

- Terceira Etapa:
A figura 4.14 mostra o circuito equivalente para a terceira etapa de operao.
LS2
LS1
VC1
VC2
VC3
VC4
IPV
IIN
I0
VP1
VP2
ILS1
ILS2
2
IIN
2
LS2
LS1
VC1
VC2
IPV I0
VP1
VP2
ILS1
ILS2
IIN
2


Nesta etapa, os interruptores de potncia S1 e S4 encontram-se bloqueados, enquanto
que S2 e S3 esto conduzindo. Nesta configurao, a corrente de entrada tende a se dividir
igualmente nas chaves devido ao efeito da clula de comutao de trs estados. Nota-se que o
sentido das correntes nos indutores de disperso se inverte em relao primeira etapa. Desta
forma, analisando o circuito equivalente, chegam-se s seguintes expresses:
1 1 1
0
C LS P
V V V =
(4.11)
2 2 2
0
C LS P
V V V =
(4.12)
Fazendo a mesma analogia da primeira etapa de operao, chegam-se s equaes para
a corrente em L
S1
e L
S2
.
1 1
1
( ) .
C P
LS
S
V V
I t t
L
| |
=
|
\ .

(4.13)
2 2
2
( ) .
C P
LS
S
V V
I t t
L
| |
=
|
\ .

(4.14)

98

Nesta etapa, o diodo D1 conduz diferente da primeira etapa de operao, onde quem se
encontra conduzindo o diodo D2. Desta forma, a relao mostrada na equao (4.5) seme-
lhante equao mostrada a seguir em (4.15).
1 2 3
( ).
P P C
V V n V + =
(4.15)
Com base nas equaes (4.13), (4.14) e (4.15), chega-se em (4.16), (4.17) e (4.18).
3
1 2
1
.
2
C
LS C C
V
V V V
n
| |
= +
|
\ .

(4.16)
3
1 1 2
1
.
2
C
P C C
V
V V V
n
| |
= +
|
\ .

(4.17)
3
2 2 1
1
.
2
C
P C C
V
V V V
n
| |
= +
|
\ .

(4.18)
- Quarta Etapa:
A figura 4.15 mostra o circuito equivalente para a quarta etapa de operao.
LS2
LS1
VC1
VC2
VC3
VC4
IPV
IIN
I0
VP1
VP2
LS2
LS1
VC1
VC2
IPV I0
VP1
VP2
ILS1
ILS2
ILS1
ILS2


Nesta etapa, os interruptores de potncia S2 e S4 encontram-se conduzindo e o diodo
D1 est polarizado diretamente. Os sentidos das correntes permanecem os mesmos da etapa
anterior, entretanto, a fonte de corrente da entrada no se encontra mais ativa. A anlise do
circuito da etapa faz com que se chegue s seguintes expresses:
1 1 1
0
C LS P
V V V =
(4.19)
1 2 2
0
C LS P
V V V + + =
(4.20)
Desenvolvendo-se as equaes (4.19) e (4.20) chega-se s seguintes expresses para as
correntes nos indutores de disperso:

99

1 1
1
( ) (0) .
C P
LS
S
V V
I t I t
L
| |
= +
|
\ .

(4.21)
2 1
2
( ) (0) .
P C
LS
S
V V
I t I t
L
| |
=
|
\ .

(4.22)
1 2 3
( ).
P P C
V V n V + =
(4.23)
Onde I(0) a condio inicial da etapa que, por sua vez, corresponde ao valor da cor-
rente na etapa anterior. Nesta etapa, a mesma considerao feita na equao (4.15) se aplica
nesta situao, conforme pode ser visto em (4.23). Sendo assim, analisando as equaes des-
critas logo acima, chegam-se s seguintes expresses para as tenses V
LS
, V
P1
e V
P2
.
3
2.
C
LS
V
V
n
=
(4.24)
3
1 1
C
P C
V
V V
n
= +
(4.25)
3
2 1
C
P C
V
V V
n
= +
(4.26)
- Sexta Etapa:
A figura 4.16 mostra o circuito equivalente para a sexta etapa de operao.
LS2
LS1
VC1
VC2
VC3
VC4
IPV
I0
VP1
VP2
I0
ILS1
ILS2
IIN
2
LS2
LS1
VC1
VC2
IPV
VP1
VP2
ILS1
ILS2
IIN
2

Figura 4.16 Circuito Equivalente da Sexta Etapa de Operao.

D2 est polarizado diretamente. Os sentidos das correntes se invertem novamente. A anlise
do circuito da etapa resulta nas seguintes equaes:

100

2 1 1
0
C LS P
V V V =
(4.27)
1 2 2
0
C LS P
V V V =
(4.28)
1 2 4
( ).
P P C
V V n V + =
(4.29)

2 1
1
( ) .
C P
LS
S
V V
I t t
L
| |
=
|
\ .

(4.30)
1 2
2
( ) .
C P
LS
S
V V
I t t
L
| |
=
|
\ .

(4.31)
Das anlises das equaes (4.27), (4.28) e (4.29) chega-se s seguintes expresses para
a tenso em L
S
P1
e V
P2
.
4
1 2
1
.
2
C
LS C C
V
V V V
n
| |
=
|
\ .

(4.32)
4
1 1 2
1
.
2
C
P C C
V
V V V
n
| |
= +
|
\ .

(4.33)
4
2 2 1
1
.
2
C
P C C
V
V V V
n
| |
= +
|
\ .

(4.34)

4.6. GANHO ESTTICO DO CONVERSOR PARA D > 50%

entrada. A equao que define o valor da tenso de sada deste conversor em qualquer instante
de tempo dada pelo somatrio das tenses nos capacitores de sada C1, C2, C3 e C4.
0 1 2 3 4 C C C C
V V V V V = + + +
(4.35)
Assim como j descrito na topologia I e II, a tenso sobre o capacitor C1 a mesma ten-
so sobre o banco de baterias, desta forma tem-se que:

101

1 C BAT
V V =
(4.36)
Assim tambm, a tenso sobre o capacitor C2 pode ser descrita da mesma forma que em
(2.47).
2
.
1
BAT
C
DV
V
D
=

(4.37)
Nesta topologia as tenses sobre os capacitores C3 e C4 so as mesmas e, para se che-
gar a uma equao que defina esta tenso, deve-se primeiro equacionar os tempos das etapas.
Para tal, observando as formas de ondas da Figura 4.12 tem-se que os tempos da terceira e
sexta etapas so dados por:

3
(1 ).
t
D Ts A =
(4.38)
6
(1 ).
t
D Ts A =
(4.39)
O tempo de durao da primeira etapa de operao proveniente da equao da tenso
em L
S
, conforme j foi visto em (4.6). O valor da disperso um dado conhecido e a variao
da corrente corresponde ao valor de pico durante a etapa, ou seja, o valor da corrente na sexta
etapa. Desta forma tem-se:
4
2 1 2
2 1_6
_6
1
4 4 _1
1
.
2
. .(1 ).
. .(1 ).
.
2. 2.
C
C C C
S
C P et S
S
S et S
t
C C LS et
V
V V V
n
L D Ts
V V L
L D Ts
L I L
V V V
n n
( | | | | | |
+
( | | |
\ . \ .
( |

( ( | | |
( ( | |
( A
\ . \ .
A = = =
| | | |
| |
\ . \ .

(4.40)
Simplificando (4.40) tem-se:
| |
1 4 2
1
4
(1 ). .( . . )
C C C
t
C
D Ts nV V nV
V
+
A =
(4.41)
O tempo de durao da segunda etapa dado por:
2 1
(1 ).
2
t t
Ts
D Ts A = A
(4.42)
Substituindo (4.41) em (4.42) e simplificando, tem-se:

102

| |
1 4 2
2
4
.(2. . .(1 ) 2. . .(1 )
2.
C C C
t
C
Ts V n D V V n D
V
+
A =
(4.43)
Os tempos da quarta e quinta etapas so anlogos aos da primeira e segunda, respecti-
vamente, desta forma, tem-se que:
| |
1 4 2
4 1
4
(1 ). .( . . )
C C C
t t
C
D Ts nV V nV
V
+
A = A =
(4.44)
| |
1 4 2
5 2
4
.(2. . .(1 ) 2. . .(1 )
2.
C C C
t t
C
Ts V n D V V n D
V
+
A = A =
(4.44)

A seguir mostrado o sistema de equaes que definem todos os tempos de durao das
seis etapas de operao e seus respectivos valores para a potncia nominal.
| |
| |
1 4 2
1 4
4
1 4 2
2 5
4
3 6
(1 ). .( . . )
.(2. . .(1 ) 2. . .(1 )
2.
(1 ).
C C C
t t
C
C C C
t t
C
t t
D Ts nV V nV
V
Ts V n D V V n D
V
D Ts
+
A = A =
A = A =
A = A =

Tomando como base a equao das potncias, chega-se na seguinte expresso:
3 4 0
. . ( ).
BAT IN PV PV PV C C
V I V I V V V I + = + +
(4.45)
Sabendo que:
3 4 C C
V V =

Pode-se reescrever a equao (4.45) como:

4 0
. . ( 2. ).
BAT IN PV PV PV C
V I V I V V I + = +
(4.46)
Isolando o valor de V
C4
tem-se:
0
4
0
. . .
2.
BAT IN PV PV PV
C
V I V I I V
V
I
+
=
(4.47)
Sabendo que:

103

1 2 PV C C
V V V = +
(4.48)
Substituindo (4.36) e (4.37) em (4.48) e simplificando, chega-se seguinte equao:
(1 )
BAT
PV
V
V
D
=

(4.49)
Fazendo uma anlise das correntes mdias no circuito e observando a forma de onda da
corrente nas chaves, chega-se seguinte equao para a corrente de entrada:
| |
0
.(1 2. ) 2.
(1 )
PV
IN
I n I
I
D
| +
=

(4.50)
Onde dado por:
2 1_6
1
. .(1 ).
2.
C P et
t
S
V V
D Ts
L
Ts
|
(
A
(

=
(4.51)
Substituindo (4.51) em (4.50) e simplificando, chega-se a:
| |
2 2
1 4 2
0
4
(1 ) . .( . . )
.(1 2. ) 2.
4. . .
(1 )
C C C
PV
S C
IN
D Ts nV V nV
I n I
L V n
I
D
( +
+
(

=

(4.52)
De posse das equaes (4.52) e (4.49), pode-se finalmente obter a equao da tenso no
capacitor de sada C4, que a mesma para C3.
2
4
0
. .
(1 ). . 4. . .
BAT
C
BAT S
nTsV
V
D TsV I L n
=
+

(4.53)
A seguir mostrado o sistema que determina as equaes das tenses para todos os ca-
pacitores de sada da estrutura e seus respectivos valores para a potncia nominal.
1
2
2
3 4
0
24
.
42
1
. .
67
(1 ). . 4. . .
C BAT
BAT
C
BAT
C C
BAT S
V V V
DV
V V
D
nTsV
V V V
D TsV I L n
= =
= =
= = =

Substituindo as equaes (4.36), (4.37) e (4.53) em (4.35) e calculando a razo entre a
tenso de sada V
0
e a tenso de entrada V
BAT
, chega-se equao do ganho esttico G, que
definida por:

104

| |
0
1 2.
(1 ) (1 )
BAT
V n
G
V D D o
= = +
+

(4.54)
Sendo a corrente de carga parametrizada, definida por:
0
4. . .
.
S
BAT
n I L
V Ts
o =
(4.55)
4.7. ANLISE QUANTITATIVA DAS ETAPAS DE OPERAO PARA D < 50%

A seguir sero feitas as anlises quantitativas das etapas de operao para o conversor
da topologia III com razo cclica menor que 50%. Sero mostrados os circuitos equivalentes
simplificados para cada etapa, bem como seu equacionamento caracterstico.
- Primeira Etapa:
A seguir mostrado o circuito simplificado da primeira etapa de operao para razo c-
clica menor que 50%.
LS2
LS1
VC1
VC2
VC3
VC4
IPV
IIN
I0
VP1
VP2
LS2
LS1
VC1
VC2
IPV I0
VP1
VP2
ILS1
ILS2
IIN
ILS2
ILS1

Figura 4.17 Circuito Equivalente da Primeira Etapa de Operao (D<50%).

Com base na Figura 4.17, e fazendo a mesma anlise do item anterior, se chega s se-
guintes equaes:
2 1 1
0
C LS P
V V V + + =
(4.56)
2 2 1 1 P LS P LS
V V V V + =
(4.57)
1 2 3
( ).
P P C
V V n V + =
(4.58)

105

Isolando-se os valores de V
LS1
e V
LS2
das equaes (4.56) e (4.57) e substituindo em
(4.58) chega-se a:
1 2 S S S
L L L = =

2 1
1
( ) . (0)
C P
LS
S
V V
I t t I
L
| |
=
|
\ .

(4.59)
2 2
2
( ) . (0)
C P
LS
S
V V
I t t I
L
| |
= +
|
\ .

(4.60)

a tenso em L
S
P1
e V
P2
.
3
2.
C
LS
V
V
n
=
(4.61)
3
1 2
2.
C
P C
V
V V
n
= +
(4.62)
3
2 2
2.
C
P C
V
V V
n
= +
(4.63)
- Segunda Etapa:
Nesta etapa, os dois interruptores de potncia superiores encontram-se conduzindo, de
forma a fazer com que no tenha corrente circulando pelos enrolamentos primrios dos trans-
formadores. Como na etapa anterior a corrente chega a zero, esta resulta na no circulao de
corrente em L
S1
e L
S2
. Desta forma tem-se que:
1
( ) 0
LS
I t =
(4.64)
2
( ) 0
LS
I t =
(4.65)
1
0
P
V =
(4.66)
2
0
P
V =
(4.67)
A anlise da quinta etapa de operao semelhante segunda, resultando nos mesmos
valores para as corrente e tenses nos elementos da segunda etapa.

106

- Terceira Etapa:
A figura 4.18 mostra o circuito equivalente para a terceira etapa de operao.
LS2
LS1
VC1
VC2
VC3
VC4
IPV
I0
VP1
VP2
LS2
LS1
VC1
VC2
IPV I0
VP1
VP2
ILS2
ILS1
IIN
2
IIN
2
ILS1
ILS2

Figura 4.18 Circuito Equivalente da Terceira Etapa de Operao (D<50%).

Nesta etapa, os interruptores de potncia S2 e S3 encontram-se bloqueados, enquanto
que S1 e S4 esto conduzindo. Nesta configurao, a corrente de entrada tende a se dividir
igualmente nas chaves devido ao efeito da clula de comutao de trs estados. Nota-se que o
sentido das correntes nos indutores de disperso se inverte em relao primeira etapa. Desta
forma, analisando o circuito equivalente, chegam-se s seguintes expresses:
1 2 2
0
C LS P
V V V =
(4.68)
2 1 1
0
C LS P
V V V =
(4.69)
Fazendo a mesma analogia da primeira etapa de operao, chegam-se s equaes para
a corrente em L
S1
e L
S2
.
2 1
1
( ) .
C P
LS
S
V V
I t t
L
| |
=
|
\ .

(4.70)
1 2
2
( ) .
C P
LS
S
V V
I t t
L
| |
=
|
\ .

(4.71)

Nesta etapa, o diodo D2 conduz, diferente da primeira etapa de operao, onde quem se
encontra polarizado diretamente o diodo D1. Desta forma, a relao mostrada na equao
(4.5) semelhante equao mostrada a seguir em (4.72).
1 2 4
( ).
P P C
V V n V + =
(4.72)

107

Com base nas equaes (4.70), (4.71) e (4.72), chega-se em (4.73), (4.74) e (4.75).
4
1 2
1
.
2
C
LS C C
V
V V V
n
| |
= + +
|
\ .

(4.73)
4
1 2 1
1
.
2
C
P C C
V
V V V
n
| |
= +
|
\ .

(4.74)
4
2 1 2
1
.
2
C
P C C
V
V V V
n
| |
= +
|
\ .

(4.75)
- Quarta Etapa:
A figura 4.19 mostra o circuito equivalente para a quarta etapa de operao.
LS2
LS1
VC1
VC2
VC3
VC4
IPV
IIN
I0
VP1
VP2
LS2
LS1
VC1
VC2
IPV I0
VP1
VP2
IIN
ILS2 ILS2
ILS1 ILS1

Figura 4.19 Circuito Equivalente da Quarta Etapa de Operao (D<50%).

D2 est polarizado diretamente. Os sentidos das correntes permanecem os mesmos da etapa
anterior. A anlise do circuito da etapa faz com que se chegue s seguintes expresses:
1 2 2
0
C LS P
V V V =
(4.76)
1 1 2 2 P LS P LS
V V V V + =
(4.77)
2 1
1
( ) (0) .
C P
LS
S
V V
I t I t
L
| |
= +
|
\ .

(4.78)
2 2
2
( ) (0) .
P C
LS
S
V V
I t I t
L
| |
=
|
\ .

(4.79)

108

1 2 4
( ).
P P C
V V n V + =
(4.80)
Onde I(0) a condio inicial da etapa que, por sua vez, corresponde ao valor da cor-
rente de pico na etapa anterior. Analisando as equaes descritas logo acima, chegam-se s
seguintes expresses para as tenses V
LS
, V
P1
e V
P2
.
4
2.
C
LS
V
V
n
=
(4.81)
4
1 2
2.
C
P C
V
V V
n
= +
(4.82)
4
2 2
2.
C
P C
V
V V
n
= +
(4.83)
- Sexta Etapa:
A figura 4.20 mostra o circuito equivalente para a sexta etapa de operao.
LS2
LS1
VC1
VC2
VC3
VC4
IPV
I0
VP1
VP2
LS2
LS1
VC1
VC2
IPV I0
VP1
VP2 IIN
2
IIN
2

Figura 4.20 Circuito Equivalente da Sexta Etapa de Operao (D<50%).

D1 est polarizado diretamente. Os sentidos das correntes se invertem novamente. A anlise
do circuito da etapa resulta nas seguintes equaes:
2 2 2
0
C LS P
V V V =
(4.84)
1 1 1
0
C LS P
V V V =
(4.85)
1 2 3
( ).
P P C
V V n V + =
(4.86)

109

Desenvolvendo as equaes (4.84) e (4.85) chegam-se s seguintes expresses para as
2 1
1
( ) .
C P
LS
S
V V
I t t
L
| |
=
|
\ .

(4.87)
1 2
2
( ) .
C P
LS
S
V V
I t t
L
| |
=
|
\ .

(4.88)
a tenso em L
S
P1
e V
P2
.
3
1 2
1
.
2
C
LS C C
V
V V V
n
| |
= + +
|
\ .

(4.89)
3
1 1 2
1
.
2
C
P C C
V
V V V
n
| |
= + +
|
\ .

(4.90)
3
2 2 1
1
.
2
C
P C C
V
V V V
n
| |
= +
|
\ .

(4.91)

4.8. GANHO ESTTICO DO CONVERSOR PARA D < 50%

Assim como j descrito anteriormente, as tenses sobre os capacitores C1 e C2 so as
mesmas mostradas em (4.36) e (4.37).
As tenses sobre os capacitores C3 e C4 continuam sendo iguais para essa regio de
operao. Os tempos das terceira e sexta etapas de operao podem ser obtidos diretamente da
Figura (4.12), sendo ento descritos como:

3
.
t
DTs A =
(4.92)
6
.
t
DTs A =
(4.93)
O tempo de durao da primeira etapa de operao proveniente da equao da tenso
em L
S
, conforme j foi visto em (4.6). A equao (4.94) mostra o desenvolvimento desta ex-
presso.

110

3
1 1 2
1 1_6
_6
1
3 3 _1
1
.
2
. . .
. . .
.
2. 2.
C
C C C
S
C P et S
S
S et S
t
C C LS et
V
V V V
n
L DTs
V V L
L DTs
L I L
V V V
n n
( | | | | | |
+
( | | |
\ . \ .
( |
( ( | | |
( ( | |
( A
\ . \ .
A = = =
| | | |
| |
\ . \ .

(4.94)
Simplificando (4.94) tem-se:
| |
1 3 2
1
3
. .( . . )
C C C
t
C
DTs nV V nV
V
+
A =
(4.95)
O tempo de durao da segunda etapa dado por:
2 1
.
2
t t
Ts
DTs A = A
(4.96)
Substituindo (4.95) em (4.96) e simplificando, tem-se:
| |
1 3 2
2
3
.(2. . . 2. . .
2.
C C C
t
C
Ts V n D V V n D
V
+
A =
(4.97)
Os tempos da quarta e quinta etapas so anlogos aos da primeira e segunda, respecti-
vamente, desta forma, tem-se que:
| |
1 3 2
4 1
3
. .( . . )
C C C
t t
C
DTs nV V nV
V
+
A = A =
(4.98)
| |
1 3 2
5 2
3
.(2. . . 2. . .
2.
C C C
t t
C
Ts V n D V V n D
V
+
A = A =
(4.99)
Tomando como base a equao das potncias, chega-se na seguinte expresso:
3 4 0
. . ( ).
BAT IN PV PV PV C C
V I V I V V V I + = + +
(4.100)
Sabendo que:
3 4 C C
V V =

Pode-se reescrever a equao (4.100) como:

4 0
. . ( 2. ).
BAT IN PV PV PV C
V I V I V V I + = +
(4.101)
Isolando o valor de V
C4
tem-se:

111

0
4
0
. . .
2.
BAT IN PV PV PV
C
V I V I I V
V
I
+
=
(4.102)
Sabendo que:
1 2 PV C C
V V V = +
(4.103)
Substituindo (4.36) e (4.37) em (4.103) e simplificando, chega-se seguinte equao:
(1 )
BAT
PV
V
V
D
=

(4.104)
Fazendo uma anlise das correntes mdias no circuito e observando a forma de onda da
corrente nas chaves, chega-se seguinte equao para a corrente de entrada:
| |
0
.(1 2. ) 2.
(1 )
PV
IN
I n I
I
D
| +
=

(4.105)
Onde dado por:
1 1_6
1
. . .
2.
C P et
t
S
V V
DTs
L
Ts
|
(
A
(

=
(4.106)
Substituindo (4.106) em (4.105) e simplificando, chega-se a:
| |
2 2
1 3 2
0
3
. .( . . )
.(1 2. )
2. . .
(1 )
C C C
PV
S C
IN
D Ts nV V nV
I n I
L V n
I
D
( +
+
(

=

(4.107)
De posse das equaes (4.102) e (4.107) pode-se, finalmente, obter a equao da tenso
no capacitor de sada C4, que a mesma para C3.
2 2
3 1
0 1 2
3
4
0
. .[ .( 1) . ]
2. . .
2. . . .( 1)
2. .(1 )
C C
C
S C
C
D Ts V D nV
I n V
L V n D
V
I D
( +

(4.108)
A seguir mostrado o sistema que determina as equaes das tenses para todos os ca-
pacitores de sada da estrutura.

112

1
2
2 2
3 1
0 1 2
3
3 4
0
.
1
. .[ .( 1) . ]
2. . .
2. . . .( 1)
2. .(1 )
C BAT
BAT
C
C C
C
S C
C C
V V
DV
V
D
D Ts V D nV
I n V
L V n D
V V
I D
( +
= =

Substituindo as equaes (4.36), (4.37) e (4.108) em (4.35) e calculando a razo entre a
tenso de sada V
0
e a tenso de entrada V
BAT
, chega-se equao do ganho esttico G, que
definida por:
2
0
2
1 2. .
. 1
(1 ) .(1 )
BAT
V n D
G
V D D D o
(
= = +
(
+

(4.109)
Onde a corrente de carga parametrizada, definida por:
0
4. . .
.
S
BAT
n I L
V Ts
o =
(4.110)
A seguir mostrado o grfico que ilustra o comportamento do ganho esttico do con-
versor em funo da razo cclica para diferentes relaes de transformao e em funo da
corrente de carga parametrizada () para diferentes razes cclicas.

0.2 0.4 0.6 0.8
0
6
12
18
24
30
36
36
1.25
G D 1 , ( )
G D 1.4 , ( )
G D 1.8 , ( )
G D 2.2 , ( )
G D 2.6 , ( )
G D 3 , ( )
Gc D ( )
0.8 0.2 D
Razo Cclica (D)
G
a
n
h
o

E
s
t
t
i
c
o

(
G
)
0,6 0,8 0,4
Boost
Convencional
0
0,2
6
12
18
36
30
24
n=1
n=1,4
n=1,8
n=2,2
n=3
n=2,6
0,5
Ganho I
(D<50%)
Ganho II
(D>50%)
G
a
n
h
o

E
s
t
t
i
c
o

(
G
)
0.2 0.4 0.6 0.8 1
0
4
8
12
16
20
24
24
3.461
G 0.2 a1 , ( )
G 0.3 a1 , ( )
G 0.4 a1 , ( )
G 0.6 a1 , ( )
G 0.7 a1 , ( )
G 0.8 a1 , ( )
1 0.2 a1
o Corrente Parametrizada ()
0,8 0,4 0,6 0,2
0
4
12
8
16
20
24
D=0,2
D=0,3
D=0,4
D=0,6
D=0,7
D=0,8
(a
(b

Figura 4.21 a) Grfico do Ganho Esttico x Razo Cclica Para as Duas Regies de Operao
b) Ganho Esttico x Corrente de Carga Parametrizada.

113

4.9. CONDIO DE COMUTAO SUAVE

Nesta seo, sero apresentadas as anlises para o estudo das condies de comutao
suave do conversor da topologia III. A Figura 4.22 mostra o circuito equivalente para a anli-
se da condio de comutao. Para os clculos dos tempos mnimos e mximos dos interrup-
tores de potncia superiores e inferiores, deve-se levar em considerao o efeito da disperso
do transformador e as capacitncias das chaves no circuito equivalente.

(a) (b)
V
C1
I
1
(t)
V
C2
I
CS1
(t)
I
CS2
(t) I
IN
C
S1
C
S2
2
I
PV
I
0
V
C1
I
1
(t)
V
C2
I
CS1
(t)
I
CS2
(t) I
IN
C
S1
C
S2
2
I
PV
I
0
Figura 4.22 Circuitos Equivalentes para Anlises da Comutao Suave da Topologia III.

A Figura (4.22a) corresponde ao circuito equivalente no momento em que o interruptor
de potncia S1 bloqueado, enquanto a Figura (4.22b) corresponde ao circuito equivalente no
momento em que o interruptor de potncia S2 comandado a desligar. Desta forma, o equaci-
onamento a seguir ir mostrar a anlise completa para a determinao dos tempos mortos m-
nimos e mximos para ambos os interruptores de potncia.

4.9.1. ANLISE DA COMUTAO SUAVE PARA AS CHAVES INFERIORES.

A anlise da comutao para os interruptores de potncia inferiores se d mais especifi-
camente em um estgio que ocorre entre a sexta e a primeira etapa de operao. Desta forma,
deve-se levar em considerao os valores da corrente de pico na sexta etapa e o valor de V
P1

da primeira etapa de operao. Analisando o circuito mostrado na Figura (4.22a) tem-se que:
1
1 1
( )
( )
CS
CS S
dV t
I t C
dt
=
(4.111)

114

2
2 2
( )
( )
CS
CS S
dV t
I t C
dt
=
(4.112)
1 2 1
( ) ( ) ( )
2
IN
CS CS
I
I t I t I t + = +
(4.113)
1 2
( ) ( )
CS CS PV
V t V t V + =
(4.114)
1 2
430
S S
C C Cs pF = = =

Substituindo (4.111) e (4.112) em (4.113) e isolando V
CS2
(t) chega-se seguinte equa-
o:
2
2
. 1 . . 1
( ) . . . . .
2. 2 2. .( ) 2 2. .( )
IN PV
CS PV
S S
I DV DTs
V t t t t V
Cs L D L D
o
o o
| | ( (
= + +
|
( (
|
+ +
\ .

(4.115)
A condio inicial desta etapa se d quando a tenso na chave S2 zero (V
CS2
(t) = 0).
Desta forma, aplicando a condio inicial na equao (4.115) e isolando o valor de t, chega-
se equao que define o tempo morto mnimo para as chaves inferiores S2 e S4.

2
2
_
. . . . . . .
2. . 4. . .
2 2. .( ) 2 2 2. .( ) 2. .( ) 2. .( )
.
2. .( )
INF
IN IN IN PV
PV
S S S S
MIN S
PV
S
I I I DV DTs DTs DTs
CsV
L D L D L D L D
td
DV
L D
o o o
o o o o
o
( ( ( | |
| |
+ +
| | ( ( (
+ + + +
\ .
\ .
=
+

(4.116)
A determinao do tempo de comutao suave mximo est diretamente ligada ao tem-
po em que a corrente na primeira etapa de operao leva para atingir zero. Desta forma, anali-
sando as equaes para a primeira etapa de operao, chega-se seguinte equao para o
tempo mximo:
_
. .( )
.
.
INF
IN S
MAX S
PV
I L D
td Ts
DV
o
o
+
=

(4.117)

115

mutao dos interruptores de potncia inferiores S2 e S4 em funo da corrente parametrizada
para diferentes valores de razo cclica.
T
e
m
p
o

M
o
r
t
o

M
n
i
m
o

p
a
r
a

S
2
/
S
4

(
t
d

M
I
N
_
S
I
N
F
)
Razo Cclica (D)
D = 0,4
D = 0,5
D = 0,6
D = 0,7
D = 0,8
Razo Cclica (D)
D = 0,4
D = 0,5
D = 0,6
D = 0,7
D = 0,8
Corrente de Carga Parametrizada ( )
9.345 10
3
0.0148 0.0202 0.0257 0.0312
8 10
9
1.5 10
8
2.2 10
8
2.9 10
8
3.6 10
8
4.3 10
8
5 10
8
td
min
0.4 a1 , ( )
td
min
0.5 a1 , ( )
td
min
0.6 a1 , ( )
td
min
0.7 a1 , ( )
td
min
0.8 a1 , ( )
a1
0,3
8ns
0,475 0,65 0,825 9.345 10
3
0.0148 0.0202 0.0257 0.0312
5 10
8
8.333 10
8
1.167 10
7
1.5 10
7
1.833 10
7
2.167 10
7
2.5 10
7
td
max
0.4 a1 , ( )
td
max
0.5 a1 , ( )
td
max
0.6 a1 , ( )
td
max
0.7 a1 , ( )
td
max
0.8 a1 , ( )
a1
Corrente de Carga Parametrizada
0,475 0,65 0,825

()
22ns
15ns
29ns
36ns
43ns
50ns
0,3
50ns
T
e
m
p
o

M
o
r
t
o

M
x
i
m
o

p
a
r
a

S
2
/
S
4

(
t
d

M
A
X
_
S
I
N
F
)
250ns
83,3ns
116,7ns
150ns
183,3ns
216,7ns
(a) (b)

Figura 4.23 (a) Tempo Morto Mnimo das chaves inferiores (b) Tempo Morto Mximo das chaves inferiores.

Conforme pode ser observado em ambos os grficos mostrados na Figura (4.23), a vari-
ao da razo cclica interfere muito pouco em relao durao dos tempos de comutao.

4.9.2. ANLISE DA COMUTAO SUAVE PARA AS CHAVES SUPERIORES.

A anlise da comutao para os interruptores de potncia superiores bem semelhante
anlise feita anteriormente. Durante este perodo, a corrente inicial nas chaves superiores
nula. Conforme pode ser observado na Figura (4.22b), o sentido da corrente no transformador
I
1
(t) se inverte. O sistema de equaes semelhante ao anterior, com exceo da equao
(4.113) que reescrita a seguir:
1 2 1
( ) ( ) ( )
2
IN
CS CS
I
I t I t I t + =
(4.118)
Desta forma, a equao que define a tenso sobre o capacitor Cs2 pode ser descrita co-
mo:
2
1
( ) . .
2. 2
IN
CS
I
V t t
Cs
| |
=
|
\ .

(4.119)

116

Para esta anlise, a condio inicial necessria para a comutao se d quando a tenso
sobre o capacitor Cs2 igual tenso V
PV
(V
CS2
(t) = V
PV
). Desta forma, isolando o valor de
t da equao (4.119) e aplicando a condio inicial da etapa, chega-se equao para a de-
terminao do tempo morto mnimo para que haja comutao suave.
_
8. .
SUP
PV
MIN S
IN
CsV
td
I
=
(4.120)
O tempo morto mximo para a comutao das chaves superiores ocorre quando a cor-
rente que circula pelos interruptores de potncia S1 ou S3 chega a zero. Sendo, ento, neces-
srio analisar a equao da corrente durante esta etapa, que dada por:
1 4
. 2 1
2
. 0
2
IN
IN
S
Vc
V Vc Vc
I n
t
L
| | | |
+
| |
\ .
| + =
|
|
\ .

(4.121)
Isolando o valor de t e desenvolvendo a equao, chega-se seguinte expresso:
( )
2
_ 2
. . 4. . . 2. . . . . .
. . 1 .( 1) .
4. .( 1) 2. .( )
. .
SUP
IN PV S IN IN
IN
MAX S
IN
TsV I L n TsV n TsV
TsV D D
n D D D
td
V Ts
o o o
o
o
o
( +
+ + (
(
+

=
(4.122)
mutao dos interruptores de potncia superiores S1 e S3 em funo da corrente parametriza-
da para diferentes valores de razo cclica.
T
e
m
p
o

M
o
r
t
o

M
n
i
m
o

p
a
r
a

S
1
/
S
3

(
t
d

M
I
N
_
S
S
U
P
)
Razo Cclica (D)
D = 0,4
D = 0,5
D = 0,6
D = 0,7
D = 0,8
13,3ns
9,16ns
17,5ns
21,6ns
25,8ns
30ns
T
e
m
p
o

M
o
r
t
o

M
x
i
m
o

p
a
r
a

S
1
/
S
3

(
t
d

M
A
X
_
S
S
U
P
)
10us
3,33us
4,66us
6us
7,33us
8,66us
(a) (b)
9.345 10
3
0.0148 0.0202 0.0257 0.0312
5 10
9
9.167 10
9
1.333 10
8
1.75 10
8
2.167 10
8
2.583 10
8
3 10
8
td
min
0.4 a1 , ( )
td
min
0.5 a1 , ( )
td
min
0.6 a1 , ( )
td
min
0.7 a1 , ( )
td
min
0.8 a1 , ( )
a1
9.345 10
3
0.0148 0.0202 0.0257 0.0312
2 10
6
3.333 10
6
4.667 10
6
6 10
6
7.333 10
6
8.667 10
6
1 10
5
td
max
0.4 a1 , ( )
td
max
0.5 a1 , ( )
td
max
0.6 a1 , ( )
td
max
0.7 a1 , ( )
td
max
0.8 a1 , ( )
a1
0,3
5ns
0,475 0,65 0,825
9.345 10
3
0.0148 0.0202 0.0257 0.0312
5 10
9
9.167 10
9
1.333 10
8
1.75 10
8
2.167 10
8
2.583 10
8
3 10
8
td
min
0.4 a1 , ( )
td
min
0.5 a1 , ( )
td
min
0.6 a1 , ( )
td
min
0.7 a1 , ( )
td
min
0.8 a1 , ( )
a1
9.345 10
3
0.0148 0.0202 0.0257 0.0312
2 10
6
3.333 10
6
4.667 10
6
6 10
6
7.333 10
6
8.667 10
6
1 10
5
td
max
0.4 a1 , ( )
td
max
0.5 a1 , ( )
td
max
0.6 a1 , ( )
td
max
0.7 a1 , ( )
td
max
0.8 a1 , ( )
a1
Corrente de Carga Parametrizada
0,475 0,65 0,825

()
0,3
2us
Razo Cclica (D)
D = 0,4
D = 0,5
D = 0,6
D = 0,7
D = 0,8
Figura 4.24 (a) Tempo Morto Mnimo das chaves superiores (b) Tempo Morto Mximo das chaves superiores.

117

O grfico da Figura (4.25) mostra a faixa entre os tempos mortos mnimos e mximos
de ambos os interruptores de potncia variando-se a carga e mantendo a condio da razo
cclica nominal.
T
e
m
p
o

M
o
r
t
o

M
n
i
m
o

e

M
x
i
m
o

p
a
r
a

a
s

C
h
a
v
e
s

S
u
p
e
r
i
o
r
e
s

(
S
1

e

S
3
)
67,33ns
34,17ns
100,5ns
133,7ns
166,8ns
200ns
T
e
m
p
o

M
o
r
t
o

M
n
i
m
o

e

M
x
i
m
o

p
a
r
a

a
s

C
h
a
v
e
s

I
n
f
e
r
i
o
r
e
s

(
S
2

e

S
4
)
7us
0,33us
1,66us
3us
4,33us
5,66us
(a) (b)
0,3
1ns
0,475 0,65 0,825
Corrente de Carga Parametrizada () Corrente de Carga Parametrizada
0,475 0,65 0,825

()
0,3
-1us
9.345 10
3
0.0148 0.0202 0.0257 0.0312
1 10
9
3.417 10
8
6.733 10
8
1.005 10
7
1.337 10
7
1.668 10
7
2 10
7
td
min
0.6 a1 , ( )
td
max
0.6 a1 , ( )
a1
td MIN_SSUP
td MAX_SSUP
9.345 10
3
0.0148 0.0202 0.0257 0.0312
1 10
6
3.333 10
7
1.667 10
6
3 10
6
4.333 10
6
5.667 10
6
7 10
6
7 10
6
1 10
6
td
.min
0.6 a1 , ( )
td
.max
0.6 a1 , ( )
a 0.3 a a1
td MIN_SINF
td MAX_SINF

Figura 4.25 Tempos Mortos Mnimos e Mximos das chaves Superiores e Inferiores.

4.10. PROCEDIMENTO DE PROJETO PARA TOPOLOGIA III.

sor da topologia III. Todos os clculos de projeto e as especificaes deste conversor so mos-
trados a seguir:
s
= 50kHz
- Tenso de Entrada V
IN
= 24V
- Tenso de Sada V
0
= 200V
- Razo Cclica Nominal D = 0,6
- Potncia de Sada P
0
= 500W
- Resistencia de Carga R
0
= 80
IN
= 7%
0
= 1%

4.10.1. PROJETO DO INDUTOR DE ENTRADA (L
IN
).

Para o projeto do indutor de entrada da topologia III, adotaram-se os seguintes valores
para as variveis de entrada:

118

2

u
= 0,7
0
= 4..10
-7

.
100
f .
IN
IN
s IN
V D
L uH
I
= ~
A

(4.123)
21
IN
IN
IN
P
I A
V
= ~

(4.124)
Para efeito de projeto, considera-se que a corrente de entrada mxima corresponde a
10% a mais que o valor nominal e a corrente mnima 10% menos, ou seja:
_
_
1,1. 23
0, 9. 18, 7
IN MAX IN
IN MIN IN
I I A
I I A
= ~
= ~

e
A
w
) pa-
_
. .
5, 7
. .
IN IN MAX IN
e w
u
L I I
A A
K J B
= ~

(4.125)
Com base no valor dado pela expresso (4.125), adotou-se um ncleo comercial de fer-
rite NEE 55/28/21 da Thornton, cujos valores de referncia esto listados a seguir:

55mm
2
1
m
m
2
7
m
m
1
8
m
m
G
A
P
17,2mm
37,5mm


119

2
2
4
3
3, 6
3, 7
13, 6
40, 5 ( )
e
w
e w
E
A cm
A cm
A A cm
V cm volumedoncleo
=

_ 4
.
.10 22
.
IN
IN IN MAX
L
e
L I
N espiras
A B
= ~

(4.126)
2
0, 052
IN
IN
L
I
S cm
J
= =
(4.127)
es:
2
2
_
f
f isol
S cm
S cm
=

_
52
IN
IN Paralelo
L
L
f
S
N
S
= ~
(4.128)
_
_
. .
0, 4
IN IN Paralelo
L L f isol
u
w
N N S
K
A
= ~
(4.129)
se ento que o indutor pode ser implementado.
( )
2
0
2
. .
g .10 0, 21
IN
e L
IN
A N
l cm
L

= ~
(4.130)
Nmero de Espiras
Ncleo
Fio
Entreferro
NLIN = 22
LIN = 100uH
NEE 55/28/21
NLIN_ PARALELO = 52
AWG 27
lg = 0, 21cm

120

4.10.2. PROJETO DO AUTOTRANSFORMADOR DA CLULA DE COMUTAA
DE TRS ESTADOS (T
1
-T
2
).

Para o projeto do autotransformador levou-se em considerao as seguintes especifica-
es:
2

u
= 0,4
- Fator de Ocupao do primrio K
p
= 0,41

O produto das reas definido por:
0
p u
(P /2)
= 1,27
K .K .J.B.(2.fs)
e w
A A ~

(4.131)
rite NEE 42/21/15 da Thornton, cujos valores de referncia so listados a seguir:
42mm
1
5
,
5
m
m
2
1
,
2
m
m
1
4
,
8
m
m
G
A
P
12,2mm
29,5mm


2
2
4
3
1, 81
1, 57
2, 84
17, 6 ( )
e
w
e w
E
A cm
A cm
A A cm
V cm volumedoncleo
=

O nmero de espiras do lado primrio exatamente o mesmo do lado secundrio, pois a
relao de transformao para esse magntico de 1:1. Assim, a equao para a determinao
do nmero de espiras para cada enrolamento dada por:

121

4 0
( / 2)
.10 5espiras
4. . .(2.f )
P S
e
V
N N
B A s
= = ~
(4.132)
2
( / 2)
0, 029
IN
Autotrafo
I
S cm
J
= =
(4.133)
es:
2
2
_
f
f isol
S cm
S cm
=

Assim, o nmero de fios em paralelo para cada enrolamento pode ser calculado por:
_ _
29
Autotrafo
P Paralelo S Paralelo
f
S
N N
S
= = ~
(4.134)
_ _
_
. .
2. 0, 22
P Paralelo P f isol
u Autotrafo
w
N N S
K
A
= ~
(4.135)
A tabela 4.2 mostra as principais caractersticas do autotransformador.
Ncleo
Fio
NS = 5 espiras
NP = 5 espiras
NEE 42/21/15
NP_ PARALELO = 29
AWG 27
NS_ PARALELO = 29
Tabela 4.2 Parmetros do Autotransformador (T1-T2)

4.10.3. PROJETO DO TRANSFORMADOR (T
R1
-T
R2
).

Para o projeto do transformador levou-se em considerao as seguintes especificaes:
2

u
= 0,4

122

A corrente eficaz que circula pelos enrolamentos primrios transformadores Tr1 e Tr2
tem valor prximo de 10A. Desta forma, tem-se a seguinte relao:
_
_
_
10
8, 7
EF PRI
EF PRI
EF SEC
I A
I
I A
n
=
= =

Onde a relao de transformao n de (1:1,14) em cada transformador.
O produto das reas do ncleo magntico (A
e
A
w
) para a confeco do transformador
tem a seguinte equao [13]:
4 4
_ _
. . .10 . . . .10
1,8
2. . . .fs 2. . . .fs
IN EF PRI IN EF SEC
e w
u u
DV I n DV I
A A
B J K B J K
= + ~

(4.136)
rite NEE 42/21/15 da Thornton, cujos valores de referncia j foram listados anteriormente.
O nmero de espiras do lado primrio pode ser calculado segundo [63] atravs da equa-
o (4.137).
4
.
.10 8espiras
2. . .f
IN
P
e
DV
N
B A s
= ~
(4.137)
O nmero de espiras para o lado secundrio tem uma relao direta com o primrio,
desta forma, levando-se em considerao que a relao de transformao entre o primrio e o
secundrio de (1:1,14), tem-se que:
. 1,14. 10espiras
S P P
N n N N = = ~
(4.138)
Desta forma, para se determinar o produto das reas do ncleo magntico (A
e
A
w
) para a
confeco do transformador deve-se levar em considerao os dois enrolamentos, sendo ento
calculado por [13]:
4 4
_ _
. . .10 . . . .10
2,8
2. . . .fs 2. . . .fs
IN EF PRI IN EF SEC
e w
u u
DV I n DV I
A A
B J K B J K
= + ~

(4.139)
_ 2
_
0, 025
R
EF PRI
T PRI
I
S cm
J
= =
(4.140)
_ 2
_
0, 022
R
EF SEC
T SEC
I
S cm
J
= =
(4.141)
O fio escolhido para a implementao foi o AWG 27 que possui as seguintes sees:

123

2
2
_
f
f isol
S cm
S cm
=

_
_
25
R
T PRI
P Paralelo
f
S
N
S
= ~
(4.142)
_
_
22
R
T SEC
S Paralelo
f
S
N
S
= ~
(4.143)
_ _ _ _
_
. . . .
0, 34
P Paralelo P f isol S Paralelo S f isol
u Tr
w w
N N S N N S
K
A A
= + ~
(4.144)
A tabela 4.3 mostra as principais caractersticas dos transformadores T
r1
e T
r2
.
Ncleo
Fio
NS = 10 espiras
NP = 8 espiras
NEE 42/21/15
NP_ PARALELO = 25
AWG 27
NS_ PARALELO = 22
Tabela 4.3 Parmetros dos transformadores (Tr1-Tr2)

4.10.4. DIMENSIONAMENTO DOS DIODOS RETIFICADORES D1-D2.

O dimensionamento dos diodos D1 e D2 foram feitos com base nos valor das tenses e
correntes mdias e eficazes em cada um destes. A Figura (4.28) mostra as formas de ondas de
corrente e tenso nos respectivos elementos.

124

Time
5.900ms 5.905ms 5.910ms 5.915ms 5.920ms 5.925ms 5.930ms 5.935ms 5.940ms 5.945ms 5.950ms 5.955ms 5.960ms 5.965ms 5.970ms 5.975ms 5.980ms 5.985ms 5.990ms
I(D4)
0A
10A
20A
V(D4:2,D4:1)
0V
100V
200V
I(D3)
0A
10A
20A
V(C4:2,D4:2)
100V
200V
-10V
SEL>>

VD1
200V
100V
-10V
ID1
200V
100V
-10V
ID2
VD2
20A
10A
0A
20A
10A
0A
Tempo (s)

Figura 4.28 Tenso e Corrente em D1 e D2.
Calculando as correntes mdias e eficaz nos diodos retificadores, chega-se aos seguintes
valores:
_ 1
_ 1
_ 2
_ 2
4, 7
2, 6
4, 7
2, 6
EF D
MED D
EF D
MED D
I A
I A
I A
I A
=

Conforme pode ser observado na Figura (2.25) a mxima tenso sobre os diodos no ul-
trapassa 200V. Desta forma, optou-se por utilizar o diodo Schotty MBR20200 cujas princi-
por dispositivo.


4.10.5. DIMENSIONAMENTO DOS INTERRUPTORES DE POTNCIA S1 S4.

Para o dimensionamento de todos os interruptores de potncia da estrutura III, foram
analisadas as formas de ondas e os valores das tenses e correntes mdias, eficazes e de pico
para cada chave. A Figura 4.30 mostra as correntes e tenses em um ramo do conversor. Co-
mo o outro ramo possui as mesmas caractersticas do anterior, com a diferena de que est
defasado em 180, a anlise a mesma.

125

0
40
80
Vs1
0
-6.25
-12.5
6.25
I(S1)
0
40
80
Vs2
0.0469 0.04692 0.04694 0.04696 0.04698
Ti me (s)
0
12.5
25
I(S2)
VS1
IS1
VS2
IS2
80
40
0
80
40
0
25
12,5
0
6,25
-6,25
0
-12,5
Tempo (s)
0,0469 0,0492 0,0494 0,0496 0,0498


_ 1
_ 1
_ 2
_ 2
3, 7
1, 3
13, 5
9, 7
EF S
MED S
EF S
MED S
I A
I A
I A
I A
=

MOSFET IRF4710, cujas principais caractersticas podem ser vistas na Figura (4.31).

Figura 4.31 Diagrama do MOSFET IRF4710.

Um importante fator a ser comentado sobre essa chave o valor de sua capacitncia, j
que esse dado de suma importncia para o clculo das condies de comutao do conver-
sor. Desta forma tem-se que:
12
1 2
430.10
S S S
C C C F
= = =

126

4.10.6. DIMENSIONAMENTO DOS CAPACITORES DE SADA C1-C2-C3-C4.

basicamente dois fatores, a tenso sobre o capacitor e a corrente eficaz que passa pelo compo-
nente. O clculo das tenses dos capacitores j foi realizado anteriormente e depende da razo
cclica. Para a condio de carga nominal, tem-se que as tenses nos capacitores de sada tem
os seguintes valores:
1
2
3 4
24
32
72
C
C
C C
V V
V V
V V V
=
= =

Os valores correspondentes s correntes eficazes em todos os capacitores de sada so
mostrados a seguir:
_ 1
_ 2
_ 3
_ 4
5, 6
5, 6
4
4
EF C
EF C
EF C
EF C
I A
I A
I A
I A
=

Admitindo uma variao de 1% na tenso e 10% na corrente que circular no capacitor,
_
.
fs.
EF CX
X
CX
D I
C
V
=
A

(4.145)
Desta forma, substituindo os valores acima mostrados em (4.145) chega-se a um valor
de capacitncia que satisfaz ao requisito desejado. Por motivo de disponibilidade e por aten-
der as necessidades do projeto, adotou-se os seguintes capacitores:
1 2 3 4 100 / 400 C C C C uF V = = = =

4.11. CONSIDERAES FINAIS

Neste captulo foi apresentado o conversor boost de alto ganho para a topologia III que
etapas de operao, formas de ondas tericas e funcionamento analisados.
Esta topologia fez uso da clula de comutao de trs estados, que permite que a corren-
te de entrada do conversor se divida pela metade atravs dos enrolamentos da clula, alm do

127

fato desta operar com o dobro da frequncia de chaveamento, fazendo com que o peso e vo-
lume do elemento magntico seja reduzido.
Apesar da estrutura possuir uma maior quantidade de interruptores de potncia e mais
magnticos associados, espera-se uma maior eficincia se comparada com as topologias ante-
riores, j que todas as chaves operam com comutao suave e os esforos de corrente so re-
duzidos devido ao uso da clula de comutao.

CAPTULO 5 Resultados de Simulao e Experimentais.
128

CAPTULO 5
RESULTADOS DE SIMULAO E EXPERIMENTAIS


Neste captulo sero apresentados os resultados de simulao e experimentais referentes
aos conversores apresentados nos captulos 2, 3 e 4, separadamente, englobando seu compor-
tamento dinmico.
Os resultados de simulao dos conversores foram obtidos atravs da utilizao do sof-
tware PSIM
TM
, verso 9.0. Os parmetros utilizados na simulao so os mesmos do sistema
real, sendo esses calculados segundo as equaes apresentadas no decorrer dos captulos 2, 3
e 4.
Os resultados de simulao e experimentais coletados procuram mostrar as principais
formas de onda dos conversores a fim de compar-los com a abordagem terica apresentada
nos captulos anteriores e, assim, comprovar a efetividade do sistema.
Por fim, ser realizado o levantamento da curva de rendimento dos conversores, conclu-
indo, desta forma, a anlise experimental do sistema.

5.2. RESULTADOS PARA A TOPOLOGIA I

A Figura 5.1 apresenta novamente o circuito do conversor boost de alto ganho proposto
na topologia I. A Tabela 5.1 lista os principais parmetros do sistema. Esses mesmos parme-
tros foram utilizados na simulao.
Tenso de Entrada
Tenso de Sada
Resistencia de Carga
Potncia
Indutor de Entrada
VIN = 24V
VOUT = 200V
R0 = 80
P0 = 500W
LIN = 120uH
Tabela 5.1 Parmetros do Conversor da Topologia I
Frequencia de Chaveamento fs = 50 kHz
Capacitores de Sada C1, C2, C3 e C4 = 680uF
Indutor de Disperso LK = 1,5uH
Relao de Transformao (n) ( 1 : 3 )

129

Ro
S2
S1
Lin
D1
D2
T1
T2
C1
C2
C3
C4
V
BAT
PV
L
K

Figura 5. 1 Topologia I

Logo a seguir sero apresentados os resultados de simulao para a topologia I, seguido posteriormente
pelos resultados experimentais do prottipo desenvolvido.

5.2.1. RESULTADOS DE SIMULAO DA TOPOLOGIA I

A Figura 5.2 apresenta as formas de ondas de onda da tenso e corrente da bateria du-
rante alguns ciclos de chaveamento. A partir dessa figura, pode-se concluir que a potncia
mdia de entrada est em torno de 500W.
0.05 0.05002 0.05004 0.05006 0.05008 0.0501
Ti me (s)
19
20
21
22
23
24
Ventrada I(Li n)
24
23
22
21
20
19
Tempo(s)
IIN VIN
0.0501 0.05008 0.05006 0.05004 0.05002 0.05
VIN
IIN

Figura 5. 2 Tenso e Corrente na Bateria.
A Figura 5.3 mostra forma de onda da corrente que circula atravs do indutor de disper-
so L
K
e a forma de onda da tenso nos diodos D1 e D2.

130

0
-20
-40
20
40
I(Ls)
0
-50
50
100
150
200
V_D1
0.05 0.05002 0.05004 0.05006 0.05008 0.0501
Ti me (s)
0
-50
50
100
150
V_D2
Tempo(s)
0.0501 0.05008 0.05006 0.05004 0.05002 0.05
ILK
VD1
VD2
40
0
-20
20
-40
150
50
0
100
-50
200
150
50
0
100
-50

K
e Tenses em D1 e D2.

A Figura 5.4 mostra a forma de onda da tenso sobre o arranjo srie formada pelo indu-
tor de disperso L
K
e o enrolamento primrio do transformador T1. So mostradas tambm as
tenses sobre os capacitores de sada C1, C2, C3 e C4 respectivamente, onde pode ser obser-
vado que a somatria destas tenses resultam no valor da tenso de sada total do circuito.
0
-20
-40
20
40
V_Ls_Tr
0.05 0.05002 0.05004 0.05006 0.05008 0.0501
Ti me (s)
20
40
60
80
100
VC1 VC2 VC3 VC4
Tempo(s)
0.0501 0.05008 0.05006 0.05004 0.05002 0.05
VLK_T1
VC1 VC2 VC3 VC4
40
0
-20
20
-40
100
60
40
80
20
VC2
VC4
VC1
VC3

Figura 5. 4 Corrente em (L
K
+ T1) e Tenses em C1, C2, C3 e C4.
A Figura 5.5 mostra a forma de onda da corrente pelos interruptores de potncia, onde
pode ser observadas que em, simulao, ambas as chaves S1 e S2 operam com comutao su-
ave.
0
-35
35
70
VS1 I(S1)
0.05 0.05002 0.05004 0.05006 0.05008 0.0501
Ti me (s)
0
-20
20
40
60
VS2 I(S2)
Tempo(s)
0.0501 0.05008 0.05006 0.05004 0.05002 0.05
IS1 VS1
IS2 VS2
35
0
70
-35
-55
60
20
0
40
-20

Figura 5. 5 Tenso e Corrente em S1 e S2.

131

Logo a seguir, mostrada na Figura 5.6 as formas de ondas da tenso e corrente na car-
ga para a potncia nominal.

0.05 0.05002 0.05004 0.05006 0.05008 0.0501
Ti me (s)
0
50
100
150
200
Vo 10*I(Ro)
Tempo(s)
0.0501 0.05008 0.05006 0.05004 0.05002 0.05
I0 V0
100
50
150
0
200
I0(x10)
V0

Figura 5. 6 Tenso e Corrente (x10) em S1 e S2.

A Figura 5.7 mostra o comportamento dinmico da estrutura I, na qual fica evidente o
carter bidirecional entre as fontes de entradas (banco de baterias e painel fotovoltaico). A
figura mostra o comportamento das correntes na bateria, no painel e de sada e das tenses
sobre o painel e na sada perante um degrau de corrente e de carga. Aplicou-se um degrau de
corrente emulando a entrada do painel fotovoltaico em 45ms, fazendo com que este assuma
praticamente toda a carga e carregue o banco de baterias, uma vez que o sentido da corrente
se inverte. Em aproximadamente 65ms aplicado um degrau de carga de 50%, apesar de acei-
tvel, ocorre uma perda na regulao da tenso de sada.

0
-10
-20
10
20
30
I_pv I(Li n) Io*10
195
200
205
210
215
220
225
Vo
0.04 0.06 0.08 0.1 0.12
Ti me (s)
56
58
60
62
64
66
68
70
VC1+VC2
I0(x10)
IBAT
IPV
V0
VPV
VPV
V0
I0(x10) IPV IBAT
0
-10
-20
10
20
30
210
205
195
215
220
225
200
64
62
58
66
68
70
60
56
Tempo (s)
0.04 0.06 0.08 0.1 0.12

Figura 5.7- Comportamento Dinmico do Conversor da Topologia I.

132

5.2.2. RESULTADOS EXPERIMENTAIS DA TOPOLOGIA I

A seguir sero mostradas as formas de ondas experimentais do prottipo montado para a
topologia I. A Figura 5.8 a) mostra a forma de onda da tenso e corrente de entrada na bateria
e em b) tenso e corrente na carga para a potncia nominal de 500W.

a) b)

Figura 5. 8 a) Tenso e Corrente de Entrada na Bateria b) Tenso e Corrente de Sada.
A Figura 5.9 mostra o formato da corrente no indutor de entrada L
IN
e a corrente no
primrio do transformador que, consequentemente, a mesma em L
K
. Conforme pode ser ob-
servado, percebe-se a semelhana com os resultados obtidos via simulao.
a) b)

Figura 5. 9 a) Corrente no primrio do transformador T1 b) Corrente no indutor de entrada L
IN
.
A seguir so mostradas as formas de ondas de tenso e corrente no primrio do trans-
formador T1 e as tenses nos diodos retificadores D1 e D2, onde pode ser percebido que no

133

h sobretensao nos diodos e que a tenso mdia no transformador nula, no saturando assim
o mesmo.
a) b)

Figura 5. 10 a) Tenso e Corrente no primrio do transformador T1 b) Tenso nos diodos D1 e D2.
A seguir so mostradas as tenses sobre cada capacitor que compe tenso de sada do
conversor. Como pode ser observado, percebe-se que os valores medidos experimentalmente
so condizentes com os calculados no captulo referente topologia I. Constata-se tambm
que estes mesmos valores conferem tambm com os obtidos via simulao. Tem-se que a ten-
so sobre C1 a mesma da bateria, ou seja, aproximadamente 24V, a tenso sobre C2 pr-
xima de 34V, em C3 igual a 63V e em C4 prximo de 80V.

V_C1
V_C2
V_C3
V_C4

Figura 5. 7 Tenses nos Capacitores de Sada C1, C2, C3e C4.
A Figura 5.12 mostra as formas de ondas de tenso e corrente nos interruptores de po-
tncia S1 e S2 respectivamente. Observa-se que a formas de ondas so condizentes com as
obtidas via simulao. Pode-se observar que existe um pico de tenso no momento da abertura
do interruptor de potncia, entretanto, essa sobretenso encontra-se dentro da faixa de tenso
permitido pela chave, que de 75V.

134

a) b)

Figura 5. 8 a) Tenso e Corrente na Chave S1 b) Tenso e Corrente na Chave S2.
A Figura 5.13 mostra o detalhe da tenso e corrente nos interruptores de potncia no
momento da comutao dos interruptores. Observa-se que ambas as chaves esto em modo
ZVS no momento da conduo da chave.

a) b)

Figura 5. 9 a) Detalhe da Tenso e Corrente na Chave S1 b) Detalhe da Tenso e Corrente na Chave S2.
Tendo em vista que a corrente de desligamento no interruptor de potncia S2 ser relati-
vamente elevada, optou-se por diminuir o capacitor C1 por um valor muito inferior ao proje-
tado. Isso resultou numa menor corrente de desligamento no interruptor de potncia S2, entre-
tanto, houve uma maior ondulao da tenso de sada do conversor. Pode-se concluir que,
desde que a ondulao de tenso de sada esteja em nveis aceitveis, pode-se diminuir o ca-
pacitor C1 de forma a diminuir a corrente de desligamento em S2. A Figura 5.14 mostra a
forma de onda da tenso e corrente no interruptor de potncia S2, a tenso de sada e a tenso
no capacitor C1 para um valor de 10uF.

135

a) b)

Figura 5. 10 a) Tenso e Corrente na Chave S1para C1=10uF b) Tenso em C1 e tenso de sada Vo.
Esta alterao fez com que houvesse um aumento no rendimento da estrutura, cujo gr-
fico pode ser visto na Figura 5.15.

Figura 5. 11 Rendimento da Topologia I.

90
92
94
96
98
100
0 200 400 600
R
e
n
d
i
m
e
n
t
o

(
%
)

Potncia (W)

136

5.3. RESULTADOS PARA A TOPOLOGIA II

A Figura 5.16 apresenta novamente o circuito do conversor boost de alto ganho propos-
to na topologia II, que utiliza em sua estrutura as clulas multiplicadoras de tenso. A Tabela
5.2 lista os principais parmetros do sistema. Esses mesmos parmetros foram utilizados na
simulao.
Tenso de Entrada
Tenso de Sada
Potncia
Indutor de Entrada
VIN = 24V
VOUT = 200V
R0 = 80
P0 = 500W
LIN = 50uH
Tabela 5.2 Parmetros do Conversor da Topologia II
Capacitor de Sada C1 C1 = 220uF
Capacitores do Multiplicador C6, C7 e C8 = 680uF
Indutor Limitador de Corrente LK = 2uH
Nmero de Clulas Multiplicadoras N = 3

Logo a seguir sero apresentados os resultados de simulao para a topologia II, seguido
posteriormente pelos resultados experimentais do prottipo desenvolvido.

Ro
S2
S1
LK
D1
D2
LIN
C1
C2
C3
VBAT
PV
C6
D3
D4
C7
C4
D5
D6
C8
C5

Figura 5. 12 Topologia II

137

5.3.1. RESULTADOS DE SIMULAO DA TOPOLOGIA II

rante alguns ciclos de chaveamento.
0.099 0.09902 0.09904 0.09906 0.09908 0.0991
Ti me (s)
10
12
14
16
18
20
22
24
Vi n -I(Li n)
Tempo(s)
0.09908 0.0991 0.09906 0.09904 0.09902 0.099
VIN
IIN
IIN VIN
24
22
20
18
16
14
12
10

Figura 5. 13 Tenso e Corrente na Bateria.

A Figura 5.18 mostra forma de onda da tenso e corrente nos diodos das clulas multi-
plicadoras de tenso. Essas formas de ondas serviram como base para a determinao das eta-
pas de operao desta topologia.

0
20
40
VD1 I(D1)
0
20
40
VD2 I(D2)
0
20
40
VD3 I(D3)
0
20
40
VD4 I(D4)
0
20
40
VD5 I(D5)
0.09902 0.09904 0.09906 0.09908 0.0991
Ti me (s)
0
20
40
VD6 I(D6)
Tempo(s)
0.09908 0.0991 0.09906 0.09904 0.09902 0.099
0
20
40
ID1 VD1
0
20
40
ID2 VD2
0
20
40
ID3 VD3
0
20
40
ID4 VD4
0
20
40
ID5 VD5
0
20
40
ID6 VD6

Figura 5. 14 Tenso e Corrente nos Diodos das clulas multiplicadoras de tenso.

138

A seguir so mostradas as formas de ondas das tenses nos capacitores C4, C5 e C8 que
so necessrias para a determinao das etapas de operao e nos capacitores C3, C4 e C7.
Percebe-se a baixa ondulao de tenso e constatam-se as formas de ondas tericas mostradas
no captulo referente a essa topologia.

37.2
37.275
37.35
Vc4 Vc5 Vc8
0.099 0.09902 0.09904 0.09906 0.09908 0.0991
Ti me (s)
37.2
37.35
37.5
Vc3 Vc4 Vc7
37,35
VC5 VC4 VC8
37,275
37,20
Tempo(s)
0.09908 0.0991 0.09906 0.09904 0.09902 0.099
37,35
VC5 VC4 VC8
37,20
37,50

Figura 5. 15 Tenso nos Capacitores C4, C5 e C8 e em C4, C5 e C7.

A Figura 5.20 mostra o comportamento da corrente que passa pelo indutor limitador de
corrente L
K
e as respectivas tenses e correntes nos interruptores de potncia S1 e S2.

0
-20
20
I(Lk)
0
-35
35
70
Vs1 I(S1)
0.099 0.09902 0.09904 0.09906 0.09908 0.0991
Ti me (s)
0
-20
20
40
60
Vs2 I(S2)
Tempo(s)
0.09908 0.0991 0.09906 0.09904 0.09902 0.099
ILk
0
20
-20
0
35
-35
70
IS1 VS1
IS2 VS2
60
40
20
0
-20

K
e Tenso e Corrente em S1 e S2.

A Figura 5.21 apresenta as formas de ondas da tenso e corrente na carga para a potn-
cia nominal.

139

0.099 0.09905 0.0991 0.09915 0.0992
Ti me (s)
0
50
100
150
200
Vo 10*I(Ro)
I0(x10) V0
100
50
150
200
Tempo(s)
0.09908 0.0991 0.09906 0.09904 0.09902 0.099
0
I0(x10)
V0

Figura 5. 17 Tenso e Corrente (x10) na Carga.

A Figura 5.22 mostra o comportamento dinmico da estrutura II. De forma semelhante
s caractersticas descritas para a topologia I, aplicou-se um degrau de corrente emulando a
entrada do painel fotovoltaico no instante 45ms, fazendo com que este assuma praticamente
toda a carga e carregue o banco de baterias, uma vez que o sentido da corrente se inverte. Em
aproximadamente 65ms aplicado um degrau de carga de 50%. Apesar de aceitvel, ocorre
uma perda na regulao da tenso de sada. Um importante detalhe a ser mencionado sobre
essa estrutura se deve ao fato de no existir uma indutncia em srie com o banco de baterias,
como ocorre nas topologias I e III. Devido a essa caracterstica, a ondulao da corrente que
passa para a bateria bastante elevada, desta forma, optou-se por mostrar na figura abaixo o
valor mdio da corrente no banco de baterias.

0
-10
-20
10
20
30
I_pv Io*10 AVG(Ibat)
200
205
210
215
220
225
230
235
Vo
0.06 0.08 0.1 0.12
Ti me (s)
55
60
65
70
75
80
Vc1+Vc2
Tempo (s)
0.04 0.06 0.08 0.1 0.12
VPV
V0
I0(x10) IPV IBAT(mdio)
V0
VPV
I0(x10)
IPV
IBAT(mdio)
0
-10
-20
10
20
30
220
210
200
225
230
235
205
215
75
65
55
80
60
70

Figura 5.22- Comportamento Dinmico do Conversor da Topologia II.

140

5.3.2. RESULTADOS EXPERIMENTAIS DA TOPOLOGIA II

topologia II. A Figura 5.23 a) mostra a forma de onda da tenso e corrente de entrada na bate-
ria e em b) tenso e corrente na carga para a potncia nominal de 500W.

1)Vin 10 V 40us
2) Iin 10 A 40us
1)Vo 100 V 40us
2) Io 5 A 40us
a) b)

Figura 5. 18 a) Tenso e Corrente de Entrada na Bateria b) Tenso e Corrente de Sada.

A Figura 5.24 mostra a forma de onda das tenses nos diodos da clula multiplicadora,
onde pode ser percebido que no existe sobretenso sobre os semicondutores.

Figura 5. 19 Tenso sobre os Diodos das Clulas Multiplicadoras.

141

A seguir so mostradas as formas de ondas das tenses nos capacitores de sada C1, C2,
C3, C4 e C5, onde se pode observar a composio da tenso de sada do conversor atravs da
somatria das tenses nesses capacitores.
V_C1
V_C2
V_C3
V_C4
V_C5

Figura 5. 20 Tenso sobre os Capacitores de Sada.

A Figura 5.26 mostra as tenses nos capacitores C6, C7 e C8 da clula multiplicadora
de tenso.

V_C6
V_C8
V_C7

Figura 5. 21 Tenso sobre os Capacitores das Clulas Multiplicadoras.

A seguir so mostradas as formas de ondas das tenses e corrente nos dois indutores da
estrutura, ou seja, indutor de entrada L
IN
e indutor limitador de corrente L
K
.

142

a) b)

Figura 5. 22 a) Tenso e Corrente em L
IN
b) Tenso e Corrente em L
K
.

A Figura 5.28 mostra o formato da tenso e corrente em ambos os interruptores de po-
tncia, onde pode ser visto que S1 opera em modo ZVS na entrada em conduo e no blo-
queio e S2 opera sem comutao suave. Pode-se observar que o pico de tenso que existe no
momento da abertura do interruptor de potncia no oferece risco chave uma vez que esta
suporta uma tenso de at 100V.

Figura 5. 23 a) Tenso e Corrente em S1 b) Tenso e Corrente em S2.

A Figura 5.29 mostra o detalhe da comutao durante a entrada em conduo de ambos
os interruptores de potncia.

143

a) b)
VS1
IS1
VS2
IS2

Figura 5.29- Detalhe da Comutao em S1 e S2.

Finalizando a parte de resultados experimentais para esta topologia, mostrado na Figu-
ra 5.30 o grfico representativo do rendimento deste conversor para uma faixa de potncia de
at 500W. Percebe-se que o rendimento deste conversor bem inferior ao apresentado na to-
pologia I, entretanto, este resultado j era esperado uma vez que esta estrutura possui uma s-
rie de elementos semicondutores associados em srie, aliado ao fato de nem todos os elemen-
tos ativos operem com comutao suave. Solues para o melhoramento desta eficincia po-
dem ser feitas em trabalhos futuros, uma vez que o foco principal deste trabalho a concep-
o de topologias que contemplem um nico estagio de processamento de energia para aplica-
es em energias renovveis.

Figura 5. 24 Rendimento da Topologia II.

80
82
84
86
88
90
92
94
96
98
100
0 200 400 600
R
e
n
d
i
m
e
n
t
o

(
%
)

Potncia (W)

144

5.4. RESULTADOS PARA A TOPOLOGIA III

A Figura 5.31 apresenta novamente o circuito do conversor boost de alto ganho propos-
to na topologia III, que tem sua estrutura baseada na topologia I, na clula de comutao de
trs estados e no conversor full bridge. A Tabela 5.3 lista os principais parmetros do sistema.
Esses mesmos parmetros foram utilizados na simulao.
Tenso de Entrada
Tenso de Sada
Potncia
Indutor de Entrada
VIN = 24V
VOUT = 200V
R0 = 80
P0 = 500W
LIN = 100uH
Tabela 5.3 Parmetros do Conversor da Topologia III
Relao de Transformao da
Clula de 3 Estados (n)
( 1 : 1 )
Relao de Transformao de Tr1 e
Tr2(n)
( 1 :1,14 )

Lin
VBAT
T2
T1
S2
S1
S4
S3
T5
T3
C1
C2
D1
D2
T4
C3
C4
PV
Ro
T6
Tr1 Tr2

Figura 5. 251 Topologia III

5.4.1. RESULTADOS DE SIMULAO DA TOPOLOGIA III

rante alguns ciclos de chaveamento e as correntes nos dois enrolamentos (T1 e T2) da clula
de comutao de trs estados (C3E). Conforme pode ser percebido, as correntes se dividem

145

nos enrolamentos, o que resulta em menores esforos de corrente nos elementos ativos do
conversor, que se reflete diretamente no rendimento da topologia.
20
21
22
23
24
I(Li n) 24
9.5
10
10.5
11
11.5
IL1
0.04995 0.04996 0.04997 0.04998 0.04999 0.05
Ti me (s)
9
9.5
10
10.5
11
11.5
IL2
IIN VIN
Tempo(s)
0.04999 0.05 0.04998 0.04997 0.04996 0.04995
22
23
24
20
21
VT1
10.5
11
11.5
9.5
10
VT2
10.5
11
11.5
9.5
10
9

Figura 5. 262 Tenso e Corrente na Bateria e Corrente nos Enrolamentos T1 e T2.
A Figura 5.33 mostra a forma de onda da tenso e corrente nos diodos retificadores D1
e D2.
0
-50
50
100
150
VD1 5*I(D1)
0.04995 0.04996 0.04997 0.04998 0.04999
Ti me (s)
0
-50
50
100
150
VD2 5*I(D2)
Tempo(s)
0.04999 0.05 0.04998 0.04997 0.04996 0.04995
ID1 VD1 (x5)
ID2 VD2 (x5)
50
100
150
-50
0
50
100
150
-50
0

Figura 5. 273 Tenso e Corrente (x5) nos Diodos Retificadores D1 e D2.

A seguir so mostradas as formas de ondas da tenso sobre os capacitores de sada da
estrutura III, cuja somatria resulta no valor final da tenso de sada.
0.04995 0.04996 0.04997 0.04998 0.04999
Ti me (s)
20
30
40
50
60
70
VC1 Vc2 VC3 VC4
Tempo(s)
0.04999 0.05 0.04998 0.04997 0.04996 0.04995
VC1 VC4 VC2 VC3
50
60
70
30
40
20
VC3 VC4
VC2
VC1

Figura 5. 284 Tenso nos Capacitores de Sada.

146

A Figura 5.35 mostra a tenso e corrente em cada interruptor de potncia. Conforme
pode ser observado na figura a seguir, os gatilhos dos interruptores S1 e S2 so complementa-
res, assim como os de S3 e S4, entretanto, importante salientar que os interruptores inferio-
res S2 e S4 esto defasados entre si de 180.
0
-20
-40
20
40
60
80
Vs1 3*I(S1)
0
-20
20
40
60
80
Vs2 3*I(S2)
0
-20
-40
20
40
60
80
Vs3 3*I(S3)
0.04996 0.04997 0.04998 0.04999 0.05
Ti me (s)
0
-20
20
40
60
80
Vs4 3*I(S4)
Tempo(s)
0.04999 0.05 0.04998 0.04997 0.04996 0.04995
IS1 (x3) VS1
IS2 (x3) VS2
IS3 (x3) VS3
IS4 (x3) VS4
40
60
80
0
20
-20
-40
40
60
80
0
20
-20
-40
-20
0
20
40
60
80
-20
0
20
40
60
80

Figura 5. 295 Tenso e Corrente (x3) nos Interruptores de Potncia.
A Figura 5.36 apresenta as formas de ondas da tenso e corrente (x10) na carga para a
condio de carga nominal.

Ti me (s)
0
50
100
150
200
Vo 10*I(Ro)
Tempo(s)
0.04999 0.05 0.04998 0.04997 0.04996 0.04995
I0 (x10) V0
200
150
100
50
0
I0
V0

Figura 5. 306 Tenso e Corrente (x10) na Carga.

A Figura 5.37 mostra o comportamento dinmico da estrutura III. A mesma metodolo-
gia adotada para as duas topologias descritas anteriormente se aplica para a estrutura III, de
forma que seu funcionamento semelhante ao da estrutura I.

147

TOPOLOGIA III
0
-10
-20
10
20
30
I_pv Io*10 I(Li n)
200
205
210
215
220
225
230
235
Vo
0.04 0.06 0.08 0.1 0.12
Ti me (s)
60
65
70
75
80
85
VC1+VC2
Tempo (s)
0.04 0.06 0.08 0.1 0.12
VPV
VPV
80
70
60
85
65
75
V0
220
210
200
225
230
235
205
215
I0(x10) IPV IBAT
0
-10
-20
10
20
30
V0
I0(x10)
IPV
IBAT

Figura 5.37- Comportamento Dinmico do Conversor da Topologia III.

5.4.2. RESULTADOS EXPERIMENTAIS DA TOPOLOGIA III

topologia III. A Figura 5.38 a) mostra a forma de onda da tenso e corrente de entrada na ba-
teria e em b) tenso e corrente na carga para a potncia nominal.

V0
I0
VBAT
Iin
a) b)

Figura 5.38 a) Tenso e Corrente de Entrada na Bateria b) Tenso e Corrente de Sada.

A Figura 5.39 mostra a forma de onda das tenses nos capacitores de sada. Pode-se
perceber que a somatria das tenses em cada capacitor de sada resulta exatamente no valor
da tenso de sada. Assim como j mostrado no captulo referente a essa estrutura, percebe-se
tambm que as tenses em C3 e C4 so bem prximas.

148

VC4
VC3
VC2
VC1

Figura 5.39 Tenses nos capacitores de Sada.

A Figura 5.40 mostra a forma de onda da tenso sobre os diodos de sada D1 e D2 res-
pectivamente. Observa-se que ambos os diodos trabalham de forma complementar, conforme
mostrado anteriormente, com seus valores bem prximos dos obtidos via simulao e gram-
peados com uma tenso menor que 150V e sem sobretenso.
VD1
VD2

Figura 5.40 Tenso sobre os diodos de sada D1 e D2.

A Figura 5.41 mostra o comportamento da corrente de entrada e na clula de comutao
de trs estados, onde pode-se observar a correta distribuio de corrente entre os enrolamentos
T1 e T2 da clula. Desta forma, os esforos de corrente so diminudos na estrutura, uma vez
que os interruptores de potncia operam com uma corrente menor.

149

IT1
IIN
IT2

Figura 5.41 Corrente de entrada e corrente nos enrolamentos da clula de 3 estados.

A Figura 5.42 mostra a tenso e corrente nos enrolamentos do primrio dos transforma-
dores T3 e T5. Conforme observado, ambos os transformadores no possuem nvel CC, logo
no saturam e a mdia de suas correntes so nulas.
VT3 - IT3
VT5 IT5

Figura 5.42 Tenso e Corrente nos enrolamentos primrios dos transformadores.

Finalmente so mostradas a seguir as formas de ondas das tenses e correntes nos inter-
ruptores de potncia da estrutura. A Figura 5.43 a) mostra a tenso e corrente sobre a chave
superior S1, onde se percebe que o interruptor de potncia opera em modo ZVS. A chave S3
possui a mesma forma de onda mostrada na Figura 5.43 defasada em 180. A Figura 5.43 b)
mostra o detalhe da comutao em S1.

150

b)
IS1
VS1
VS1
IS1
a)

Figura 5.43 a) Tenso e Corrente em S1 b) Detalhe da comutao em S1.

A Figura 5.42 a) mostra a tenso e corrente sobre o interruptor de potncia inferior S2,
que por sua vez complementar a S1. O detalhe da comutao para o interruptor de potncia
S2 pode ser visto na Figura 5.42 b).

a) b)

Figura 5.44 a) Tenso e Corrente em S2 b) Detalhe da comutao em S2.

A Figura 5.43 mostra a forma de onda das tenses sobre todos os interruptores de po-
tncia da estrutura III, desta forma visualiza-se claramente a defasagem e complementao
entre as chaves deste conversor.

151

VS2
VS1
VS4
VS3

Figura 5.45 Tenso sobre todas as Chaves da Topologia III.

Finalizando a parte de resultados experimentais para esta topologia, mostrado na Figu-
ra 5.44 o grfico representativo do rendimento deste conversor para uma faixa de potncia de
at 500W.

Figura 5.46 Rendimento da Topologia III.

Para uma melhor visualizao entre as eficincias mostradas em todas as estruturas,
mostrado na Figura 5.45 um estudo comparativo entre o rendimento das trs topologias pro-
postas neste trabalho. Conforme pode-se notar, o melhor rendimento se deve a topologia III,
conforme esperado, seguido da topologia I e posteriormente da topologia II.

152

Figura 5.47 Comparao entre os Rendimentos de todas as Topologias.

5.5. CONSIDERAES FINAIS

Neste captulo foram apresentados os resultados de simulao e experimentais dos con-
versores apresentados neste trabalho, a fim de provar seu funcionamento.
Os resultados de simulao, obtidos atravs do software PSIM
TM
, verso 9.0, compro-
vam a anlise terica desenvolvida nos captulos 2, 3 e 4. Atravs deles, pode-se observar
com clareza o funcionamento ideal dos conversores, j que os componentes utilizados na si-
mulao so ideais.
Foram montados prottipos para comprovao do funcionamento dos conversores, onde
pode-se observar a eficcia dos mesmos. Os resultados experimentais colhidos para estes pro-
ttipos evidenciam todo o estudo terico desenvolvido anteriormente, isto pode ser verificado
pelas formas de ondas nos dispositivos dos conversores.
Finalizando a anlise feita para as trs topologias, foi feito um estudo comparativo entre
as eficincias dos conversores propostos, de forma que se obteve um melhor rendimento na
topologia III, conforme esperado, uma vez que com o uso da clula de comutao de trs es-
tados os esforos de corrente foram diminudos, fazendo com que as perdas por chaveamento
fossem reduzidas consideravelmente. A topologia I tambm mostrou um bom rendimento,
sendo aproximadamente 1% inferior topologia III, o que pode ser interessante uma vez que
possui um menor nmero de elementos magnticos e seu controle acaba sendo mais simples
de implementar j que as chaves trabalham somente de forma complementar. A topologia II
teve sua eficincia inferior s outras duas, j que devido ao seu elevado nmero de elementos
associados em srie resulta em maiores perdas por chaveamento.

CAPTULO 6 Concluso Geral.
153

CAPTULO 6
CONCLUSO GERAL

Tendo em vista a crescente utilizao de tecnologias e aplicaes, que utilizam fontes
renovveis de energia em sistemas no isolados, houve um aumento no interesse em pesquisar
novas topologias de conversores estticos visando reduo de perdas e a diminuio de es-
tgios de processamento de energia.
Neste trabalho foi proposto um novo conceito topolgico, o qual opera como carrega-
dor de bateria, a partir de fontes alternativas de energia e tambm realizam a converso
CC/CC com alto ganho de tenso em um nico estgio, com comutao suava. Este conceito
aplica-se a diversos conversores CC/CC de alto ganho j existente, gerando uma nova famlia
de conversores com as caractersticas citadas.
Foi feito um levantamento das principais estruturas topolgicas existentes na literatura
com caractersticas elevadoras de tenso de alto ganho com elevado rendimento, desta forma,
foram desenvolvidas trs topologias que contemplam esses requisitos, tendo ainda uma carac-
terstica bidirecional, podendo trabalhar tambm como carregador de baterias.
A anlise qualitativa de todas as estruturas mostrou o princpio de operao, as formas
de onda e o detalhe da comutao, de onde se conclui que todos os interruptores de potncia
das trs topologias operam com comutao suave em modo ZVS na entrada em conduo. A
anlise quantitativa apresentou o equacionamento, o ganho esttico e seus grficos, de onde se
pode obter o correto dimensionamento para os componentes das estruturas.
Os resultados de simulao validam o estudo desenvolvido, enquanto os resultados ex-
perimentais dos trs prottipos montados atestam a correta anlise e projeto dos circuitos.
As simulaes mostradas no captulo 5 comprovam de forma clara a questo da bidire-
cionalidade existente entre as fontes de entrada (banco de baterias e painis fotovoltaicos). A
operao simples e o fluxo bidirecional de potncia, entre os barramentos de baixa tenso, o
que permite aos conversores um funcionamento natural com a bateria ou com o painel fo-
tovoltaico ou ainda com os dois simultaneamente como fonte de entrada.
Pelas curvas de rendimento apresentadas pode ser constatado que a topologia III obteve
o melhor rendimento, conforme esperado, pois o uso da clula de comutao de trs estados
provoca a reduo dos esforos de corrente, resultando na considervel diminuio das perdas
por chaveamento. A topologia I mostrou-se bastante promissora, com um rendimento elevado,
sendo aproximadamente 1% inferior topologia III, com a vantagem de possuir menos ele-

CAPTULO 6 Concluso Geral.
154

mentos magnticos e controle mais simples, uma vez que este possui somente duas chaves
operando complementarmente e sem defasagem. A topologia II teve sua eficincia inferior s
outras duas, j que o elevado nmero de elementos associados em srie, devido s clulas
multiplicadoras, resulta em maiores perdas por chaveamento.
As anlises experimentais comprovam a propenso desses conversores aplicao dese-
jada, tornando possvel a integrao de painis fotovoltaicos a sistemas eltricos convencio-
nais.
Como proposta para trabalhos futuros, sugere-se a aplicao destes conversores a outras
fontes renovveis, a aplicao do conceito proposto a outras topologias de conversores
CC/CC com alto ganho, a insero de um estgio inversor para alimentao de outras cargas
ou interligao rede e, por fim, aplicaes com microgrids e ou smartgrids e a implementa-
o de um algoritmo de rastreamento de mxima potncia (MPPT) para o controle das estru-
turas propostas.

Referncias Bibliogrficas
155
REFERNCIAS BIBLIOGRFICAS

[1] Henn, G. A. L.; Conversor Boost Bidirecional de alto ganho aplicado a um sistema
fotovoltaico. Fortaleza, Fevereiro de 2008. Dissertao de Mestrado, Universidade Federal
do Cear.
[2] Oliveira Jr, D. S.; Bascop, R. P. T.; Silva, C. E. A.: Proposal of a New High Step-Up
Converter for UPS Applications. Industrial Electronics, IEEE International Symposium
on, 2006. Vol.2, pp. 1288 1292.
[3] Chen, S.M.; Liang, T.J.; Yang, L.S.; Chen, J.F.: A Cascaded High Step-up DC-DC
Converter with Single Switch for Microsource Applications. Power Electronics, IEEE
Transactions on, 2010. Vol. PP, Issue:99. pp. 1-1.
[4] Jovcic, D.: Step-up DC-DC converter for megawatt size applications. Power Electron-
ics, IET,2009. Vol. 2, Issue: 6. pp. 675 - 685.
[5] Bo Yang; Wuhua Li; Jiande Wu; Yi Zhao; Xiangning He: A grid-connected PV power
system with high step-up ZVT interleaved boost converter. Industrial Electronics, IECON
2008. 34th Annual Conference of IEEE. pp. 2082 - 2087.
[6] Ci-Ming Hong; Lung-Sheng Yang; Tsorng-Juu Liang; Jiann-Fuh Chen: Novel bidirec-
tional DC-DC converter with high step-up/down voltage gain. Energy Conversion Con-
gress and Exposition, 2009. ECCE 2009. pp.60 - 66.
[7] Silva, F.S.F.; Freitas, A.A.A.; Daher, S.; Ximenes, S.C.; Sousa, S.K.A.; Edilson, M.S.;
Antunes, F.L.M.; Cruz, C.M.T.: High gain DC-DC boost converter with a coupling induc-
tor. Power Electronics Conference, 2009. COBEP '09. Brazilian. pp. 486 - 492.
[8] Silva, R.N.A.L.; Henn, G.A.L.; Praca, P.P.; Barreto, L.H.S.C.; Oliveira, D.S.; Antu-
nes, F.L.M.: Soft-switching interleaved boost converter with high voltage gain. Power
Electronics Specialists Conference PESC 2008, pp. 4157 4161.
[9] Zhao, Q.; Lee, F. C.: High-Efficiency, High Step-Up DC-DC Converters. Power Elec-
tronics, IEEE Transactions on, 2003. Vol. 18, pp. 65 73.
[10] Silva, R. N. A. L.; Clula de comutao suave aplicada a um conversor boost de alto
ganho. Fortaleza, Janeiro de 2009. Dissertao de Mestrado, Universidade Federal do Ce-
ar.
[11] Baek. J.W.; Ryoo, M.H.; Kim, T.J.; Yoo, D.W.; Kim, J.S.: High Boost Converter Us-
ing Voltage Multiplier. IEEE Industrial Electronics Conference, 2005, pp. 567-572.

156
[12] Abutbul, O.; Gherlitz, A.; Berkovich, Y.; Ioinovici, A.: Step-Up Switching-Mode Con-
verter with High Voltage Gain Using a Switched-Capacitor Circuit. IEEE Transactions on
Circuits and Systems I: Fundamental Theory and Applications, Vol. 50, No.8, 2003, pp.
1098-1102.
[13] Abutbul, O.; Gherlitz, A.; Berkovich, Y.; Ioinovici, A.: Boost Converter with High
Voltage Gain Using a Switched Capacitor Circuit. IEEE Circuit and System: Proceedings
of the 2003 International Symposium on, Vol. 3, May 2003, pp.III-296 III299.
[14] Alcazar, Y. J. A.; Bascop, R. P. T.; Cabero, G. C.; Moura, L.: High Voltage Gain
Boost Converter Based on Three-State Switching Cell and Voltage Multipliers. In: VIII
Conferncia Internacional de Aplicaes Industriais, 2008, Poos de Caldas-MG.
INDUSCON 2008.
[15] Oliveira Jr, D.S.; Bascop, R.P.T.; Silva, C.E.A.: Proposal of a New High Step-Up
Converter for UPS Applications. International Symposium on Industrial Electronics, 2006,
ISIE 2006.
[16] Grover V. T. B.; Nova famlia de conversores CC-CC PWM no isolados utilizando
clula de comutao de trs estados. Florianpolis, Dezembro de 2001.Tese de Doutora-
do, Universidade Federal de Santa Catarina.
[17] Silva, C. E. A.; Bascop, R. P. T.; Oliveira, D. S.: Proposal of a New High Step-Up
Converter for UPS Applications. Industrial Electronics, IEEE International Symposium
on, 2006, Vol 2, pp. 1288 - 1292.
[18] J. Yungtaek; M. M. Jovanovic: New two-inductor boost dc-dc converter with auxiliary
transformer. IEEE Transaction on Power Electronics, 2004, Vol. 19, N 1.
[19] Q. Zhao; F. C. Lee: High-efficiency, high step-up DC-DC converters. IEEE Transac-
tion on Power Electron, 2003, vol. 18, no.1, pp. 65-73.
[20] C. Y. Inaba; Y. Konishi; M. Nakaoka: High frequency PWM controlled step-up chop-
per type DC-DC power converters with reduced peak switchvoltage stress. Proc. IEE-
Elect. Power Applications, 2004, vol. 151, no. 1, pp.4752.
[21] F. A. Himmelstoss; P. H. Wurm: Low-loss converters with high step-up conversion
ratio working at the border between continuous and discontinuous mode. Proc. IEEE
ICECS00, 2000, pp. 734 -737.
[22] T. F. Wu; S. Y. Tseng; J. S. Hu; Y. M. Chen: Buck and boost derived converter for
livestock/poultry stunning applications. Proc. IEEE APEC06, 2006, pp. 153 -1536.
[23] R. J. Wai; C. Y. Lin; C. C. Chu: High step-up DC-DC converter for fuel cell genera-
tion system. Proc. IEEE IECON04, 2004, pp. 57-62.

157
[24] R. J. Wai; C. Y. Lin: High-efficiency, high-step-up DC-DC converter for fuel-cell gen-
eration system. Proc. IEE-Elect. Power Applications,2005, vol.152, no. 5, pp. 13711378.
[25] T. F. Wu; Y. S. Lai; J. C. Hung; Y. M. Chen: Boost Converter With Coupled Inductors
and BuckBoost Type of Active Clamp. IEEE Trans. Ind. Electronics, 2008, vol. 55, no.1,
pp. 154-162.
[26] T. F. Wu; Y. S. Lai; J. C. Hung; Y. M. Chen: An improved boost converter with cou-
pled inductors and buck-boost type of active clamp. Proc. IEEE IAS05, 2005, pp. 639 -
644.
[27] Henn, G. A. L.: Conversor Boost Bidirecional de Alto Ganho Aplicado a um Sistema
Fotovoltaico. Fortaleza, 2008. Dissertao de Mestrado, Universidade Federal do Cear.
[28] Silva, E. A. S.; Oliveira Jr, D. S.; Oliveira, T. A. M.; Tofoli, F. L.: A Novel Interleaved
Boost Converter with High Voltage Gain for UPS Applications. Congresso Brasileiro de
Eletrnica de Potncia COBEP 2007, Vol. nico, CD-ROM.
[29] Henn, G. A. L.; Silva, R. N. A. L.; Praa, P. P.; Barreto, L. H. S. C.; Oliveira Jr, D.
S.: Interleaved Boost Converter with High Voltage Gain. Power Electronics, IEEE Tran-
sactions on. 2010. Artigo Aceito sobre processo de publicao.
[30] Silva, R. N. A. L.; Henn, G. A. L.; Praa, P. P.; Barreto, L. H. S. C.; Oliveira Jr, D. S.;
Antunes, F. L. M.: Soft-Switching Interleaved Boost Converter With High Voltage Gain.
Power Electronics Specialists Conference PESC 2008. pp. 4157-4161.
[31] Barreto, L. H. S. C.: Anlise, Projeto e Desenvolvimento de Conversores para a Con-
cepo de uma UPS ON-LINE no Isolada. Uberlndia, 2003. Dissertao de Mestra-
do, Universidade Federal de Uberlndia.
[32] Gules, R.; Pfitscher, L. L.; Franco, L. C.: An Interleaved boost dc-dc converter with
large conversion ratio. ISIE03, 2003, Vol. 1, pp. 411-416.
[33] Prudente, M.; Pfitscher, L. L.; Emmendoerfer, G.; Romaneli, E. F.; Gules, R.: Voltage
Multiplier Cells Applied to Non-Isolated DCDC Converters. IEEE Transaction on Power
Electronics, 2008, Vol. 23, pp. 871-887.
[34] Acosta, Y. J.; Bascope, R. P. T.; Oliveira Jr, D. S.; Cabero, W. G. C.; Andrade, E. H.:
High Voltage Gain Boost Converter Based on Three-State Switching Cell and Voltage
Multipier. IEEE Industrial Electronics Conference, 2008, Vol.XX, pp.XX-XX.
[35] Acosta, Y. J.; Bascope, R. P. T.; Oliveira Jr, D. S.; Cabero, W. G. C.; Daher, S.;Sousa,
J. M.: Modeling and Controlo f the High Voltage Gain Boost Converter Based on Three-
State Switching Cell and Voltage Multipier. Congresso Brasileiro de Eletrnica de Potn-
cia COBEP 2009, Vol. nico, CD-ROM.

158
[36] Wuhua Li; Weichen Li; Yan Deng; Xiangning He: Single Stage Single Phase High
Step-Up ZVT Boost Converter for Fuel Cell Microgrid System. Power Electronics, IEEE
Transactions on. 2010, Vol. 25, pp.3057-3065.
[37] H. C. Shu: Design and analysis of a switched-capacitor-based step-up DC/DC con-
verter with continuous input current. IEEE Trans. Circuits and Syst. / Fundam Theory
Appl, 1999, Vol. 46, no.6, pp. 245-251.
[38] G. Zhu; A. Ioinovici: DC-to-DC converter with no magnetic elements and enhanced
regulation. IEEE Trans. Aerosp. Electron. Syst.,1997, Vol. 33, no.2, pp. 499-506.
[39] H. S. Chung; A. Ioinovici; W. L. Cheung: Generalized structure of bi-directional
switched-capacitor DC/DC converters. IEEE Trans. Circuits and Syst. / Fundam Theory
Appl., 2003, vol. 50, no.6, pp. 743-753.
[40] K. K. Law; K. W. Cheng; Y. P. Yeung: Design and analysis of switched-capacitor-
based step-up resonant converters. IEEE Trans. Circuits and Syst./ Fundam Theory Appl.,
2005, vol. 52, no.5, pp. 1998-2016.
[41] F. Z. Peng; F. Zhang; Z. Qian: A magnetic-less DC-DC converter for dual voltage au-
tomotive systems. IEE Trans. Ind. Applicat., 2003, vol. 39, no.2, pp. 511-518.
[42] M. Shen; F. Z. Peng; L. M. Tolbert: Multilevel DCDC Power Conversion System
With Multiple DC Sources. IEEE Trans. Power Electronics, 2008, vol. 23, no.1, pp. 420-
426.
[43] E. H. Ismail; M. A. Al-Saffar; A. J. Sabzali; A. A. Fardoun: A Family of Single-Switch
PWM Converters With High Step-Up Conversion Ratio. IEEE Trans. Circuits and Syst./
Regular Papers, 2008, vol. 55, no.4, pp. 1159-1171.
[44] E. H. Ismail; M. A. Al-Saffar; A. J. Sabzali: High Conversion Ratio DCDC Convert-
ers With Reduced Switch Stress. IEEE Trans. Circuits and Syst./ Regular Papers, 2008,
vol. 55, no.7, pp. 2139-2151.
[45] R. J. Wai; R. Y. Duan: High-efficiency DC/DC converter with high voltage gain. in
Proc. IEE-Elect. Power Applicat., 2005, vol. 152, no. 4, pp. 793802.
[46] R. J. Wai; R. Y. Duan: High-efficiency power conversion for low power fuel cell gen-
eration system. IEEE Trans. Power Electron, 2005, vol. 20, no.4, pp. 847-856.
[47] R. J. Wai; R. Y. Duan: High-Efficiency Bidirectional Converter for Power Sources
With Great Voltage Diversity. IEEE Trans. Power Electron., 2007, vol. 22, no.5, pp. 1986-
1996.

159
[48] R. J. Wai; C. Y. Lin; R. Y. Duan; Y. R. Chang: High-Efficiency DC-DC Converter
With High Voltage Gain and Reduced Switch Stress. IEEE Trans. Ind. Electron., 2007,
vol. 54, no.1, pp. 354-364.
[49] R. J. Wai; R. Y. Duan: High step-up converter with coupled-inductor. IEEE Trans.
Power Electron., 2005, vol. 20, no.5, pp. 1025-1035.
[50] Li, W.; He, X: Review of Non-Isolated High Step-Up DC/DC Converters in Photovol-
taic Grid-Connected Applications. Industrial Electronics, Proc. IEEE APEC09, 2009, pp.
364 -369.
[51] J. B. Ejea-Marti; Study of the audio susceptibility in parallel power processing with a
high-power topology. IEEE Trans. Power Electronics, 2009, vol. 24, no. 10, pp. 2323-
2337.
[52] T.F. Wu; J.C. Hung; S.Y. Tseng; Y.M. Chen: A single-stage fast regulator with PFC
based on an asymmetrical half-bridge topology. IEEE Trans. Power Electronics, 2005,
vol. 52, no.1, pp. 139-150.
[53] S.S. Lee; S.W. Rhee; G.W. Moon: Coupled inductor incorporated boost half-bridge
converter with wide ZVS operation range. IEEE Trans. Industrial Electronics, 2009, vol.
56, no.7, pp. 2505-2512.
[54] C.E. Kim; G.W. Moon; S.K. Han: Voltage doubler rectifier boost-integrated half
bridge (VDRBHB) converter for digital car audio amplifiers. IEEE Trans. Power Elec-
tronics, 2007, vol. 22, no.6, pp. 2321-2330.
[55] R.T. Chen; Y.Y. Chen; Y.R. Yang; Single-stage asymmetrical half-bridge regylator
with ripple reduction technique. IEEE Trans. Power Electronics, 2008, vol. 23, no.3, pp.
1358-2469.
[56] K.B. Park; C.E. Kim; G.W. Moon; M.J. Youn: PWM resonant single-switch isolated
converter. IEEE Trans. Power Electronics, 2009, vol. 24, no. 8, pp. 1876-1886.
[57] Y. Jang; M. M. Jovanovic: Interleaved boost converter with intrinsic voltage-doubler
characteristic for universal-line PFC front end. IEEE Trans. Power Electronics, 2007,
vol. 22, no. 4, pp. 1394-1401.
[58] D. Wang; X. He; R. Zhao: ZVT interleaved boost converters with built-in voltage dou-
bler and current auto-balance characteristic. IEEE Trans. Power Electronics, 2008, vol.
23, no. 6, pp. 2847-2854.
[59] C. T. Pan; C. M. Lai: A highefficiency high step-up converter with low switch voltage
stress for fuel-cell system applications. IEEE Trans. Industrial Electronics, 2010, vol. 57,
no. 6, pp. 1998-2006.

160
[60] S. Iqbal; G. K. Singh; and R. Besar: A dual-mode input voltage modulation control
scheme for voltage multiplier based X-ray power supply. IEEE Trans. Power Electronics,
2008, vol. 23, no. 2, pp. 1003-1008.
[61] J. W. Baek; M. H. Ryoo; T. J. Kim; D. W. Yoo; J.S. Kim: High boost converter using
voltage multiplier. in Proc. IEEE IECON, 2005, pp. 1-6.
[62] Barbi, I; Souza, F. P.: Conversores CC-CC Isolados de Alta Frequencia com Comuta-
o Suave. Ed dos Autores, Florianopolis, 1999.
[63] McLyman, C. W. T.: Transformer and Inductor Design Handbook. 2 Ed. Editora
Marcel Dekker, USA, 1988.

APNDICE A
(CIRCUITOS DE SIMULAO)

APNDICE B
(ESQUEMTICOS DOS CONVERSORES)

1
1
2
2
3
3
4
4
D D
C C
B B
A A
Title
Number Revision Size
A4
Date: 20/09/2011 Sheet of
File: D:\Paulo\..\Boost_AG_2_SCH.SchDoc Drawn By:
100n
Cf1
220u
Cf2
47u
Cf4
100n
Cf3
Vin Vout
GND
VR1
7815
GND GND
GND
GND GND
15Vcc 20Vcc
1K2
R_led
LED1
GND
Df1
1N4007
1
2
P4
20Vcc
GND
GND
GND GND
47u
Cf6
100n
Cf5
Vin Vout
GND
VR2
7805
5Vcc
D1
MUR460
D2
MUR460
+
C4
680uF
+
C3
680uF
+
C2
680uF
+
C1
680uF
Lr2
Lr1
S1
IRF2907
S2
IRF2907
Lin
+IN
-IN
GND
+Load
-Load
Ls
1
2
P1
Realimentao
GND
V_A/D_Vo
V_A/D_Vo
+Bat
-Bat
D1b
MUR460
D2b
MUR460
Rd2
POT 5K
Rd1
100k
+
Cin
150u
Source_1
G1
G2
100k
Rd1a
10K
Rd2a
V_A/D_Vin
5Vcc
100nF
Cad
10k
Rad
1 2 3
4 5
V
c
c
G
N
D
V
o
u
t
IP+ IP-
U2
ACS752SCA-050
GND
V_A/D_Iin
1
2
P2
Realimentao
GND
V_A/D_Vin
1
2
P3
Realimentao
GND
V_A/D_Iin
*
*
1 2
3 4
TRAFO T1 T2
T4 T3
T1 T2
T3 T4
39u
Cc1
39u
Cc2
39u
Cc3
39u
Cc4
A A E
D
A
C
C
D
D
E
C
39u
Cc5
C
PWM1
PWM2
Dd1
MUR160
10u
Cd1
GND
100n
Cd2
GND
GND
LO
HO
GND
ADJ
Radj
1
2
3
4
5
6
7 8
9
10
11
12
13
14
Vcc
LO
COM
DT
Vss
SD
IN
VB
HO
Vs
NC
NC
NC
NC
U1
IR21844
Source_1
10u
Cd3
100n
Cd4
Source_1
Source_1
10k
R5
GND
15Vcc
PWM1
10u
Cd6
GND
100n
Cd5
GND
5Vcc
JP1
JP2
GND GND
DZ1
1N4730
10u
Cg1
LO
DZ2
1N4730
10u
Cg2
HO
10R
R1
3k9
R3
Source_1
G1
10R
R2
3k9
R4
GND
G2
1
2
P5
PWM
Conversor Boost de Alto Ganho - TESE
Paulo P. Praa
Topologia I
1
1
2
2
3
3
4
4
D D
C C
B B
A A
Title
A4
File: D:\Documentos&Dados\..\Topologia II.SchDoc Drawn By:
100n
Cf1
220u
Cf2
47u
Cf4
100n
Cf3
Vin Vout
GND
VR1
7815
GND GND
GND
GND GND
15Vcc 20Vcc
1K2
R_led
LED1
GND
Df1
1N4007
1
2
P4
20Vcc
GND
GND
GND GND
47u
Cf6
100n
Cf5
Vin Vout
GND
VR2
7805
5Vcc
Conversor Boost de Alto Ganho
Paulo P. Praa
Topologia II
Dd1
MUR160
10u
Cd1
GND
100n
Cd2
GND
GND
LO
HO
GND
ADJ
Radj
1
2
3
4
5
6
7 8
9
10
11
12
13
14
Vcc
LO
COM
DT
Vss
SD
IN
VB
HO
Vs
NC
NC
NC
NC
U1
IR21844
Source_1
10u
Cd3
100n
Cd4
Source_1
Source_1
10k
R5
GND
15Vcc
PWM1
10u
Cd6
GND
100n
Cd5
GND
5Vcc DZ1
1N4730
10u
Cg1
LO
DZ2
1N4730
10u
Cg2
HO
10R
R1
3k9
R3
Source_1
G1
10R
R2
3k9
R4
GND
G2
GND
D1
MUR460
D2
MUR460
S1
IRF2907
S2
IRF2907
Lin
G1
G2
D3
MUR460
D4
MUR460
D5
MUR460
D6
MUR460
100pF
C1
100pF
C2
100pF
C3
100pF
C4
100pF
C5
100pF
C6
100pF
C7
100pF
C8
Lk
+PV
+IN
+Load
-Load
-PV
-IN
Source_1
1
1
2
2
3
3
4
4
5
5
6
6
7
7
8
8
D D
C C
B B
A A
Title
A3
File: D:\Paulo\..\Topologia_III.SchDoc Drawn By:
100n
Cf1
220u
Cf2
47u
Cf4
100n
Cf3
Vin Vout
GND
VR1
7815
GND GND
GND
GND GND
15Vcc 20Vcc
1K2
R_led
LED1
GND
Df1
1N4007
1
2
P2
20Vcc
GND
GND
GND GND
47u
Cf6
100n
Cf5
Vin Vout
GND
VR2
7805
5Vcc D1
MUR460
D2
MUR460
+
C4
100uF
+
C3
100uF
+
C2
100uF
+
C1
100uF
T4
T3
S1
IRF2907
S2
IRF2907
Lin
+IN
-IN
+Load
-Load
+PV
-PV
D1b
MUR460
D2b
MUR460
+
Cin
150uF
Source_1
G1
G2
*
*
PWM1
PWM2
Dd1
MUR160
10u
Cd1
GND
100n
Cd2
GND
GND
LO_1
HO_1
GND
ADJ
Radj1
1
2
3
4
5
6
7 8
9
10
11
12
13
14
Vcc
LO
COM
DT
Vss
SD
IN
VB
HO
Vs
NC
NC
NC
NC
U1
IR21844
Source_1
10u
Cd3
100n
Cd4
Source_1
Source_1
10k
Rp1
GND
15Vcc
PWM1
100n
Cd5
GND
5Vcc
JP1
JP2
DZ1
1N4730
10u
Cg1
LO_1
DZ2
1N4730
10u
Cg2
HO_1
10R
Rg1
3k9
R1
Source_1
G1
10R
Rg2
3k9
R2
GND
G2
GND
10u
Cd6
T1
T2
*
*
S3
IRF2907
S4
IRF2907
G3
G4
JP3
JP4
T5
*
T6
*
GND
Source_2
Source_1 Source_2
Source_1
Source_2
DZ3
1N4730
10u
Cg3
LO_2
DZ4
1N4730
10u
Cg4
HO_2
10R
Rg3
3k9
R3
Source_2
G3
10R
Rg4
3k9
R4
GND
G4
Dd2
MUR160
10u
Cd7
GND
100n
Cd8
GND
GND
LO_2
HO_2
GND
ADJ
Radj2
1
2
3
4
5
6
7 8
9
10
11
12
13
14
Vcc
LO
COM
DT
Vss
SD
IN
VB
HO
Vs
NC
NC
NC
NC
U2
IR21844
Source_2
10u
Cd9
100n
Cd10
Source_1
Source_1
10k
Rp2
GND
15Vcc
PWM2
100n
Cd11
GND
5Vcc
GND
10u
Cd12
D1c
MBR20100CT
D2c
MBR20100CT
A3
A2
A1
A1 A1
A2
A2 A2
A3
T4a T4b T6a T6b
T3a T3b
T5a T5b
T1a T1b
T2a T2b
1
2
3
4
5
6
7
P1
PWM
GND
L
i
n
_
a
L
i
n
_
b
Cb
GND
A1
Conversor Boost de Alto Ganho
Topologia III
Paulo P. Praa
1
1
2
2
3
3
4
4
D D
C C
B B
A A
Title
A4
File: D:\Documentos&Dados\..\Placa PWM.SchDoc Drawn By:
1
0
K
RPot3
1
2
3
4
5
S1
ACS752SCA-050
D1
82K
R2
1K
R3
1
0
0
0
u
F
C5
1
0
0
n
F
C6
2
7
0
u
F
C7
100nF
C9
1
2
CN1
+15Vcc
1
2
CN2
GND
+15V(1)
+5Vcc
1 2 3
LM1
LM7805
GND
+5Vcc
GND
1
2
3
4 5
6
7
8
AP1
LM741
+15V(1)
CN11
CN12
B2
B3
B3 B4 B5 E7 E6 B6 B7
1
2 3
4
B1
Boton
10K
R12
GND
100nF
C11
GND
10uF
C14
1 2 3 4
P1
Header 4
1 2 3 4
P2
Header 4
1
2
3
4 5
6
7
8
OPTO1
HCPL-3120
1
2
3
4 5
6
7
8
OPTO2
HCPL-3120
1
2
3
4 5
6
7
8
DR1
MC33152P
500
R4
500
R5
10k
R6
10k
R7
10
R8
10
R9
10
R10
10
R11
0.1uF
C1
10uF
C2
0.1uF
C3
0.1uF
C4
100nF
C8
1
2
CN6
S2'
1
2
CN7
S1'
1
2
CN8
S2
1
2
CN9
S1
+5Vcc
+15V(1)
GND2
GND3
+15V(2)
+15V(3)
GND
B2
10uF
C10
10uF
C31
10uF
C41
100pF
C12
100pF
C13
MCLR
1
AN0/CMP1A/CN2/RB0
2
AN1/CMP1B/CN3/RB1
3
AN2/CMP1C/CMP2A/CN4/RB2
4
AN3/CMP1D/CMP2B/CN5/RB3
5
AN4/CMP2C/CN6/RB4
6
AN5/CMP2D/CN7/RB5
7
VSS
8
OSC1/CLKI/RB6
9
OSC2/CLKO/RB7
10
PGD1/EMUD1/T2CK/U1ATX/CN1/RE7
11
PGC1/EMUC1/EXTREF/T1CK/U1ARX/CN0/RE6
12
VDD
13
PGD2/EMUD2/SCK1/SFLT3/INT2/RF6
14
PGC2/EMUC2/OC1/SFLT1/INT1/RD0
15
SFLT2/INT0/OCFLTA/RA9
16
PGD/EMUD/SDO1/SCL/U1TX/RF8
17
PGC/EMUC/SDI1/SDA/U1RX/RF7
18
VSS
19
VDD
20
RE5
21
RE4
22
PWM2H/RE3
23
PWM2L/RE2
24
PWM1H/RE1
25
PWM1L/RE0
26
AVSS
27
AVDD
28
U?
DSPIC30F1010-30I/SP
B4
B5
E6
E7
B6
B7
B1
B0
GND
28
27
28
27
1
2
CN4
1
2
CN5
+15V(2)
+15V(3)
GND2
GND3
B0
B1

2011 Tese Pppraça

Enviado por

Dados do documento

Título original

Direitos autorais

Formatos disponíveis

Compartilhar este documento

Compartilhar ou incorporar documento

Opções de compartilhamento

Você considera este documento útil?

Este conteúdo é inapropriado?

Direitos autorais:

Formatos disponíveis

2011 Tese Pppraça

Enviado por

Direitos autorais:

Formatos disponíveis

UNIVERSIDADE FEDERAL DO CEAR

Valor da corrente no da primeira etapa Ampre

Valor da corrente no da segunda etapa Ampre

Valor da corrente no da terceira etapa Ampre

Valor da corrente no da quarta etapa Ampre

0,475 0,65 0,825

0,475 0,65 0,825

0,475 0,65 0,825

Você também pode gostar