Ministerio da Educacao

Universidade Tecnologica Federal do Paran Campus Cornelio Procopio

Coordenacao de Eletrotecnica

Amplificador Operacional:

Integrador, Diferenciador e Controlador PI

Autor: Prof. Alessandro N. Vargas

Objetivo
Conhecer o funcionamento do Amplificador Operacional e desenvolver
experimentalmente circuito diferenciador e Controlador analologico PI.

1 Circuito integrador
O circuito integrador inversor implementa atraves de op-amp a funcao de
integracao conforme a seguir.
C

1.1 Integrador ideal R

+
Atraves de deducao e analise do circuito, VI ( T )
consi-derando o op-amp ideal, obtemos: +
+ VO (T)
V 1
o= .
VI sCR
Figura 1: Configuracao integrador inver-
sor.

Se a entrada e uma constante positiva de tensao DC, a sada sera uma rampa linear
negativa. Nao ha fator exponencial num integrador op-amp. A equacao da rampa
sera Vo = VI t/RC, no qual t e o tempo em segundos.

O integrador possui uma tendencia natural e automatica de minimizar os rudos

de alta frequencia que podem aparecer no sinal de entrada.

E essencial evitar uma tensao o-set DC na entrada por tempo prolongado; se
esta tensao o-set esta presente, isto vai causar que a tensao da sada
gradualmente mova-se para um extremo realizando a saturacao do op-amp.
 2 CIRCUITO DIFERENCIADOR

1.1.1 Circuito Proporcional-Integrativo

R2 C
No circuito Proporcional-Integrativo (PI), con-
siderando o op-amp ideal, obtemos:
R 1 R1
2
vo = R1 vI CR1s vI +
VI
+
Note que este circuito PI pode ser utilizado +

VO

para implementar o Controlador PI da

seguinte ma-neira:

vI (t) = e(t); vo(t) = u(t); Kp Figura 2: Circuito Proporcional-

R2 1 Integrativo.
= ; Ki = .
R1 CR1

2 Circuito diferenciador
O circuito da Fig. 4 mostra o op-amp conectado como diferenciador. Como o elemento
de entrada no circuito e um capacitor, este circuito experimentar entrada de corrente em
resposta a mudanca de tensao na entrada quanto mais rapido e grande a mudanca
na entrada, maior a corrente drenada na entrada, portanto maior a tensao de sada.
Como a tensao de sada refletira a taxa de mudanca da entrada, este circuito de
fato realiza a diferenciacao. A equacao geral para a sada e:
Vo
= sCR
VI
O circuito diferenciador op-amp da Fig. 3
nao e usado na pratica. A razao basica R
para isto e que rudos de alta frequencia
nao serao suprimidos neste circuito; pelo C
contrario, eles serao amplificados muito al
+
em daqueles valores desejados. Lembra- VI (T)
mos que e muito comum existir rudos de +
+
VO (T)
alta frequencia em circuitos eletricos.

Em algumas aplicacoes e possvel adicio-

nar um resistor de entrada em serie ao Figura 3: Circuito diferenciador.
capacitor, conforme mostrado na Fig. 4. R

Isto limita o ganho de frequencia do cir-

cuito para a taxa Rf /Ri. O ganho de baixa RI C

frequencia e ainda dado por Rf e C como +

antes. A frequencia de corte, no VI (T)
+
qual tais efeitos sao obtidos, e + VO (T)
determinado por Ri e C, de acordo com

a expressao fco = 1/2RiC.

Figura 4: Circuito diferenciador modifi-
Mesmo nesta configuracao, o circuito pode
cado.
estar suscetvel a rudo e este podera nao
ser atenuado de modo satisfatorio.

Prof. Alessandro Vargas 2 UTFPR-CP

2.1 Experiencia 3A Circuito alternativo para controle do Servo-mecanismo usando
Controlador PI 2 CIRCUITO DIFERENCIADOR

Observacao 1 Placa de circuito impresso

Escolha o Circuito 3A ou Circuito 3B e obrigatoriamente monte-o numa Placa de circuito.
Use uma chave seletora para realizar o cambio dos capacitores em C1.

PROCEDIMENTOS DE SEGURANCA
1. Desligue o modulo de alimentacao.

2. Monte o circuito indicado e certifique-se de que todos os elementos seguem

exatamente o diagrama indicado no experimento.

3. Apos autorizacao do monitor ou professor, ligue o modulo de alimentacao.

4. Mudancas no circuito devem ser feitas sempre com o modulo DESLIGADO.

2.1 Experiencia 3A Circuito alternativo para controle do Servo-mecanismo usando

Controlador PI
Monte no protoboard o circuito mostrado na Fig. ??. Use R0 = 470, R1 = 30K, R2 =
10K, R3 = 10K, R4 = 10K, P OT = 10K, C 1 = 10F , C2 = 100F . Use um unico op-
amp LM358 nesta experiencia. No Kit Servo-mecanismo o strap de selecao J1/J2 deve
estar do lado direito. No Kit Servo-mecanismo os pontos k1 e k2 devem estar em curto-
circuito e o cursor do Disturbio deve estar todo a direita.

1. Ligue o modulo e varie o cursor do potenciometro. Perceba que a velocidade do

meca-nismo se modifica de maneira proporcional.

2. Verifique as tensoes em Vy(t) e Vr(t) e veja se ambas coincidem.

3. Use Vy(t) = +0.5V e aplique o botao Disturbio. Verifique experimentalmente o Ma-

ximo Overshoot M Odist e tempo de assentamento T Sdist causados pelo Disturbio e
preencha a tabela abaixo.

Prof. Alessandro Vargas 3 UTFPR-CP

2.2 Experiencia 3B Controle do Servo-mecanismo usando Controlador
Proporcional-Integrativo (PI) 2 CIRCUITO DIFERENCIADOR

y (t)
N +V

]
]
+V
k2

mecanismo
1
k

Servo-

) y (t ) e (t). [Desabilite C2
) e(t). [Habilite C 2
+Vu
2

C
C

7
+
4

y (t
)V

V
(t
R

2 6

+
5

(t
r
3

TabeladeV

r
Tabelade

+V
e(t)
V
e(t)
0.1 V
V

0.1 V
V
+V
1R

(t)
(t)
(t)
(t)

u
r

r
y

y
8

V12
V+12

+
2

dist
dist

dist
dist
V r (t)

OM
V12

TS
TS

MO
1

0 P OT
R

Disturbio:
Disturbio:
R

Circuito 3A Diagrama esquematico do

Controlador Proporcional-Integrativo

2.2 Experiencia 3B Controle do Servo-mecanismo usando Controlador Proporcional-

Integrativo (PI)
Monte no protoboard o circuito mostrado na proxima pagina usando R0 = 470, R1 =
10K, R2 = 10K, R3 = 30K, R4 = 10K, R5 = 10K, P OT = 10K, C1 = 10F , C2 =
100F . Use dois op-amps LM358 nesta experiencia. No Kit Servo-mecanismo o strap de
selecao J1/J2 deve estar do lado direito. No Kit Servo-mecanismo os pontos k1 e k2
devem estar em curto-circuito e o cursor do Disturbio deve estar todo a direita.
1. Ligue o modulo e varie o cursor do potenciometro. Perceba que a velocidade do
meca-nismo se modifica de maneira proporcional.
2. Verifique as tensoes em Vy(t) e Vr(t) e veja se ambas coincidem.

Prof. Alessandro Vargas 4 UTFPR-CP

2.2 Experiencia 3B Controle do Servo-mecanismo usando Controlador
Proporcional-Integrativo (PI) 2 CIRCUITO DIFERENCIADOR

3. Use Vy(t) = +0.5V e aplique o Disturbio. Verifique experimentalmente o Maximo

Overshoot M Odist e tempo de assentamento T Sdist causados pelo Disturbio.

4. Remova o Disturbio e preencha os valores da tabela observando a tensao de

referen-cia Vr(t), a tensao de sada Vy(t), o erro e(t), e a tensao real de comando
do Servo-mecanismo +Vu.

Prof. Alessandro Vargas 5 UTFPR-CP

Prof. Alessandro Vargas

+12V R C2
Controlador Proporcional-Integrativo
Circuito 3B Diagrama esquematico do

(PI)Integrativo-Proporcional
R3 C

Controle3BenciaExperi2.2
R5 1

+ k1 k2
P OT R1 6 +12V
+12V R4
2 7
8 2 8
R1

R0 Vr (t) 1 5 e(t) 1
+ +Vu Servo-mecanismo +VN
3 +Vy(t)
3 + +
4 4
12V R2 12V

Tabela de Vr (t) Vy (t) e(t). [Use C1 = 100F ]

6

Vr (t) 0.1
M Odist Vy (t)
Disturbio:
T Sdist e(t)
+Vu

Controladorusandomecanismo-Servodo
Tabela de Vr (t) Vy (t) e(t). [Use C1 = 10F ]

DIFERENCIADORCIRCUITO2
Vr (t) 0.1
M Odist Vy (t)
Disturbio:
T Sdist e(t)
+Vu
UTFPR-CP
2.2 Experiencia 3B Controle do Servo-mecanismo usando Controlador
Proporcional-Integrativo (PI) 2 CIRCUITO DIFERENCIADOR

Relatorio:
Apresente as tabelas das experiencias e gere os graficos correspondentes.

Questao 1 [1 ponto]: Qual o valor do erro estacionario observado no experimento?

Questao 2 [1 ponto]: O valor do erro estacionario observado no experimento

altera-se quando o o capacitor C2 e acionado? (Justifique).

Questao 3 [1 ponto]: O que ocorre com a resposta do sistema (velocidade angular)

quando habilita-se o capacitor C2? (Justifique).

Questao 4 [1 ponto]: Apos inserir o Disturbio, nota-que que a resposta do sistema

torna-se mais rapida ou mais lenta quando habilita-se o capacitor C2? (Justifique).

Questao 5 [6 pontos]: Por que a entrada em Vr(t) nao pode ser nula? (Justifique).
Dica: Problema pratico quando aplica-se entrada nula no Circuito Integrativo. No
circuito Integrativo, considerando o op-amp ideal, obtemos:

vo =
1 v
I
CRs
No domnio do tempo obtemos a expressao
1 t

vo(t) = CRs 0 vI ()d + v(0) (1)

Se v(0) = 0 e vi = 0 entao a Eq. (1) mostra que v(t) = 0, t 0, ou seja, a sada

sempre sera nula.
C

VI R

+
+ VO

Figura 5: Circuito Integrativo com entrada nula.

Experimentalmente no laboratorio, quando o circuito da Fig. 5 e implementado na pra-tica,

percebe-se que a tensao da sada cresce ate saturar no valor maximo igual a tensao de
alimentacao do op-amp (no caso do LM-358 o valor sera +12V ou 12V ). Mas esse fato
contradiz o calculo teorico que afirma v(t) = 0, t 0. Esse fenomeno real da satu-racao
observado na sada v(t) e conhecido como erro de o set da entrada do op-amp. Na pr
atica esse comportamento pode danificar permanentemente o equipamento.

Obrigatoriamente faca um resumo dos apontamentos em anexo a este roteiro, de

modo a explicar tecnicamente os detalhes associados a este fenomeno da
satu-racao do op-amp na configuracao da Fig. 5 (o resumo deve conter uma ou
mais paginas apresentando a explicacao tecnica minuciosa).

Prof. Alessandro Vargas 7 UTFPR-CP

Available at http://ecee.colorado.edu/~ecen4827/lectures/op-amp-imperfections2.pdf

ECEN4827/5827 lecture notes

Effects of op-amp imperfections on application circuits (part 2)

Input offset voltage VOS, input bias current IB, and input offset current IOS

Circuit example: Analog integrator

C

V
DD
R
_
v
+ O

+
v
I VSS

Figure 2.1: Analog integrator

Figure 2.1 shows an analog integrator circuit. Assuming an ideal op-amp, the closed-loop
small-signal transfer function this circuit is:
(A ) (s) = 1 . (1)
CL ideal sCR
The magnitude response of the ideal integrator is:
20log ( ) ( j) = 20log 1 = 20log(CR) [dB], (2)
A
CL ideal CR
the Bode plot of which is a straight line with a slope of 20 dB/decade. Note that the
integrator gain tends to infinity as the signal frequency approaches zero (DC). As an
exercise, derive an expression for the closed-loop transfer function ACL(s) of the circuit in
Fig. 2.1 assuming the op-amp has a finite open-loop gain Ao.
The circuit analysis leading to (1) is based on the assumption that the op-amp
operates with very large open-loop gain, i.e., at a DC operating point away from the
output saturation limits. In a practical analog integrator, however, the DC operating point
in the circuit of Fig. 2.1 would (most likely) be at one of the saturation limits. To explain
this, we need to introduce and examine another set of op-amp imperfections: the input
offset voltage VOS, the input bias current IB, and input offset current IOS.

Input offset voltage VOS

In the circuit of Fig.2.2, with v(+) = v() = 0, the output voltage is ideally zero, vO = 0.
Due to unavoidable mismatches in the characteristics of the devices in the input
differential stage of the op-amp (to be studied in more detail later when we discuss
Available at http://ecee.colorado.edu/~ecen4827/lectures/op-amp-imperfections2.pdf

internal transistor -level op-amp realizations), the output voltage is not zero. Instead, a
small DC voltage would have to be applied between the op-amp input terminals to set the
output voltage to zero. The input offset voltage VOS is defined as the voltage that results
in zero output vO = 0 when applied between the (+) and () input terminals. The input
offset voltage, which is ideally zero, is considered a random quantity that can take
positive or negative values in a certain worst-case range around zero. Figure 2.2. shows a
model of an op-amp with the input offset voltage VOS.

+ +
V
OS
zero-offset

Figure 2.2: Model of an op-amp with the input offset voltage VOS.

The model simply consists of an ideal, zero-offset op-amp model, and a dc voltage source
VOS in series with one of the input terminals. Since the sign of VOS is not known in
advance, the reference polarity of the offset voltage source in series with one of the inputs
is arbitrary.
As an example, let us consider the effects of the input offset voltage on the
operation of the analog integrator of Fig. 2.1. Using the model of Fig. 2.2, the circuit
model of the integrator is shown in Fig. 2.3.

+
V
+

v
OS O

R zero-offset

+
v
I
_
v C+

Figure 2.3: Model of the circuit in Fig. 2.1 using an op-amp with input offset voltage VOS.

Suppose that vI = 0, and that the circuit is powered up at time t = 0. Let the initial value of
the capacitor voltage vC be zero, vC(0) = 0. Assuming the op-amp has very large open-
loop voltage gain, v() = VOS, and the current VOS/R charges the capacitor up (or down,
Available at http://ecee.colorado.edu/~ecen4827/lectures/op-amp-imperfections2.pdf

depending on the sign of VOS), until the output voltage reaches one of the saturation
limits, VOmax if VOS > 0, or VOmin if VOS < 0. Therefore, the DC operating point of the
analog integrator is at one of the saturation limits. Additional circuitry may be necessary
to ensure operation of the integrator with the small-signal closed-loop transfer function
(1), which assumes that the output voltage is away from the saturation limits.
In general, the input offset voltage is the op -amp imperfection that sets a lower
limit on dc or low-frequency signal amplitudes. For CMOS op-amps, offset voltages are
typically in the range up to 10 mV. Op-amps with bipolar junction transistors typically
have order of magnitude lower offset voltages.
Temperature variation or temperature drift of the input offset voltage is specified
as VOS/T, in V/oC. The temperature drift is usually considered a random quantity.
Input bias current IB

The input bias current IB is the dc bias current flowing into (or out of) the op-amp input
terminals. The input bias current is required for proper operation of the op-amp input
transistor stage. The sign and the nominal value of IB are known, and are usually given in
op-amp data sheets. For op-amps with bipolar junction transistors, the input bias current
is typically in the order of A. For CMOS op-amps the input bias current, which is much
smaller (in the order of pA), can usually be neglected. Figure 2.4 shows an op-amp model
with non-zero input bias currents.

+ +
IB
zero-input-bias

IB

Figure 2.4: Model of an op-amp with the input bias currents IB.

As an example, applying the model of Fig. 2.4 in the analog integrator of Fig. 2.1, we
get the circuit model in Fig. 2.5.
Available at http://ecee.colorado.edu/~ecen4827/lectures/op-amp-imperfections2.pdf

+ +
IB
vO
zero-input-bias

I C
B
+
v

I

_
vC +

Figure 2.5: Model of the circuit in Fig. 2.1 using an op-amp with input bias currents IB.

Suppose that vI = 0, and that the circuit is powered up at time t = 0. Let the initial value of
the capacitor voltage vC be zero, vC(0) = 0. Assuming the op-amp has very large open-
loop voltage gain, v() = 0, and the current IB charges the capacitor up (or down,
depending on the sign of IB), until the output voltage reaches one of the saturation limits,
VOmax if I B > 0, or VOmin if IB < 0. Therefore, because of the input bias currents, the DC
operating point of the analog integrator is again at one of the saturation limits, even if the
input offset voltage were equal to zero.
Since the sign and the nominal value of IB are known, it is possible to cancel out
the effect of IB by proper circuit design. For example, in the circuit of Fig. 2.5, this can be
accomplished by placing a resistor R from the (+) input to ground, as shown in Fig. 2.6.

R
+ +
IB
vO
zero-input-bias

IB
C

_
vC +

Figure 2.6: Cancellation of the input bias current effects in the analog integrator.

Assuming that vI = 0, and that the op-amp has zero input offset voltage and a very large
open- loop gain, we have v(+) = v() = R IB, and vO = 0. In general, the effect of the
input bias current can be cancelled by constructing the circuit so that the dc resistances
seen at the (+) and () terminals of the op-amp are the same.
Available at http://ecee.colorado.edu/~ecen4827/lectures/op-amp-imperfections2.pdf

Input offset current IOS

So far, we have assumed that the input bias currents for the (+) and () terminals are the
+
same, IB = I B = IB. In practice, because of mismatches in the op-amp input transistor
stage, this is not the case, and we define the input offset current IOS and the input bias
current as
+ (3)
IOS = I B I B ,
+
I B = IB +IB . (4)
2
The input offset current IOS is typically at least an order of magnitude smaller than IB.
The offset current, just like the offset voltage, is considered a random quantity specified
in a worst-case range around zero.
Figure 2.7 shows a complete op-amp model including VOS, IB and IOS.

+
+
IB V zero-offset,
OS

IOS / 2 zero-input-bias

IB

Figure 2.7: Model of an op-amp with the input offset voltage VOS, the bias
currents IB, and the input offset current IOS.

Comments:
The input offset voltage VOS, the input bias current IB, and the input offset current
IOS are the op-amp imperfections that set a lower limit on the amplitudes of DC
or low-frequency signals that can be processed successfully in op-amp
application circuits. The op-amp model of Figure 2.7 can be used to quantify the
effects of the imperfections in an application.
Since the polarity and the nominal value of IB are known, the effects of the input
bias current can be canceled by proper circuit design: the dc resistances seen at
the (+) and () terminals of the op-amp should be the same.
The input offset voltage and the input bias current are treated as random
quantities in a range of values around zero.