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phyCORE-MPC555
manual de hardware
Edição julho 2005
Um produto de uma companhia holding de tecnologia PHYTEC

phyCORE-MPC555
Neste manual estão as descrições de produtos protegidos por direitos autorais que não são indicados explicitamente
como tal. A ausência da marca ( •) e direitos autorais ( •) se símbolos não implica que um produto não está protegido.
Além disso, patentes e marcas registradas são da mesma forma que não sejam expressamente indicado neste
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eventuais imprecisões. PHYTEC Meßtechnik GmbH nem dá qualquer garantia nem aceita qualquer
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associado. PHYTEC Meßtechnik GmbH reserva-se o direito de alterar as informações contidas aqui sem
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5 º Edição: julho 2005
• PHYTEC Meßtechnik GmbH 2005, L-523e_5

Conteúdo
Prefácio................................................. .................................................. ........ 1
1 Introdução ................................................. ........................................ 1
1.1 Diagrama de blocos ............................................... ............................... 4
1.2 Vista do phyCORE-MPC555 ........................................... ....... 5
2 Pino Descrição ................................................ .................................... 7
3 Jumpers ................................................. ............................................. 19
4 Power System and Behavior Redefinir ............................................. ..... 25
5 Start-up de configuração do sistema ............................................. ........... 27
5.1 Power-on reset Fase ............................................ .................... 27
5.2 Hard Reset Configuração Palavra ............................................. .... 28
6 Memoria do sistema ................................................ ................................. 29
6.1 Memória Modelo depois de Eliminar ............................................. ............ 29
6.2 Modelo de memória Runtime .............................................. .............. 31
6.3 Flash Memory ............................................... .............................. 32
6.3.1 Memória interna flash do MPC555 ........................ 32
6.3.2 Flash Externo Memória (U2, U3) ................................. 32
6,4 síncrona BURST-SRAM (U4 - U7) 33 ..................................
6,5 memória de série (U8) ............................................ ....................... 34
7 As interfaces série ................................................ ................................. 37
7.1 RS-232 ............................................. ............................ 37
7.2 Interface CAN ............................................... .............................. 38
7.3 BDM-Debug Interface ............................................. ................... 39
8 Relógio de tempo real RTC-8564 (U10) ....................................... ............ 41
9 Especificações técnicas ............................................... ..................... 43
10 Dicas Para Lidar com o Módulo ............................................ ............ 46
11 História Revisão ............................................... ................................. 47
Apêndices A ................................................ .............................................. 49
A.1 Release Notes ............................................. ................................. 49
Índice ................................................. .................................................. ......... 51

phyCORE-MPC555
Índice de Figuras e Tabelas
Figura 1: Diagrama de blocos phyCORE-MPC555 .......................................... 4 ..
Figura 2: Vista do phyCORE-MPC555 ......................................... ......... 5
Figura 3: pinagem do phyCORE-MPC555 (Vista inferior) ...................... 7
Figura 4: Numeração dos pads de ligação em ponte .......................................... ........ 19
Figura 5: Localização da Jumpers (Controller Side) e

Configuração padrão (versão standard do
phyCORE-MPC555) .............................................. .................... 19
Figura 6: Localização do Jumpers (conector da lateral) e

Configuração padrão (versão standard do
phyCORE-MPC555) .............................................. .................... 20
Figura 7: Power Concept ............................................. .............................. 25
Figura 8: Modelo de memória padrão após Redefinição de hardware ........................... 29
Figura 9: Eu 2 C Escravo Endereço da memória de série (U8) ........................... 35
Figura 10: 10 pinos BDM conector e pinos correspondentes do

phyCORE-Conector ............................................... .................. 40
Figura 11: Dimensões ............................................. ..................... 43
Tabela 1: arranjo de pinos do conector phyCORE-X1 ...................................... 18
Mesa 2: Configurações de jumper ................................................ .......................... 24
Tabela 3: Configuração do Modo Relógio via Jumpers J2, J3 e J4 ............... 27
Tabela 4: Duração Mapa memória ............................................ ................... 31
Tabela 5: dispositivo de memória flash e Fabricantes Overview ................ 32
Tabela 6: Opções de memória para o BURST-SRAM síncrona ............ 33
Tabela 7: Opções de memória para o U8 memória Serial .............................. 34
Tabela 8: Eu 2 C Endereço da Memória Serial ............................................ . 35
Tabela 9: Dados Técnicos ............................................. ............................... 44

Prefácio
Prefácio
Este Manual de Hardware phyCORE-MPC555 descreve o projeto e funções do módulo.

especificações precisas para a série microcontrolador Motorola MPC555 podem ser
encontrados no Manual do fechado MPC555 microcontrolador Data-Folha / Usuário. Se o
software está incluído por favor, consulte a documentação adicional para este software.
Neste manual de hardware e nos esquemas em anexo, os sinais de reduzida actividade são
indicados por um "/" em frente do nome do sinal (isto é: / RD). Um "0" indica um sinal lógico zero
ou baixo nível, enquanto que um "1" representa um sinal de lógica de um ou de alto nível. O
MSB LSB e dos barramentos de dados e de endereços mostrados no diagrama do circuito são
baseadas nas convenções da Motorola. Por conseguinte, D31 e A31 representam o LSB,
enquanto D0 e A0 representam o MSB. Estas convenções são também válidos para os sinais I /
O paralelas.
Declaração sobre Electro Conformidade magnética do PHYTEC

phyCORE-MPC555
PHYTEC computadores de placa única (doravante produtos) são projetados para instalação
em aparelhos elétricos ou como dedicado Evaluation Boards (ie: para uso como uma
plataforma de teste e protótipo para o desenvolvimento de hardware / software) em
ambientes de laboratório.
Nota:
produtos PHYTEC faltam caixas de proteção estão sujeitos a danos por ESD e, portanto,
só pode ser descompactado, manipulados ou operado em ambientes em que foram
tomadas medidas de precaução suficientes em relação aos perigos ESD. Também é
necessário que apenas o pessoal devidamente treinado (tais como eletricistas, técnicos e
engenheiros) manipular e / ou operar esses produtos. Além disso, os produtos PHYTEC
não deve ser operado sem circuitos de protecção de conexões para se linhas de
cabeçalho pino do produto são mais longos do que 3 m.

phyCORE-MPC555
produtos PHYTEC cumprir as normas da directiva da União Europeia para Electro

Conformidade Magnetic somente de acordo com as descrições e regras de uso indicado
neste manual hardware (especialmente em relação às linhas de cabeçalho pinos ou
conectores, conector de alimentação e interface serial a um host- PC).
Implementação de produtos PHYTEC em dispositivos de destino, bem como modificações

do usuário e extensões de produtos PHYTEC, está sujeita a renovada criação de
conformidade com, e certificação de, directivas electromagnética. Os usuários devem
assegurar a conformidade após quaisquer modificações nos produtos, bem como a
implementação dos produtos em sistemas de destino.
O phyCORE-MPC555 é um de uma série de PHYTEC Computadores de placa única que

pode ser preenchida com diferentes controladores e, portanto, oferece várias funções e
configurações. PHYTEC suporta comum 8-, 16- e selecionados controladores de 32 bits em
dois tipos de solteiro Placas Computadores:
(1) como base para o Desenvolvimento Rápido de Kits que servem de

de referência e plataforma de avaliação (2) como inserto-pronto, microbiologia totalmente
funcional, mini- e phyCORE
módulos OEM, que podem ser incorporados diretamente no hardware periférica do
usuário, design.
módulos de microcontroladores de PHYTEC permitir que os engenheiros para encurtar horizontes de

desenvolvimento, reduzir os custos de design e conceitos de projeto velocidade desde a concepção para o
mercado.

Introdução
1 Introdução
O phyCORE-MPC555 pertence módulo Board phyCORE único computador da família do

PHYTEC. Os SBCs phyCORE representar o contínuo desenvolvimento da tecnologia
PHYTEC Único Computador de Bordo. Tal como o seu mini-, antecessores micro e
nanoMODUL, as placas phyCORE integrar todos os elementos essenciais de um sistema
microcontrolador em uma placa de sub-miniatura e são projetados de forma a garantir a
sua expansão fácil e incorporação de desenvolvimentos de hardware periféricos.
Como a pesquisa independente indica que aproximadamente 70% de todos os problemas

EMI (interferência eletromagnética) decorrem de insuficiências de aterramento tensão de
alimentação de componentes electrónicos em alta freqüência ambientes apresenta o projeto
da placa phyCORE um aumento do pacote pin. O aumento do pacote de pin permite
dedicação de aproximadamente 20% de todos os conectores de cabeçalho pinos nas placas
phyCORE à terra. Isso melhora a EMI e EMC características e torna mais fácil para projetar
aplicações complexas reuniões diretrizes EMI e EMC usando placas phyCORE mesmo em
ambientes elevados de ruído.
placas phyCORE alcançar seu tamanho pequeno através da tecnologia SMD moderna e
design multi-camada. De acordo com a complexidade do módulo, 0402-embalados SMD e
componentes microvias perfurados a laser são usadas nas placas, proporcionando aos
usuários phyCORE com acesso a esta tecnologia de miniaturização borda para integração
em seu próprio projeto.
O phyCORE-MPC555 é um subminiature (72 x 57 mm) insere-pronto computador de placa

única preenchida com PowerPC MPC555 microcontrolador da Motorola. Seu design universal
permite a sua inserção em uma ampla gama de aplicações embarcadas. Todos os sinais do
controlador e portas estendem-se desde o controlador de alta densidade (0.635 milímetro)
conectores de cabeçalho pino Molex alinhando dois lados da placa, permitindo-lhe ser ligado
como um "chip grande" em uma aplicação alvo.
• PHYTEC Meßtechnik GmbH 2005, L-523e_5 1

phyCORE-MPC555
especificações precisas para o controlador de preencher a placa pode ser encontrada no

Manual do Usuário do controlador aplicável Sheet Manual ou Data. As descrições neste
manual são baseadas no controlador MPC555. Não há descrição de funções derivadas
microcontrolador compatível está incluído, como tais funções não são relevantes para o
funcionamento básico do phyCORE-MPC555.
O phyCORE-MPC555 oferece os seguintes recursos:
• Um único computador de bordo em forma de factor de subminiatura (72 x 57 mm) de acordo com as
especificações phyCORE
• Todos os sinais do controlador e outra lógica aplicáveis estender para dois conectores de alta
densidade de 160 pinos Molex
• Processador: Motorola MPC555 PowerPC incorporado (40 MHz de clock)
• Características internas do MPC555:
- núcleo PowerPC de 32 bits, a velocidade da CPU 40MHz

- Unidade de ponto flutuante de 64 bits
- 26 kByte SRAM; capaz de buffer da bateria
- FLASH 448 kByte
- UART Dual / SPI
- 2.0B CAN dupla
- TPU dupla com 16 canais cada
- Dois sistema temporizador de 16 bits
- Oito sistema PWM canal de 16 bits
- ADC dual de 10 bits (7μs) com 32 (41) canais (ext. MUX)
- sinal Multi-Purpose I / O
- JTAG / BDM porta de teste / depuração
2 • PHYTEC Meßtechnik GmbH 2005, L-523e_5

Introdução
• Configuração de memória 1:
- SRAM: 128 kByte a 8 MB de acesso flow-through Synchronous

Burst de RAM, 32-bit, 0 estados de espera, 2-1-1-1
modo Burst
- Flash-ROM: 0/512 Kbytes / 1 MB / MB 2/4 MB, largura de 32
bits
- EU 2 Memória C: 4 kByte EEPROM (até 32 kByte, alternativamente
I 2 Fram C, I 2 C SRAM)
• Eu 2 C relógio em tempo real, com função de calendário e alarme
• Power-down / suporte wake-up via RTC, decrementor, ou sinal externo
• Dupla UART / porta SPI: RS-232 transceptor para ambos os canais

(RxD / TxD); também é configurável como TTL
• porta CAN dupla: PODE transceptor 82C251 para ambos os canais; também é
configurável como TTL
• JTAG / BDM porta de teste / depuração
• Disponível em standard (0 ... + 70 ° C) e industrial (-40 ... + 85 ° C)

gamas de temperatura
1: Entre em contato com PHYTEC para mais informações sobre configurações de módulos adicionais.

phyCORE-MPC555
1.1 Diagrama de bloco
20 MHz Quarz
40 MHz CPU-Relógio PLL
128kB para 8MB Sync. 0 a 8MB

estourou a FLASH-
SRAM 32-Bit, EPROM
0 Espera 32-Bit
448KB FLASH-EPROM
phy
64-Bit Timebase Eu 2 C-FRAM Eu 2 C-RTC
memória Alarm
Decrementer 32-Bit COR
EEPROM ou ou Clock
núcleo 64-Bit FPU SRAM Calendar
CE
onn
QSPI A 32-Bit PowerPC ec

RS232 Transceiver RXD1, TXD1
tor TXD1, QSPI
TXD2, QSPI RXD1,
RS232 Transceiver RXD2, TXD2 RXD2,
/ PWM
UART / MPC555
/ QSPI IO/
B UART
A_CANL, A_CANH
CAN A PODE transceptor
A_CANRX, A_CANTX
B_CANRX, B_CANTX
Transceiver PODE B_CANL, B_CANH
PODE B
/IRQ[0..4] / IRQRTC
endereços-Control Bus-Sinais
VDDH / VDDL
+ 3.3V
MDA
+ 5V [0..9], MPWM [0..7] / WakeUp
VPD
VBatt I 2 C-Bus
26KB SRAM
Dados-barramento de
JTAG / BDM
A_T2CLK, B_T2CLK MPIO [0..15]
MIOS Contador
A_TPU [0..15], B_TPU [0..15]

TPU A TPU B
ADC A ADC B A_AD [0..15], B_AD [0..15] ETRIG [1,2]
Figura 1: Diagrama de Blocos phyCORE-MPC555

•
C7
R35 1169,5
C8
CB35 C30
RN1 RN2 RN3RN7 RN9 R N18 RN12 RN11 R N19 C22 C29
C6
CB19
R36 R34 C20
CB20 CB36
RN6
RN8
Figura 2:
RN4 RN5 RN10
CB25
C15 R4 C11
D1
L2 C3
R22
R11 C12
U5
R5
U4
R2
R10
R20 R21 L3 CB41
CB1 R18 R19
C17
R17
U2
R32
C18 R30 R23 R N17
R27
CB37
CB2 CB22
L1
CB5 CB21 CB38
J18
J10
CB30 CB40
R31
CB4 CB39 CB24
CB3 CB23
R N21 R N20 RN14 RN13 CB25
CB13
R6 R7
R49
CB45 CB42
CB29
C13
U6
U7
PHYTEC Meßtechnik GmbH 2005, L-523e_5

U16 U8
J16
J17
R48 R45
C28
U17
R42 R47
X1
X1
R46
J19 J8
1,2 Vista do phyCORE-MPC555
R41
CB14 R15 CB15
J9
CB32 CB16
Vista do phyCORE-MPC555
CB6
R37 B28 RN15
C26 C25 C23 C24
CB31
R33
CB44
U9
CB8
J7
J14 U11
U3
J13
R N16
CB27 CB43
CB10
J6
R16
R38
R39
R12
R8
CB9
R14 CB34
J20
J21
R26
R24
U1
U13 U12 J2
CB33
Q1
R13
J3
C19
L6
L4
L7
L5
R44
R40
R43
J11 J4
J1
D2
D3
J12 J15
xt1
C1 C2 C10
U14
J5
DC
BA
CB11
T2
T1
U15
CB12
CB17
R1
C9
U10
C14
C21
CB7
R28 R29 C4 C16 R3
R9 C5 1169,5 CB18
R25
C27
Introdução
5
phyCORE-MPC555

pino Descrição
2 pino Descrição
Por favor, note que todas as conexões do módulo não estão a exceder a sua tensão máxima
expressa ou atual. valores de entrada de sinal máxima são indicados nos manuais do
controlador correspondentes folhas / dados. Como danos causados por ligações incorrectas
varia de acordo com o uso e aplicação, é de responsabilidade do usuário a tomar medidas de
segurança adequadas para garantir que as conexões do módulo são protegidos contra
sobrecarga por meio de periféricos conectados. Como Figura 3 indica, todos os sinais do
controlador estender a alta densidade
0635 mm SMT-tomadas (referido como phyCORE-Conector) que revestem os dois lados da

placa ( referem-se a secção 9). Isso permite que o
phyCORE-MPC555 para ser ligado em qualquer aplicativo de destino como um "chip grande".
Muitos dos pinos da porta controlador acessíveis nas bordas da placa foram atribuídas
funções alternativas que podem ser activados por meio de software.
tabela 1 fornece uma visão geral da pinagem do phyCOREConnector. Consulte a

Motorola MPC555 Manual Folha / Data para obter detalhes sobre as funções e
características de sinais do controlador e pinos da porta.
/ DC
BA
1 1 1 1
80 80 80 80
X1 X1
Figura 3: Pinagem do phyCORE-MPC555 (Vista inferior)

phyCORE-MPC555
Número do PIN Conexão I / O Comentários

Pin X1A linha
1A EXTCLK Eu entrada de relógio externo opcional do MPC555
2A, 7A, 12A, 17A, GND - Chão 0 V
22A, 27A, 32A,
37A, 42A, 47A,
52A, 57A, 62A,
67A, 72A,
77A
3A / IRQ3 Eu / IRQ3 interrupção do MPC555.
Alternativa: / KR, / Repetir, SGPIOC3 (I / O)
4A / IRQ0 Eu / IRQ0 interrupção do MPC555.
Alternativa: SGPIOC0 (I / O)
5A / CS2 O sinal de livre / CS do MPC555.
6A / CS1 O / sinal CS de processador para controlo de
síncrona SRAM U4-U7.
8A / WE3 O Faça sinal de activação para as linhas de dados
D [24..31]. Nota que D31 representa o LSB
Alternativa: AT3 (O)
A função alternativa só pode ser utilizado se não houver
memória on-board é preenchida.
9A, 10A, 11A, 13A, A30, A29, A27, I / O linhas de endereço 1
14A, 15A, 16A, A24, A22, A21, Alternativa:
18A, 24A, 25A, A19, A16, A14, SGPIOA30, SGPIOA29, SGPIOA27, SGPIOA24,
26A, 28A A13, A11, A8 SGPIOA22, SGPIOA21, SGPIOA19, SGPIOA16,
SGPIOA14, SGPIOA13, SGPIOA11, SGPIOA8 (I / O)
para o uso da função alternativa, note que as linhas de
endereço são parcialmente utilizado para endereçamento
de memória.
19A, 20A, 21A, D30, D29, D27, Linhas de I / O de dados 1

23A, 29A, 30A, D24, D22, D21, Alternativa: SGPIOD30, SGPIOD29, SGPIOD27,
31A, 33A, 38A, D19, D16, D14, SGPIOD24, SGPIOD22, SGPIOD21, SGPIOD19,
39A, 40A, 41A, D12, D11, D9, D6, SGPIOD16, SGPIOD14, SGPIOD12, SGPIOD11,
43A, 44A, 45A, D4, D3, SGPIOD9, SGPIOD6, SGPIOD4, SGPIOD3, SGPIOD1 (I
46A D1 / O)
Para utilizar a função alternativa, note que as linhas de dados

são usados para conectar os dispositivos de memória onboard.
34A / TA I / O Transferência sinal de confirmação do

MPC555.
35A /CHÁ I / O erro de transferência de sinal de reconhecimento do
MPC555.
36A / BB Eu sinal de ocupado / O autocarro do MPC555.
Alternativa: VF2 (O), IWP3 (O)
51A TSIZ0 I / O Transferir sinal tamanho do MPC555.

pino Descrição

48A, 49A, 50A NC - Não conectado
Estes contactos devem ficar desligados do lado do
hardware alvo.
53A / TS I / O sinal de início de transferência do MPC555.
54A RDNWR I / O Leitura / gravação de sinais (RD // WR) do MPC555.

55A / BDIP I / O dados estourou em sinal de progresso do MPC555.
56A / BURST I / O sinal indicador do estouro da MPC555.
58A / STS BI // I / O sinal de inibição da explosão do MPC555.
Alternativa: início de transporte especial (O)
60A B_TPU15, Sinais I / O TPU de E / S ligado ao TPU B de
61A B_TPU13, o MPC555.
63A B_TPU11,
64A B_TPU9,
65A B_TPU7,
66A B_TPU5,
68A B_TPU3,
69A B_TPU1
70A B_T2CLK I / O sinal do relógio do TPU B do MPC555.
71A A_TPU15, Sinais I / O TPU de E / S ligado ao TPU A de
73A A_TPU13, o MPC555.
74A A_TPU11,
75A A_TPU9,
76A A_TPU7,
78A A_TPU5,
79A A_TPU3,
80A A_TPU1
Pin X1B linha

1B CLKOUT O clock do processador do MPC555
2B / IRQ1 Eu / IRQ1 pedido de interrupção do MPC555
alternativo: / RSV (O), SGPIOC1 (I / O)
3B / IRQ2 Eu / IRQ2 pedido de interrupção do MPC555 alternativo: /
CR (I), SGPIOC2 (I / O), / MTS (O)
Por padrão, após uma reinicialização do sistema, a

função / MTS é pré-selecionado. A função pode ser
configurado no registo SIUMCR (Bits MTSC, MLRC).
4B, 9B, 14B, 19B, GND Chão 0 V

24B, 29B, 34B,
39B, 44B, 49B,
54B, 59B, 64B,
69B, 74B,
79B

phyCORE-MPC555

5B / CS3 O sinal de livre / CS do MPC555
6B / CS0 O sinal / CS 1 do MPC555 utilizado como controlo de
o on-board memória flash
7B / OE O saída de permitir 1 sinal do MPC555
8B, 10B, 11B, 12B, A31. A28, A26, I / O linhas de endereço 1: A31 é o LSB!
13B, 15B, 16B, A25, A23, A20, Alternativa:
17B, 23B, 25B, A18, A17, A15, SGPIOA31, SGPIOA28, SGPIOA26, SGPIOA25,
26B, 27B A12, A10, A9 SGPIOA23, SGPIOA20, SGPIOA18, SGPIOA17,
SGPIOA15, SGPIOA12, SGPIOA10, SGPIOA9 (I / O) para
o uso da função alternativa, note que as linhas de endereço
são parcialmente utilizado para endereçamento de
memória.
18B, 20B, 21B, D31, D28, D26, Linhas de I / O de dados 1: D31 é o LSB e D0 é a
22B, 28B, 30B, D25, D23, D20, MSB!
31B, 32B, 37B, D18, D17, D15, Alternativa:
38B, 40B, 41B, D13, D10, D8, D7, SGPIOD31, SGPIOD28, SGPIOD26,
42B, 43B, 45B, D5, D2, SGPIOD25, SGPIOD23, SGPIOD20,
46B D0 SGPIOD18, SGPIOD17, SGPIOD15,
SGPIOD13, SGPIOD10, SGPIOD8, SGPIOD7,
SGPIOD5, SGPIOD2, SGPIOD0 (I / O)
Para uso da função alternativa, note que as linhas de endereço

são parcialmente utilizado para endereçamento de memória.
33B / WE2 O sinal de activação do Faça 1 para as linhas de dados D [16..23]

Alternativa: AT2 (O) A função alternativa só pode ser
usado quando não há memória on-board é preenchida.
35B / BG I / O sinal de concessão Bus do MPC555

Alternativa: vf0 (O), LWP1 (O)
36B / BR I / O sinal de solicitação de ônibus da MPC555
Alternativa: VF1 (O), IWP2 (O)
47B, 48B, 50B NC - Não conectado
hardware alvo.
51B TSIZ1 I / O Transferir sinal tamanho do MPC555.
52B / WE1 O Faça sinal de activação para as linhas de dados D [8..15]
Alternativa: AT 1 (S)
A função alternativa só pode ser usado quando não há memória
on-board é preenchida.
53B / WE0 O Faça sinal de activação para as linhas de dados D [0..7]. Nota
que D0 representa o MSB! AT0
alternativa (O)
A função alternativa só pode ser usado quando não há memória
on-board é preenchida.

pino Descrição

55B / IRQ4 Eu / IRQ4 pedido de interrupção do MPC555
Alternativa: AT2 (O), SGPIOC4 (I / O)
56B MODCK1 relógio I Modo de seleção da MPC555
MODCK1 é activo apenas enquanto / PORSET = baixo.
Depois as funções alternativas de este pino estão
disponíveis. Alternativa: / IRQ5 (I), SGPIOC5 (I / O)
57B, 58B MODCK2, relógio I Modo de seleção da MPC555

MODCK3 MODCK2 e MODCK3 são activos apenas enquanto / PORSET
= baixo. Depois as funções alternativas de estes pinos estão
disponíveis. Alternativa: / IRQ6, / IRQ7 (I)
60B B_TPU14, / sinais S I S I / TPU ligados com o TPU B de

61B B_TPU12, o MPC555.
62B B_TPU10,
63B B_TPU8,
65B B_TPU6,
66B B_TPU4,
67B B_TPU2,
68B B_TPU0
70B A_T2CLK I / O sinal do relógio do TPU A do MPC555
71B A_TPU14, / sinais S I S I / TPU ligados com o TPU A de
72B A_TPU12, o MPC555.
73B A_TPU10,
75B A_TPU8,
76B A_TPU6,
77B A_TPU4,
78B A_TPU2,
80B A_TPU0
Pin X1c linha

1C, 2C + 3V3 Eu Tensão de alimentação 3,3 VDC
3C, 7C, 12C, 17C, GND - Terra 0V

22C, 27C, 32C,
37C, 42C,
47C, 52C, 57C
4C, 5C + 5V Eu Tensão de alimentação +5 VDC
6C VBAT Eu Conexão para bateria externa (+) 2.4 - 3.3V

8C + O sinal indicador de 3V3GOOD para uma tensão de entrada válida
+ 3V3

phyCORE-MPC555

9C Texp / / I / O enquanto a / HRESET está activa, o pino serve
RSTCNF como uma entrada e determina a fonte do Hard Reset
Configuração Word (HRCW). Se um nível baixo é aplicado, o
HRCW é lida a partir do barramento de dados. Caso contrário,
uma HRCW interna é utilizada que é derivado a partir de qualquer
flash (CMCFIG com / HC = 0) ou, no caso em que / HC = 1, irá ser
lido como valor padrão 0x00000000. Note-se que durante a fase /
HRESET com / RSTCNF = alta, o barramento de dados deve ser
mantida a tri-state. Em condições normais de operação / paragem,
as funções dos pinos como uma saída e controla o interruptor de
alimentação para VDDH e VDDL.
10C / HRESET / O Hard-redefinição de sinal I 1 do MPC555. Uma entrada-

Escorra controles do transceptor / HRESET.
11C / PORSET I / O Power-on reset do MPC555. Uma entrada

transceptor de drenagem controla o / PORESET. / PORESET
monitora a tensão de entrada + 3V3 e VPD.
13C MPIO15, Sinais I / O MIOS GPIO do MPC555.

14C MPIO13,
15C MPIO11,
16C MPIO9,
19C MPIO7,
24C MPIO6,
29C MPIO5
18C B_CANH I / O CANH saída do transceptor CAN do
segunda interface CAN.
20C ECK entrada de transmissão relógio I externa de ambos os UARTs de
o MPC555.
21C RXD2 I RXD de entrada do transceptor RS-232 do
segunda interface de série. J14 deve ser fechado, a fim de
usar esta interface.
23C TxD2 O TxD saída do transceptor RS-232 do
segunda interface de série.
25C QGPIO5 I / O de entrada de uso geral / saída do MPC555

Alternativa: MOSI dominar out / escravo em uma das
interfaces QSPI. (I / O)
26C, 28C QGPIO3, I / O de entrada de uso geral / saída do MPC555
QGPIO1 Alternativa: PCS3, sinal PCS1 periférico / CS
das interfaces QSPI. (I / O)

pino Descrição

30C, MPIO4, Sinais I / O MIOS-GPIO do MPC555
38C MPIO3 Alternativa: VFLS1, VFLS0 (bit VFLS em
MIOS1TCR) (A)
31C SCL I / OI 2 C sinal de relógio: O sinal pode ser
gerado com SGPIOC7 através de software ou por meio de um
pino externo. SCL e SGPIOC7 são acopladas através do
resistor 100R no R38.
33C DSDI I Desenvolvimento-Serial-Data-Input da
Interface MPC555 BDM. Alternativa: Teste
TDI-Data-In da porta MPC555 JTAG. O
HRCW (D11) determina que a função é
activa
34C / TRST Teste I-Redefinir entrada da porta MPC555 JTAG.

/ TRST está ligado com / PORESET utilizando uma resistência de
10K
35C DSCK I Desenvolvimento-Serial-Clock do MPC555

porta de BDM.
Alternativa: TCK Test-Relógio do porto MPC555 JTAG
O HRCW (D11) determina que a função é

activa
36C TMS Eu Test-Mode-Select do porto MPC555 JTAG
39C MPIO1 Sinais I / O MIOS-GPIO do MPC555
Alternativa: VF1--Visível-Instrução QueueFlash-Status
(bit VF em MIOS1TPCR) (0)
40C, Mda9, I / O Double-Ação I / O MDA [31, 29, 27] do
41C, 43C MDA7, MDA5 MPC555-MIOS. Estes sinais servir tanto como
Input-Capture ou Saída Comparar
44C, MDA3 I / O duplo acção de I / O MDA [14, 12] do

45C MDA1 MPC555-MIOS. Estes sinais servir como quer Input-Capture
ou comparar-Output. Alternativamente, estes sinais servem
a recarga externa do contador de registo dentro dos
módulos de contador.
46C MPWM7, I / saída PWM O ou sinais I / O do MPC555

48C MPWM5, MIOS
49C MPWM3, (MPWM19, MPWM17, MPWM3, MPWM1, MPWM0)
50C MPWM1,
51C MPWM0

phyCORE-MPC555

53C RXD2_TTL I Receba linha do segundo MPC555 UART.
Alternativa: QGPI2 entrada de uso geral (I). Quando a
função alternativa é utilizada, solda ligação em ponte J14
deve ser aberta, a fim de desligar a receber a saída do
transceptor RS-232.
54C TXD2_TTL A linha de transmissão de S a segunda UART MPC555

Alternativa:
QGPO2 saída para fins gerais (O)
55C / PWRON O / PWRON controla o interruptor FET do
+ 3V / VDDL e 5 tensões de alimentação + V / VDDH
56C /ACORDE I / O de baixo nível em / WAKEUP completa um módulo
desligado e pede a activação do fornecimento de
tensão. Por módulo, o RTC interrupção / FITRef pode
ser ligado a / WAKEUP usando a ligação em ponte J15.
/ WAKEUP deve ter um fio de ou conexão contra GND.
59C ETRIG2, I acionar entradas do módulos QADC A e

58C ETRIG1 B na MPC555
60C, B_AD14, I / O analógico de entrada B_AN [58,56] de QADC
61C B_AD12 módulo B no MPC555 Alternativa: B_PQA
[6, 4] I / O digitais
62C, 67C, 72C, GNDA - 0V terreno para sinais analógicos. GNDA está ligado ao
77C GND usando o resistor 0R em R31.
64C B_AD10, I / O analógico de entrada B_AN [54,52] de QADC

63C B_AD8 módulo B no MPC555 Alternativa: B_MA
[2,0] (O) Alternativa: B_PQA [2,0] I / O
digitais
66C B_AD6, I A entrada analógica B_AN [50,48] de QADC
65C B_AD4 módulo B no MPC555 Alternativa: B_PQB [6,4]
entrada digital (I)
69C B_AD2, I A entrada analógica B_AN [2,0] de módulo QADC
68C B_AD0 B no MPC555 Alternativa: B_ANY, B_ANW (I)
Alternativa: B_PQB [2,0] entrada digital (I)
71C A_AD14, I / O analógico de entrada A_AN [58,56] de QADC

70C A_AD12 módulo A na MPC555 Alternativa: A_PQA
[6,4] I / O digital
74C A_AD10 I / O analógico de entrada A_AN [54,52] de QADC
73C A_AD8 Um módulo no MPC555 Alternativa: A_MA
[2,0] (O) Alternativa: A_PQA [2,0] I / O
digitais

pino Descrição

76C A_AD6 I A entrada analógica A_AN [50,48] de QADC
75C A_AD4 módulo A na MPC555 Alternativa: A_PQB
[6,4] entrada digital
79C A_AD2 I A entrada analógica A_AN [2,0] de módulo QADC
78C A_AD0 Um na MPC555 Alternativa: A_ANY, A_ANW (I)
Alternativa: A_PQB [2,0] entrada digital (I)
80C VDDA O fornecimento de voltagem +5 VDC para sinais analógicos.

VDDA é acoplado com VDDH usando um estrangulamento no L1.
Pin linha X1D

1D, 2D + 3V3 Eu Tensão de alimentação 3,3 VDC
3D, 9D, 14D, 19D, GND - Terra 0V

24D, 29D, 34D,
39D, 44D,
49D, 54D
4D, 5D NC - Não conectado
hardware alvo.
6D VPD alimentação de tensão VPD O Poder-para baixo, este é
gerado por Vbat ou + 3V3 utilizando um interruptor de diodo.
VPD serve como tensão de alimentação para o MPC555
interna SRAM, o Real-Time Clock, ea EPROM serial.
7D / PFI Eu Poder-falhar de entrada é uma entrada TTL que serve como uma
entrada de reposição manual para o / PORESET. / PORESET tem
um tempo de espera de, aproximadamente, 50 ms.
8D / SRESET I / O Soft-reset do MPC555

10D / HRESIN I Hard-Reset Entrada controla a reinicialização do sistema
/ HRESET. / HRESET tem um tempo de espera de,
aproximadamente, 22 ms.
11D MPIO14, I / O MIOS GPIO MPIO32B [14,12,10,8] sinais

12D MPIO12, do MPC555
13D MPIO10,
15D MPIO8
16D RXD1_TTL I Receba linha da primeira MPC555 UART.
Alternativa: QGPI1 entrada finalidade geral Se a função
alternativa é utilizada, solda ligação em ponte J13 deve
ser aberta, a fim de desligar a receber a saída do
transceptor RS-232.
17D TXD1_TTL linha de Transmissão O do primeiro MPC555 UART.

Alternativa: QGPO1 saída de propósito geral

phyCORE-MPC555

18D B_CANL I / O LCan saída do transceptor CAN para o
segunda interface CAN
20D A_CANL I / O LCan saída do transceptor CAN para o
primeira interface CAN
21D A_CANH I / O CANH saída do transceptor CAN para o
primeira interface CAN
22D RxD1 I RXD de entrada do transceptor RS-232 para o
primeira interface de série. Jumper J13 deve ser fechado
para usar esta interface.
23D TxD1 O TxD saída do transceptor RS-232 para o

primeira interface de série
25D QGPIO6 I / O de entrada de uso geral / saída do MPC555

Alternativa: relógio SCK da interface QSPI (I / O)

Alternativa: MISO Mestre In / Slave Out da interface
QSPI (I / O).
Alternativa: PCS2, sinais periféricos / CS das
interfaces QSPI (I / O)
Alternativa: PCS0 periférico / sinais CS das interfaces
QSPI (I / O). SS: com a ajuda deste sinal bi-direcional, a
interface QSPI pode alternar para o modo Slave.
30D SGPIOC7 I / O de entrada de uso geral / saída do MPC555

SGPIOC7 está ligado ao sinal SCL da I 2 barramento C,
através de R38 e serve como o sinal de relógio.
Alternativa: / IRQOUT interrupção saída alternativa:

LWP0- carga / loja watchpoint 0 Depois de reposição, a
função LWP0 é activo.
31D SGPIOC6 I / O de entrada de uso geral / saída do MPC555
SGPIOC6 está ligado ao sinal SDA do I 2 barramento C, através de
R39 e serve como sinal de dados. Alternativa: FRZ-
congelamento (O) Alternativa: / PTR- programa de rastreio (O)
Depois de reposta, a função / PTR é activo.

pino Descrição

32D SDA Eu linha / ó Dados da I 2 barramento C. SDA está ligado a
o SGPIOC6 sinal MPC555 através de R39.
33D / FITRef O Interromper saída do RTC. / FITRef pode ser
ligado a / WAKEUP usando J15 ligação em ponte.
35D DSDO O Desenvolvimento de dados em série de saída do
porta MPC555 BDM.
dados de teste TDO para fora da porta JTAG (O):
Alternativa. O HRCW (D11) determina a função.
36D, VFLS0, O buffer de histórico visível estado de descarga da

37D VFLS1 porta MPC555 BDM.
Alternativa: IWP [0,1] watchpoint instrução (O). O
HRCW (D9, D10) determina a função.
38D, MPIO2, Sinais I / O MIOS GPIO do MPC555

40D MPIO0 Alternativa: VF2, vf0 visível fila de instrução estado
flush (pouco VF em MIOS1TPCR) (O)
41D, MDA8, I / O efeito duplo I / O MDA [30,28,15] do

42D, 43D MDA6, MDA4 MPC555 MIOS. Estes sinais servir quer como captura de
entrada ou saída comparar.
45D, 46D MDA2, MDA0 I / O efeito duplo I / O MDA [13,11] do
MPC555 MIOS. Estes sinais servir quer como captura de
entrada ou saída comparar. Alternativamente, estes sinais
servem como entrada do relógio do contador submódulo
(MDAO MMCSM6, MDA2 MMCCM22).
47D MPWM6, I / saída PWM O ou sinais I / O do MPC555

48D MPWM4, MIOS (MPWM [18, 16, 2])
50D MPWM2
51D sinal O Indicador VDDGOOD para tensões de alimentação válidos
VDDH (3,3 V) e VDDL (+5 V) após o interruptor FET.
Se o sinal é alto, a voltagem estiver acima do limite
HRESET.
52D / Ó VDDGOOD VDDGOOD invertido
53D EPEE I EPEE alterna as tensões da on- abastecimento
mdulo do chip flash sobre a MPC555 de VDDL (3,3 V) para
VDDH (+5 V). Ele também permite que a função de
apagamento / programa.
55D B_CNTX0 O pode transmitir linha (TTL) de Toucan
módulo B no MPC555
56D B_CNRX0 I / O pode receber linha (TTL) do módulo Toucan
B na MPC555. Com uma ativado pode transceptor e
Jumper J12 fechados, as unidades de transceptor este
pino.

phyCORE-MPC555

57D A_CNTX0 O pode transmitir linha (TTL) de Toucan
Um módulo em theMPC555
58D A_CNRX0 I / O pode receber linha (TTL) do módulo Toucan
Um na MPC555. Com uma ativado pode transceptor e
J11 fechados, as unidades de transceptor este pino.
59D, 64D, 69D, GNDA - 0V terreno para sinais analógicos. GNDA está ligado ao
74D, 79D GND usando o resistor 0R em R31.
60D B_AD15, I / O analógico de entrada B_AN [59,57,55] de QADC

61D B_AD13, módulo B no MPC555. Alternativa: B_PQA
62D B_AD11 [7.5.3] I / O digital
63D B_AD9 I / O de entrada analógica B_AN53 de QADC módulo B
na MPC555.
Alternativa: B_MA1 de B_QADC (O)
Alternativa: B_PQA1 do I / O digital
65D B_AD7, I A entrada analógica B_AN [51,49] de QADC
66D B_AD5 módulo B no MPC555. Alternativa: B_PQB [7,5]
entrada digital (I)
67D B_AD3 I A entrada analógica B_AN [3,1] de módulo QADC
68D B_AD1 B na MPC555. Alternativa: B_ANZ, entrada
B_ANX (I) Alternativa: B_PQB [3,1] entrada digital
(I)
70D A_AD15, I / O analógico de entrada A_AN [59,57,55] de QADC
71D A_AD13, Um módulo no MPC555. Alternativa: A_PQA
72D A_AD11 [7.5.3] I / O digital
73D A_AD9 I / O A_AN53 entrada analógica do módulo Um QADC
na MPC555.
Alternativa: A_MA1 do A-QADC (O) Alternativa:
A_PQA1 I / O digitais
75D, A_AD7, I A entrada analógica A_AN [51,49] de QADC
76D A_AD5 Um módulo no MPC555 Alternativa: A_PQB [7,5]
entrada digital (I)
77D, A_AD3, I A entrada analógica A_AN [3,1] de módulo QADC
78D A_AD1 Um na MPC555. Alternativa: A_ANZ, entrada
A_ANX (I) Alternativa: A_PQB [3,1] entrada digital
(I)
80D VRH O tensão de referência do módulo QADC. Se a ligação em ponte
J7 está fechado, está ligado com VRH VDDA. J7 deve ser
(EU) aberta, a fim de utilizar uma tensão de referência externo.
Tabela 1: Pinagem do phyCORE-Connector X1

_____________________
1: Cuidado:
Por causa dos dispositivos LV-flash utilizada a A29..A9 sinais, D31..D0, / CS0, / OE, / WE0, / WE2 e / HRESET deve ter níveis
de sinal de no máximo. 3,3 V 0,5 V.

saltadores
3 saltadores
Para fins de configuração, o phyCORE-MPC555 possui 21 ligações em ponte de solda,

alguns dos quais foram instalados antes da entrega. Figura 4
ilustra a numeração do saltador-pads, enquanto Figura 5 indica a localização
dos jumpers na placa.
abrir fechadas 123

1
1 1 2 4 6
2 2 3
789
ex .: J2 - J5, .. ex .: J1, J6, .. J18
Figura 4: Numeração dos Pads Jumper
J10 J18
J9
J7
J6
J2
J1 J3
J4
J15
J5
Figura 5: Localização do Jumpers (Controller Side) e Configuração padrão (versão

padrão do phyCORE-MPC555) 1

phyCORE-MPC555
J12
J11
J21
J20
J13
J14
J8 J19
J16 J17
Figura 6: Localização do Jumpers (conector da lateral) e Configuração padrão (versão

padrão do phyCORE-MPC555) 1
1: Jumper J10 e J18 pode variar por causa de memória diferente no phyCORE-MPC555.

saltadores
As pontes (J = ligação em ponte de solda) têm as seguintes funções:
Saltador padrão Comente

J1 Determina a memória para um início do programa após a reposição.
1+2 Interno (on-chip) de memória flash (D20 -> VDDL)
2+3 Externo (on-board) de memória flash (D20 -> GND)
aberto X D20 deve ser configurado externamente através de uma resistência 4k7
pacote Typ e 0R em SMD 0402
J2, J3, J4 Esses jumpers configurar o modo de relógio do MPC555. Quando /
PORESET é activo, o padrão de bits conecta aos MODCK [1..3] sinais do
MPC555. Somente as configurações padrão utilizando oscilador de quartzo e
do MPC555 são mostrados abaixo. A configuração padrão depende da
freqüência do quartzo externo preencher o módulo. Configurações para uso
de uma fonte de relógio externo pode ser encontrada no manual do usuário
MPC555.
1 + 2, 2 + 3, 2 + 3 X 20 MHz quartzo, coxo-modo activado (MODCK [1..3] = 011) 1 + 2, 1 + 2, 2 + 3

20 MHz de quartzo, de modo mole desactivada (MODCK [1..3] = 001)
1 + 2, 2 + 3, 1 + 2 X 4 MHz quartzo, de modo mole activado (MODCK [1..3] = 010)
J5 J5 determina a fonte do Hard Reset Configuração Word (HRCW). Durante
/ HRESET, o HRCW configura o MPC555.
1+2X O HRCW é lido através do barramento de dados. Exceto D20 o barramento de dados é
suportado por resistores pull-down e, portanto, garante uma palavra de dados válido. J1
configura D20 e determina a memória flash interna ou externa como fonte de código de
inicialização.
2+3 A palavra padrão interno é lido como HRCW / HC = 0: o padrão de bits

(CMFCFIG) do flash interna
está lido
/ HC = 1: o 0x00000000 HRCW padrão interno é lido
J6 J6 selecciona a fonte de alimentação para a SRAM interna do MPC555.
1+2 A tensão de entrada do módulo + 3V3 alimenta a SRAM on-chip.

2 + 3 X A fonte de alimentação de energia para baixo (DPV) alimenta a-chip em
SRAM. No caso em que não há fornecimento de entrada do módulo + 3V3, o
VPD é fornecida pela entrada de bateria.
J7 Selecciona a fonte para a tensão de referência positiva do conversor A / D conversor de
módulos a MPC555.
abrir A tensão de referência VRH é derivado de uma fonte de tensão externa
através phyCORE-X1D80 do pino do conector.
X fechada a entrada de tensão de referência está ligada à rede de abastecimento
VDDA (+5 V).

phyCORE-MPC555

J8 J8 muda Pin 7 da memória de série na U8 de alto nível. Em muitos dispositivos de
memória, o pino 7 permite a ativação de uma função de proteção contra gravação.
Não é garantido que a memória serial padrão preencher o

phyCORE-MPC555 terá essa função de proteção contra gravação. Consulte
a folha de dados de memória correspondente para informações exatas.
função de proteção Write aberto X é desativado. fechadas

função de proteção contra gravação está ativado.
Tipo de embalagem 0R em SMD 0402
J9 J9 alterna o sinal MPIO0 I / O para a entrada de alimentação para baixo dos
síncronos-explosão SRAM. Isso permite que os bancos de RAM externos para ser
transferido para um modo de economia de energia via software. Durante esse estado, a
memória não pode ser lido ou escrito.
aberto X O MPIO0 sinal é dissociado das entradas de energia para baixo

ZZ dos SRAM e pode ser usado para outras funções. As entradas ZZ são
conectados a um resistor pull-down.
fechadas O MPIO0 sinal é ligado às entradas de energia de deslocamento ZZ dos SRAM.
Um de desligamento é activada com de alto nível.

J10 1 J10 liga o sinal de endereço de memória BA1 à linha de endereço do processador
A9. Esta ponte deve ser fechado no caso em que o módulo é preenchida com
BURSTSRAMs síncronos que têm uma capacidade de 512 k x 32/36 bits (2MB) ou
maior por dispositivo. Além disso, Jumper J18 deve ser especificamente definido de
acordo com a configuração de memória da placa. A configuração padrão de fábrica
de J10 será definido de acordo com a configuração de memória particular de cada
módulo individual.
abrir dispositivos BURST SRAM síncronos com uma capacidade menor do que 512 k x
32/36 bits (2MB).
fechadas dispositivos BURST SRAM síncronos com uma capacidade de 512 k x 32/36 bits
(2MB) ou maior
J11, J12 J11 e J12 desconexão pode receber a linhas do MPC555 dos transceptores
podem pelo U12 e U13. Isso faz com que os sinais podem TTL do controlador
disponível em pinos X1D58 (CAN_A) e X1D56 (CAN_B). Isso é útil para
opticamente dissociar os sinais do barramento CAN da lógica do núcleo.
abrir O sinais A_CANRX0 e B_CANRX0 pode receber são desligados do

transceptor CAN e estão disponíveis em X1D58 pino (A_CANRX0) e
X1D56 (B_CNRX0).
X O fechada podem receber sinais A_CANRX0 e são B_CANRX0
ligado ao transceptor CAN.

saltadores

J13, J14 J13 e J14 ligar as linhas de receber ambas as UART MPC555 para o RS-232
transceptor em U11. Quando deixou em aberto sinais TTL RS-232 do controlador
estão disponíveis nos pinos X1D16 (RXD1_TTL) e X1C53 (RXD2_TTL). Isto é útil
para opticamente desacoplamento dos sinais de RS-232 a partir da lógica do
núcleo.
abrir O UART receber sinais RXD1_TTL e RXD2_TTL são desconectados do

transceptor RS-232. Estes sinais estão disponíveis no X1D16
(RXD1_TTL) e X1C53 (RXD2_TTL).
fechado X O UART receber sinais RXD1_TTL e são RXD2_TTL
ligado ao transceptor RS-232.

J15 Ligação em ponte J15 liga a saída de alarme de interrupção do Relógio de Tempo
Real (RTC) para o sinal / WAKEUP da fonte de alimentação. Através da
programação das funções de alarme RTC, um velório precisa-se de um poder-down
pode ser executado.
abrir O sinal / FITRef está desligado da entrada / WAKEUP. / WAKEUP está ligada
ao potencial da tensão de alimentação + 3V3 através do resistor R24 pull-up.
X O sinal fechado / FITRef está ligada a uma entrada / WAKEUP. o

saída de interrupção do RTC é do tipo dreno aberto. / WAKEUP pode
ainda ser utilizado no lado do hardware alvo (wired-OR contra GND).

J16, J17 J16 e J17 definem o endereço do escravo (A2 e A1) da memória de série no I 2 barramento
C. No high-mordidela do endereço, I 2 dispositivos de memória C têm o escravo ID
0xA. A baixa mordidela consiste em A2, A1, A0, e o bit de R / W. A0 está ligada a
GND. Deve-se notar que o RTC no U10 também é ligado ao I 2 barramento C. A
RTC tem o pré-configurado endereço 0xA2 / 0xA3 que não pode ser mudado.
1 + 2, 2 + 3 A2 = 0, A1 = 0, A0 = 0 (0xA0 / 0xA1)
1 + 2, 1 + 2 2 + 3, 2 + A2 = 1, A1 = 0, A0 = 0 (0xA8 / 0xA9) A2 = 0, A1 = 1, A0 = 0 (0xA4 / 0xA5) A2 = 1,
3, 2 + 3, 1 + 2 X A1 = 1, A0 = 0 (0xAC / 0xAD) I 2 C endereço do escravo 0xAC para operações de
gravação e 0xAD para acesso de leitura.

phyCORE-MPC555

J18 1 J18 conecta o banco de memória os sinais de endereço e BA0 BA1 para as linhas de
endereço correspondentes do processador. A configuração dessas ligações em ponte
é dependente do tamanho da memória do BURST-SRAM síncrona preencher o
módulo. A configuração de fábrica de J18 está de acordo com a configuração da
memória de cada módulo individual. Todos os quatro bancos de memória são
tipicamente equipados com os mesmos dispositivos.
Observe que a ligação em ponte J10 deve ser especificamente definido de acordo com a
configuração de memória da placa de ligação em ponte .. J10 está fechada apenas
quando são utilizados dispositivos de memória com uma capacidade de 512k x 32/36
pedaços ou maiores. Em todos os outros casos J10 permanece em aberto.
1 + 4, 2 + 3 32k x 32/36 bits por dispositivo, (J10 aberto)

6+9 512k x 32/36 bits por dispositivo, (J10 fechado)
J19 J19 selecciona a tensão de alimentação (VPD ou VDDL) da memória de série. VPD
é utilizado no caso em que uma SRAM de série, o que requer o buffer do seu
conteúdo de memória, preenche o módulo. Para EEPROM e memória FRAM VDDL
é usado como estes dispositivos de memória são não-volátil
1+2 VPD é usado para fornecer a memória de série na U8.

2 + 3 X VDDL é usado para fornecer a memória em série a U8.
J20, J21 J20 e J21 servem para configurar o transceptor CAN de ambos os canais Toucan na
MPC555. 82C250 (ou compatíveis) dispositivos são utilizados como transreceptores. O
tempo de subida do sinal CAN pode ser configurada através de uma resistência ligada a
GND. Com uma ponte 0R contra VDDH, os emissores-receptores pode ser comutado para
o modo de espera.
1 + 2 X 0R resistor: tempo de subida mínimo 1 + 2

Para reduzir a interferência electromagnética (EMI) uma resistência de tamanho adequado
pode preencher o módulo de apoio da mais baixas taxas de transmissão CAN.
2+3 0R resistor: Stand-by
Tipo de embalagem SMD 0402
Mesa 2: Configurações de jumper
__________________
1: Jumper J10 e J18 pode variar por causa de memória diferente no phyCORE-MPC555

Power System and Behavior Redefinir
4 Power System and Behavior Redefinir
O phyCORE-MPC555 deve ser fornecido com duas tensões de alimentação diferentes:
Tensão de alimentação 1: 3,3 V (VDDL) Tensão

de alimentação 2: 5 V (VDDH)
Cuidado:
Ambas as tensões de alimentação necessárias para o correcto funcionamento do
phyCORE-MPC-555. Nunca prenda uma tensão de alimentação singel ao phyCORE-MPC555.
Isso pode tornar o conselho inoperante.
As fontes de alimentação está ligado ao módulo por meio de dois transistores de efeito de campo
(FET). Estes interruptores FET pode ser desligado por meio do software utilizando os TEXPS bit
encontrados no registo PLPRCR. Este suporta o modo de poupança de energia do MPC555
"Power Down". Figura 7
descreve a geração e a distribuição das tensões de alimentação.
+ 5V
MPC555 e Arredores
+ 3,3V VDDL
+ 3,3V MPC555 Mantenha-Alive-Power int. Dezembro,

do PIT,
MPC555 (J6 = Texp
TB, RTC, 2 + 3) VDDH
VPD-Real Time Clock

Memória série (J19 = 1 + 2) SRAM interna
VBAT
/ACORDE Texp
Figura 7: Conceito de energia

phyCORE-MPC555
Power-On Comportamento
Quando ambas as tensões de alimentação estão ligados às portas correspondentes do módulo,

uma sobre-força de reposição (/ PORESET) ciclo será iniciado. Após conclusão deste ciclo (/
PORESET inactivo), o ciclo de Reajuste Forte é disparado. Durante o ciclo de hard-reset, o
interruptor FET é activado automaticamente, a fim de definir as tensões de alimentação locais,
VDDH e VDDL. O ciclo / HRESET está totalmente concluída quando ambas as tensões locais
tenham atingido um nível válido e o tempo de espera / HRESET (cerca de 25 ms) do dispositivo
de reposição tenha terminado. O processador está agora totalmente funcional e vai começar a
execução do programa com os comandos dados pelo exceção reset (0x00000100 ou
0xFFF00100).
Comportamento de Desligamento
Se o modo de desligamento do MPC555 foi programado, o bit / TEXPS sinal / Texp

irá desligar os interruptores FET. As tensões de alimentação locais, VDDH e VDDL,
vai cair eo conselho ficará sem corrente. Apenas os componentes na MPC555 que
controlam este mecanismo continua a ser abastecida com energia (directa desde a
entrada de 3,3 V). O consumo de energia é reduzido a um mínimo. / PORESET e /
HRESET permanecer inactivo (alto) durante este estado.
Comportamento Wake-Up
Depois de um evento que nega o sinal Texp, o interruptor FET é activado de novo
e o ciclo / HRESET irá começar. Tal evento pode incluir um estouro decrementor,
etc. A renovada ciclo / PORESET não será executado. Por conseguinte, o tempo
de despertar do processador depende apenas da ciclo / HRESET. Eventos que
não originam do MPC555 também podem desencadear um wake-up. Tais
eventos podem incluir um alarme de interrupção do on-board Real-Time Clock
(U10, RTC8563) ou um baixo nível no porto / WAKEUP (pino X1C56 do
phyCOREConnector). A interrupção de alarme (/ FITRef) ou deve ser ligado ao
sinal / WAKEUP da placa, através de ligação em ponte J15, ou trazido de volta
externamente (pino X1D33 ligada ao pino X1C56). Mesmo se o / FITRef está
ligado ao / WAKEUP, fontes de entrada adicionais podem ser ligados. Para
fontes de entrada adicionais,

Start-up Sistema Comfiguration
5 Start-up de configuração do sistema
A configuração do sistema é feita em várias fases. Esta seção descreve o

mecanismo que está ativo até a execução do comando inicial do software.
Power-on Reset Fase

Hard-redefinir fase de inicialização
via software
5.1 Power-on reset Fase
O gerador de relógio do processador é configurado durante a fase de reposição de energia-em.

Solda jumpers J2, J3, e J4 são usados para configurar o modo de relógio. Dependendo da fonte de
relógio desejado, um pouco-padrão correspondente devem estar presentes nas linhas de
processadores MODCK [1..3] durante a fase / PORESET. Uma vez que estes sinais são
multiplexados com a entradas de interrupção / IRQ5, / IRQ6, e / IRW7, sem hardware externo
possam interferir com estes sinais.
J2 J3 Modo Relógio J4
1 + 2 2 + 3 + 3 2 20 MHz quartzo, modo mole activada
(MODCK [1..3] = 011)
1 + 2 1 + 2 2 + 3 20 MHz quartzo, modo mole desactivada
(MODCK [1..3] = 001)
1 + 2 2 + 3 + 2 um quartzo 4 MHz, modo mole activada
(MODCK [1..3] = 010)
Tabela 3: Configuração do modo relógio via Jumpers J2, J3 e J4

phyCORE-MPC555
5.2 Hard Reset de configuração do Word
Os componentes do MPC555 que são necessárias para acessar e execução do código

start-up são inicializados durante a fase difícil-reset. Um valor de dados, a palavra de
configuração difícil-reinicialização (HRCW), determina o processo de inicialização. O
HRCW podem ser fornecidos por várias fontes. fontes possíveis são o barramento de
dados, a memória flash (on-chip) interna ou um valor de dados padrão interno.
As fontes para o HRCW é determinado por duas condições: definição de J5

ponte eo bit / HC na memória flash interna.
HRCW externa
Quando o bit / HC na memória flash interna é apagada (/ HC = 1) e J5 é fechada em 1 + 2, a
HRCW é lido através do barramento de dados. No phyCORE, o barramento de dados está
ligado com resistências pull-down (excepto D20). O nível do sinal de D20 é configurado para
baixo ou elevado através de ponte J1. D20 determina a memória flash que é activa após a
reposição (1 + 2 = flash interna, 2 + 3 = flash externo).
HRCW padrão interno

Se J5 é fechada em 2 + 3 e / HC = 1 (Flash é apagada), em seguida, o padrão interno
0x00000000 HRCW é lido.
Flash Interna HRCW (CMFCFIG)

Se J5 está fechado nos pinos 2 + 3 e / HC = 0, o padrão de bits (CMFCFIG) do flash
interno é lido.

Memoria do sistema
6 Memoria do sistema
Dois modelos de memória pode ser distinuished ao usar o phyCORE-MPC555: o modelo de

memória que está ativo após a reposição eo modelo de tempo de execução. O modelo de tempo
de execução é configurável por software.
6.1 Memória Modelo após Reset
O modelo de memória após a reposição é definida através de um mecanismo especial.

Enquanto / HRESET está ativo, o modelo de memória, bem como várias outras configurações
do sistema, são determinados pelo Hard Reset Configuração Word (HRCW).
/ CS0 - Memória flash externo memória interna flash
J5 = 1 + 2 (/ RSTCONF = 0 -. Ext HRCW) J5 = 1 + 2 (/ RSTCONF = 0 -. Ext HRCW)
J1 = 2 + 3 (Flen = 0 -. Int flash desativado) J1 = 1 + 2 (Flen = 1 -. Int flash activado)
0x00 0x00 memória externa do Flash 0x00 0x00 int. Flash A: 256 kByte
0000 0100 Exceção de reset 0000 0100 Exceção de reset
0x04 0000 int. Flash B: 192 kByte

0x0F FFFF 1 MB
0x10 0000 0x07 0000 reservado
livre
0x2F C000 USIU & Controle de Flash: 16 kB 0x2F C000 USIU & Controle de Flash: 16 kB
0x30 0000 UIMB & IMB3: 32 kB 0x30 0000 UIMB & IMB3: 32 kByte
0x30 8000 reservados: 480 kByte 0x30 8000 reservados: 480 kByte
0x38 0x38 SRAM Controlo A: 8 byte de 0x38 0x38 SRAM Controlo A: 8 byte de
0000 0008 controle SRAM B: 8 Byte 0000 0008 controle SRAM B: 8 Byte
0x38 0010 reservados: 485,98 kByte 0x38 0010 reservados: 485,98 kByte
0x3F 9800 SRAM A: 10 kByte 0x3F 9800 SRAM A: 10 kByte

0x3F C000 SRAM B: 16 kByte 0x3F C000 SRAM B: 16 kByte
0x40 0000 livre 0x40 0000 livre
Resource interna do MPC555

loc de base em RMMI-Register 0x0000 0000
memória flash com BOOT-Code. A capacidade da (padrão após Reset) 0x0040 0x0080 0000
memória flash externo depende da memória 0000 0000 0x00C0 0x0100 0x0140 0000
povoada na phyCORE-MPC555 0000 0x0180 0000 0000 0x01C0
Figura 8: Modelo de memória padrão após Redefinição de hardware

phyCORE-MPC555
• A partir de memória externa controlada por / CS0
Configuração: J1 = 2 + 3 (pouco Flen em HRCW é zero) Depois de uma

reinicialização, o espaço de endereço para / CS0 é pré-inicializada a 1 MB e começa a partir
do endereço absoluto 0x0000 0000. Se a capacidade da memória flash externa excede 1
MB, a máscara de endereço no OR0-registo pode ser alterado. A partir de endereço 0x002F
8000 os recursos internos residem. O endereço base dos recursos internos podem ser
alteradas no IMMR-registo. Existem sete configurações, como mostrado na Figura 8.
Depois de redefinir o código de processador de correr a partir da reposição Exceção Localização no

endereço 0x0000 0100.
Também é possível mapear a memória flash externo em um espaço de endereço completamente

diferente. Esta é dependente da aplicação e é ainda mais determinado pelo modelo de memória de
tempo de execução.
• Partindo de memória Flash interna
Configuração: J1 = 1 + 2 (bits Flen em HRCW é um) Depois de repor o

agrupamento de memórias flash interno está presente desde a 0x0000 endereço absoluto
0000. Neste caso Chip-Seleccionar o canal 0 (/ CS0) é desactivado. Durante a execução, /
CS0 pode ser re-ativado por software. O código de processador de prazo a partir do Local
Exception Repor a partir de 0x0000 0100.

Memoria do sistema
6.2 Modelo de memória de tempo de execução
O modelo de memória de tempo de execução é configurado por software no registo interno do
MPC555. Um conjunto de registradores (BRX, ORX registo) existe para cada sinal Chip-Select.
Nestes registos, o endereço de base, o tamanho do espaço de endereço e a característica de
autocarro está configurado. / CS0
A memória flash on-board externa / CS1

externa de bordo síncrona BURST-SRAM / CS2
livre /
CS3 livre
O modelo de memória de tempo de execução é dependente da aplicação. tabela 4

mostra exemplos de configurações.
espaço de endereço Espaço Periférico MPC555 Register

0x0000 0000 448kByte MPC555 on-chip RMMI [Flen] = 1b RMMI
0x0006 FFFF flash [ISB] = 000b
0x002F C000 MPC555 Periferia RMMI [ISB] = 000b
0x002F FFFF
0x0000 0000 8 MBytes / CS0 flash RMMI [Flen] = 0b =
0x007F 0000 on-board 0x0000 BR0 0003 OR0 =
0xFF80 0020
0x1000 0000 8 MBytes / CS1 SRAM BR1 = 0x1000 0001 OR1
0x007F FFFF on-board = 0xFF80 0000
0x2000 0000 16 MByte / CS2 BR2 = 0x2000 XXXX XXXX
0x20FF FFFF livre OR2 = 0xFF00
0x3000 0000 16 MByte / CS3 BR3 = 0x3000 XXXX XXXX
0x30FF FFFF livre. OR3 = 0xFF00
Tabela 4: Mapa da memória do tempo de execução
O espaço de memória Flash tabela 4 é ou interna ou externa dependente do bit

Flen.
Os valores de registro para / CS2 e / CS3 dependem dos periféricos conectados. Os locais
designados com um "X" determinar as características específicas (barramento de largura,
explosão ou não de ruptura, etc.) da interface de barramento.

phyCORE-MPC555
6,3 Memória flash
6.3.1 Memória interna flash do MPC555
Para programar a memória Flash interna do MPC555, o on-chip flash deve primeiro ser
desbloqueado com o sinal EPEE. EPEE pode ser contactado através do X1D53 pino no
conector alinhando a extremidade do módulo. EPEE está ligada através de um resistor
pull-down para o solo. Este sinal deve ser puxado para alta para a activação. Épée também
controlos de comutação de tensão de alimentação do flash interno de VDDL para VDDH.
6.3.2 Memória Flash Externo (U2, U3)
Uso de Flash como memória não-volátil proporciona as vantagens da tecnologia flash

moderna. Vários dispositivos flash pode ser usado na phyCORE-MPC555. Os
dispositivos de memória flash usados no phyCORE-MPC555 operar em modo 16-bit e
estão organizados em 32-bit com. O dispositivo em U2 liga ao bus de dados de baixo
enquanto o dispositivo U3 liga ao bus de dados alta.
Tipo Tamanho dispositivo fabricante fabricante

Código Código
29LV200T / B 256 kByte AMD 223B / 22BF 01
29LV200T / B 256 kByte Fujitsu 223B / 22BF 04
29LV200T / B 256 kByte ST 0051/0057 20
29LV400T / B 512 kByte AMD 22B9 / 22BA 01
29LV400T / B 512 kByte Fujitsu 22B9 / 22BA 04
29LV400T / B 512 kByte ST 00EE / 00EF 20
29LV800T / B 1 MB AMD 22DA / 225B 01
29LV800T / B 1 MB Fujitsu 22DA / 225B 04
29LV800T / B 1 MB ST 00D7 / 005B 20
29LV160T / B 2 MB AMD 22C4 / 2249 01
29LV160T / B 2 MB Fujitsu 22C4 / 2249 04
29LV160T / B 2 MB ST 22C4 / 2249 20
Tabela 5: Dispositivo de memória flash e Fabricantes Overview
Uso de memória flash permite a programação in-circuit do módulo. Os dispositivos

Flash na phyCORE-MPC555 são programáveis pelo
3,3 VDC. Consequentemente, nenhuma tensão de programação dedicado é necessário. Até a
impressão deste manual, dispositivos flash geralmente têm uma expectativa de vida de pelo menos
100.000 ciclos de apagamento / programa.

Memoria do sistema
6,4 Synchronous BURST-SRAM (U4 - U7)
Uso de síncrona flow-through BURST-SRAM suporta o modo de interface de memória MPC555

mais rápido. A memória é organizada em largura de 32 bits que consiste em quatro bancos. Esses
bancos parecem o processador como espaços de endereços lineares e não necessitam de
ativação especial. A SRAM é geralmente acessada via / CS1 sem estados de espera.
O phyCORE-MPC555 pode ser preenchido com dispositivos de memória de várias capacidades.

Geralmente, cada banco de memória só pode ser preenchida com dispositivos de memória com
um tamanho consistente. Configuração da capacidade da memória é realizada por hardware
usando jumpers solda J10 e J18. tabela 6 mostra todas as configurações de memória possíveis.
Capacidade Tipo Dispositivo J18 J10

- - - -
128 kByte 32k x 32/36 bit U4 1 + 4, 2 + 3 abrir
256 kByte 32k x 32/36 bit 64k U4-5 1 + 4, 2 + 3 + 3 aberto
x 32/36 bit U4 6, 5 + 8 aberto
384 kByte 32k x 32/36 bit U4-6 1 + 4, 2 + 3 abrir

512 kByte 32k x 32/36 bit 64k x U4-7 1 + 4, 2 + 3 + 3 aberto
32/36 bit 128k x U4-5 6, 5 + 8 5 + 6, aberto
32/36 bit U4 7+8 aberto
768 kByte 64k x 32/36 bit U4-6 3 + 6, 5 + 8 abrir

1 MB 64k x 32/36 bit 128k U4-7 3 + 6, 5 + 8 5 + aberto
x 32/36 bit 256k x U4-5 6, 7 + 8 + 4 7, aberto
32/36 bit U4 8+9 aberto
1.512 MB 128k x 32/36 bit U4-6 5 + 6, 7 + 8 abrir

2 MB 128k x 32/36 bit U4-7 5 + 6, 7 + 8 + 4 abrir
256k x 32/36 bit U4-5 7, 8, 9 + 6 + 9 aberta
512k x 32/36 bit U4 fechada
3 MB 256k x 32/36 bit U4-6 4 + 7, 8 + 9 abrir

4 MB 256k x 32/36 bit U4-7 4 + 7, 8, 9 + 6 aberto
512k x 32/36 bit U4-5 +9 fechado
6 MB 512k x 32/36 Bit U4-6 6+9 fechadas
8 MB 512k x32 / 36 bits U4-7 6+9 fechadas
Tabela 6: Opções de memória para o BURST-SRAM síncrona
Cuidado:
O espaço de endereço para o banco de memória deve ser sempre configurado para o espaço
máximo possível de memória. Isso significa que se, por exemplo, apenas um dispositivo de memória
com capacidade de 256k x 32/36-bit é preenchida, o espaço de endereço tem de ser definido para 4
MByte.

phyCORE-MPC555
6,5 Memória série (U8)
O phyCORE-MPC555 é preenchida com um dispositivo de memória não-volátil com um I série 2 Interface

C. Esta memória serve como armazenamento de dados de configuração ou parâmetros que
devem ser protegidos em caso de uma falha de energia. Vários dispositivos de memória de série
pode ser instalado em U8, incluindo EEPROM, FRAM, ou SRAM. A capacidade de estes
dispositivos de memória variam de 512 bytes para 32 kByte.
Quando se utiliza na SRAM U8, solda J19 ponte deve ser ligado a pinos 1 + 2 para fornecer o
dispositivo de memória através de VPD. Porque o MPC555 não tem I 2 interface de C, este
protocolo deve ser gerado com o software. portuárias pinos SGPIOC6 do processador e
SGPIOC7 estão ligados em SDA e SCL usando resistências R39 e R38 por defeito. tabela 7 dá
uma visão geral das possíveis dispositivos para uso em U8 como da impressão deste manual.
Tipo Tamanho Eu 2 C ciclos de Vida de dispositivo de

dados Fabricante
Freqüência Endereço
pins escrita
EEPROM 256/512 400 kHz A2, A1, 1 000 000 100 CAT24WC02 / 04 CATALYST
Byte A0 Anos
02/01 kByte 400 kHz A2, A1, 1 000 000 100 CAT24WC08 / 16 CATALYST
A0 Anos
4/8 kByte 400 kHz A2, A1, 1 000 000 100 CAT24WC32 / 64 CATALYST
A0 Anos
32 kByte 1 MHz A1, A0 100 000 100 CAT24WC256 CATALISADOR
anos
FRAM 512 MHz 1 Byte A2, A1 10 bilhões 10 FM24CL04 Ramtron

Anos
8 kByte 1 MHz A2, A1, 10 bilhões 10 FM24CL64 Ramtron
A0 Anos
SRAM 256 Byte 100 kHz A2, A1, - - PCF8570 PHILIPS

A0
Tabela 7: Opções de memória para o U8 memória Serial
Note que o RTC também está ligado à I 2 barramento C. O RTC pode operar com uma freqüência de
barramento até 400 kHz. Aconselha-se a não permitir maior freqüência de ônibus para o acesso à
memória de série. A RTC tem o I 2 C endereço de bus escravo 0xA2 / 0xA3. O endereço escravo da
memória de série pode ser configurado por meio de ligações em ponte de solda J16 (A1) e J17 (A2)
de uma maneira que evita a colisão do sinal. O A0 entrada de endereço é programado para GND.

Memoria do sistema
Eu 2 C Endereço da Memória Serial
A1 A2 0 1 0 1 A0 R/W
0xA J17 J16 GND
Figura 9: Eu 2 C Escravo Endereço da memória de série (U8)
A seguir estão possíveis configurações:
Eu 2 C Endereço J16 J17

A1 A2
0xA0 / 0xA1 1+2 2+3
0xA4 / 0xA5 2+3 2+3
0xA8 / 0xA9 1+2 1+2
0xAC / 0xAD 2+3 1+2
Tabela 8: Eu 2 C Endereço da Memória Serial
Ao selecionar o I 2 C endereço do escravo da memória de série, por favor, note que nem todos os tipos
de memória tornar endereço pinos A1 e A2 disponíveis externamente para o usuário.

phyCORE-MPC555

interfaces seriais
7 interfaces seriais
7.1 RS-232
Um canal duplo-RS-232 transceptor é localizado em a

phyCORE-MPC555 em U11. Este dispositivo ajusta os níveis de sinal para o
RXD1_TTL / RXD2_TTL e linhas / TXD2_TTL TXD1_TTL. A interface RS-232
permite a conexão do módulo para um Comport em um host-PC. Neste exemplo,
a linha RxD1 ou RXD2 (X1D22 / X1C21) do transceptor está ligado à linha de
TxD o comport; enquanto que a linha TxD1 ou TxD2 (X1D23 / X1C23) estão
ligados à linha RxD da porta COM. O circuito de terra da phyCORE-MPC555
também deve ser ligado ao pino de terra aplicável na porta COM.
Do micrcontroller UART on-chip não suporta comunicação de sinal aperto de mão. No

entanto, dependendo das necessidades do utilizador, a comunicação agitação da mão
pode ser replicado usando pinos da porta no microcontrolador. O uso de um nível de
sinal RS-232, em apoio da comunicação handshake requer o uso de um transceptor
externo RS-232 não localizadas no módulo phyCORE.
Além disso, é possível usar externamente os sinais TTL de ambos os canais de

UART. Estes estão localizados em X1C53, X1C54 (RXD2_TTL, TXD2_TTL) e
X1D16, X1D15 (RXD1_TTL, TXD1_TTL) na phyCORE-conector. Conexão externa
de sinais TTL é necessário para desacoplamento galvânico dos sinais de interface.
Usando solda ligações em ponte J13 e J14, as saídas TTL emissor-receptor da
RS-232 dispositivos de bordo pode ser desconectado da recebem linhas
RXD1_TTL e RXD2_TTL. Isso é necessário para que o transceptor externo não
dirige contra o transceptor de bordo. As linhas de transmissão TXD1_TTL /
TXD2_TTL pode ser ligado em paralelo na entrada do transceptor sem causar uma
colisão.

phyCORE-MPC555
7,2 Interface CAN
Dois transceptores CAN (82C251 ou 80C250) povoam o módulo phyCORE-MPC555

no U12 / U13. Estes transceptores permitir a transmissão e recepção de sinais CAN via
A_CNTx0 / A_CNRX0 e B_CNTx0 / B_CNRX0. Os transceptores pode suportar até 1
Mbaud e até 110 nós em um único barramento CAN. A transmissão de dados ocorre
com os sinais diferenciais entre CANH e LCan. A ligação à terra entre os nós em um
ônibus CAN não é obrigatório, mas é recomendado para melhor proteger a rede de
interferência eletromagnética (EMI). Além disso, a tensão de modo comum de ambos
pode transceptores não deve exceder um determinado limiar: -8V / + 18V para o
82C250 e ± 40V para o 82C251. Se estes limites não podem ser cumpridas, uma
decoupler galvanizado deve ser instalado. Isto é ainda recomendada para todas as
grandes redes CAN. Para desacoplar sinais, a linhas A_CANRX0 e B_CANRX0 deve
ser disconected dos CIs transceptor de bordo por meio de ligações em ponte J11 e
J12. A fim de assegurar que os transceptores de CAN não use qualquer desnecessário
de energia, tanto pode ser ligado à posição de espera, utilizando ligações em ponte
J20 e J21 (J20 / J21 = 2 + 3). Os sinais podem TTL são encaminhadas para os pinos
do conector em phyCORE-X1D55, X1D56 (B_CNTX0, B_CNRX0) e X1D57, X1D58
(A_CNTX0, A_CNRX0)
Um opto-acoplador rápido devem ser implementadas para transceptores CAN externa

galvanicamente separados ea phyCORE-MPC555. isto é
Recomendamos que utilize um Hewlett Packard HCPL06xx ou um jejum opto-acoplador
Toshiba TLP113. Parâmetros para configurar um sistema CANbus adequada são
encontrados nas normas DS102 da CIA 1 ( CAN em Automação) Interest Group do fabricante
Usuário e.
A fim de assegurar a transmissão de mensagem correcta via o barramento CAN, uma resistência
de terminação 120 Ohm deve ser ligado a cada uma das extremidades do barramento CAN
entre os pinos entrega os sinais CAN_H e CAN_L.
1
CiA CAN em Automação -.Founded março 1992, a Cia fornece, informações de produtos e marketing técnica com o objectivo
de promover a imagem da Controller Area Network e fornecendo um caminho para futuros desenvolvimentos do protocolo
CAN.

interfaces seriais
Configuração do transceptor on-board:
Usando ligações em ponte J20 e J21, os transceptores no U12 e U13 pode ser ligado à posição de
espera (2 + 3). Além disso, é possível configurar o tempo de subida através de resistores para fechar
ambas as ligações em ponte em 1 + 2 (deixando 2 + 3 aberto). Com o uso de taxas de transmissão mais
baixas, este alcança uma redução de emissões de ruído no barramento CAN. Mais informações podem
ser encontradas nas folhas de dados para os chips / 82C251 transceptor Philips 82C250.
7.3 BDM-Debug Interface
O MPC555 oferece uma interface fundo on-chip Debug (BDM). Esta interface permite o acesso
de depuração externo para o controlador sem necessidade de qualquer software de serviço ou
firmware, como um programa de monitor, no chip. Essa interface de depuração interna contém,
além disso, hardware possui uso de suporte com os sistemas comuns de desenvolvimento
transversais e ambientes de depuração, tais como Metrowerks' CodeWarrior. Por exemplo, o
MPC555 apresenta registros de ponto de interrupção internas que permitam a depuração na
memória Flash ROM.
A interface BDM on-chip se estende a partir do processador MPC555 aos conectores Molex
alinhando as bordas do módulo phyCORE. conversor de sinal BDM circuito externo, como
um Wiggler, permitem a conexão do MPC555 a um host-PC para fins de depuração e
download de código. Por favor, note que o Conselho de Desenvolvimento para o
phyCORE-MPC555 contém tal conversor de circuitos de sinal BDM, através do qual
decodificado sinais BDM são encaminhadas para um conector DB-25 em P1. Isto permite
uma fácil ligação do phyCORE-MPC555, tal como montado em uma placa de
desenvolvimento, a um host-PC para o arranque, transferência de código de usuário e
depuração.
Além disso, os sinais de BDM originais a partir do processador MPC555 estão disponíveis
em um conector de cabeçalho de 10 pinos a X4 na placa do desenvolvimento
phyCORE-MPC555. A conexão com outros 3 rd
dispositivos partido BDM é possível utilizar este conector BDM ( referem-se à Figura 10).

phyCORE-MPC555
Figura 10 mostra a atribuição de pinos para o pino 10-X4 conector BDM na placa do
desenvolvimento phyCORE-MPC555.
phyCORE Pin BDM phyCORE Pin

Connector
X1D36 VFLS0 1 oo 2 / SRESET X1C10

X1C32 GND 3 oo 4 DSCK X1C35
X1D34 GND 5 oo 6 VFLS1 X1D37
X1D10 / HRESET 7 oo 8 DSDI X1C33
X VCC 9 oo 10 DSDO X1D35
Figura 10: 10 pinos BDM conector e pinos correspondentes do phyCORE-

Conector
X A tensão de alimentação para o conversor de BDM externo depende do tipo usado. Para obter
informações adicionais, por favor consulte a folha do conversor de dados que o acompanha.

Relógio de tempo real
8 Real-Time Clock RTC-8564 (U10)
O phyCORE-MPC555 está equipado com um relógio de tempo real. Este dispositivo RTC
fornece os seguintes recursos:
• comunicação serial sobre o I 2 C barramento (endereço 0xA2) até 400 ciclos de enlace
kHz
• Consumo de energia I 2 barramento C
activa (400 kHz): <1 mA
Eu 2 C inactiva autocarro, CLKOUT pino inactivo: <1 μ UMA
• função de relógio com calendário quatro anos
• bit século para o ano 2000 conformidade

• temporizador Universal com alarme e estouro indicação
• formato de 24 horas
• palavra automática incremento endereço

• alarme programável, temporizador e interromper funções
Se o phyCORE-MPC555 é equipado com uma bateria (VBAT), o Real-Time Clock é executado

independentemente da fonte de alimentação da placa.
Programação do relógio de tempo real é feita através da I 2 barramento C (endereço 0xA2

/ 0xA3) com a ajuda de portas SGPIOC7 (SCL) e SGPIOC6 (SDA). Na configuração
padrão, estes pinos de porta processador está ligado ao I 2 barramento C utilizando as
resistências de 100 ohm R38 e R39. Desde o MPC555 não está equipado com um I
interno 2 C controlador, o protocolo deve ser gerado com o software.
O Real-Time Clock também fornece uma saída de interrupção que se estende ao sinal /
WAKEUP via Jumper J15. Ocorre uma interrupção em caso de um alarme de despertador,
alarme temporizador, estouro de temporizador e contador de eventos. Tem que ser afastada
pelo software. Com a função de interrupção do Real-Time Clock pode ser utilizado em várias
aplicações. Fechando a ligação em ponte J15 permite cronometrado controlada de despertar do
phyCORE-MPC555, incluindo o arranque e operação de modo de potência reduzida.

phyCORE-MPC555
Se a interrupção RTC deve ser usada como uma interrupção de software que está ligado à
entrada de interrupção correspondente do processador, o sinal / FITRef deve ser ligado
externamente com um processador de entrada de interrupção.
Informações adicionais sobre os registros relógio em tempo real podem ser encontrados na ficha de
dados RTC acompanha.
Cuidado:
Após a ligação da alimentação de tensão ou após um reset, o relógio de tempo real gera
não interrompe, como o relógio deve primeiro ser inicializado.

Especificações técnicas
9 Especificações técnicas
As dimensões físicas da phyCORE-MPC555 são representados em

Figura 11.
57
50,6
47,6
ø 2,7
3,3
ø 0,9 6
ø 0,9
71,5
ø 0,7 ø 0,7
6
ø 2,7
As medições são em milímetros
Figura 11: Dimensões

phyCORE-MPC555
A altura de todos os componentes no lado de topo da placa de circuito impresso é ca.

4,5 mm. O PCB em si é aproximadamente 1,25 mm (+/- 10%) de espessura 1.
Os pinos do conector Molex estão localizados no lado inferior da placa de circuito impresso, orientados
paralelamente aos seus dois lados compridos. A altura máxima de componentes no lado de baixo da placa
de circuito impresso é de 2 milímetros.
Dados adicionais técnico:
Parâmetro requisitos Características

dimensões 72 mm x 57 mm
Peso ca. 25 g com máx. memória
Umidade máx. 95% rF não
condensado
Temp de armazenamento. Alcance - 40 ° para +90 ° C
Temp operacional.
Alcance:
extendida 0 ° Para C 70 ° C
- 40 ° Para C 90 ° C
As tensões de funcionamento:
Tensão 3.3V 3.3 V ± 5% 5 V ± 5%

tensão 5V Vbat: 3 de V-10%
Operando Consumo frequência de 40 MHz

de energia:
Tensão 3.3V 1 MByte flash Typ. 300 mA

tensão 5V SRAM 512 kByte Typ. 40 mA 2
Tensão 3.3V 4 MByte flash Typ. 620 mA

tensão 5V SRAM 4 MByte Typ. 40 mA 2
fonte de alimentação da bateria: Vbat = 3 V de tensão de 5 V Menos do que 10 μ UMA
RTC e SRAM interna em = 0 V Voltagem de 3,3 V = 0
MPC555 V
Tabela 9: Dados técnicos
Estes dados aplicam-se às configurações padrão no momento da impressão deste manual.
1: Aplica-se a todos os PCBs 1169.2 e superiores. espessura PCB para versões PCB anteriores foi de 1,1 mm. 2: Sem I / O acesso e
carga de MIOS, TPU, ADC etc.

Especificações técnicas
Conectores na phyCORE-MPC555:
Contate linhas no módulo:

Fabricante: Molex
Número de pinos por linhas de contato: 160 (2 linhas de 80)
Molex número de peça: 52760-1679 (sem chumbo)
PHYTEC número de peça: VM042
Os conectores Molex acasalamento com os povoar o phyCORE-MPC555 estão

disponíveis em dois tamanhos diferentes. A altura acoplado dada descreve a
distância entre os dois PCBs se conectam.
• altura Componente 5 mm, altura de 6 milímetros acoplado
Número de pinos por linha de contacto: 160 (2 linhas de 80)

Molex número de peça: 55091-1679 (sem chumbo)
PHYTEC número de peça: VB082
• altura componente 9 mm, altura 10 milímetros acoplado
Número de pinos por linha de contacto 160 (2 linhas de 80)

número do tipo molex 53553-1679 (sem chumbo)
PHYTEC número de peça: VB085
Os diagramas mecânicos correspondentes dos elementos de contacto podem ser encontradas em www.molex.com
.
De modo a calcular com precisão o espaço livre disponível dado o espaçamento ao

longo da PCB fornecido por os conectores Molex, a altura máxima dos
componentes no lado de baixo do phyCORE deve ser subtraído a partir do perfil
dos conectores Molex. Por exemplo, a 10 mm de altura Molex conector
rendimentos 8 mm de espaço (10 mm menos 2 mm) entre o phyCORE-MPC555 e
circuitos de alvo em que está integrado.

phyCORE-MPC555
10 Dicas para manusear o módulo
Manipulação do quartzo na phyCORE-MPC555
A remoção do quartzo padrão não é aconselhável dada a natureza compacta do módulo. Caso
isto, contudo, ser necessário, certifique-se de que as placas, bem como componentes e
tomadas circundantes permanecem intactas enquanto unsoldering. Superaquecimento da
placa pode causar as almofadas de solda para soltar, tornando o módulo inoperável. aquecer
cuidadosamente conexões vizinhos em pares. Depois de alguns alternâncias, componentes
pode ser removido com a ponta de solda-ferro. Como alternativa, uma pistola de ar quente
pode ser usado para aquecer e soltar as amarras.
Integrando a phyCORE-MPC555 na Aplicação Circuitos

integração bem sucedida no usuário circuitos alvo depende se o layout para as ligações
GND corresponde aqueles do módulo phyCORE. Recomenda-se que o circuito de aplicativo
de destino está equipado com uma camada dedicada a realizar o potencial GND. Em
qualquer caso, certifique-se de conectar todos os pinos GND sinais que são usados no
circuito de aplicação vizinhos. Para a tensão de alimentação, deve haver entre em contato
com pelo menos seis dos pinos GND vizinhos os pinos de tensão de alimentação.

Histórico de Revisão
11 Histórico de Revisão
Encontro números de versão Alterações deste manual
11-Dez-2000 manual de L-523e_1 Primeira edição.

PCM-001 PCB #
1.169,0 PCM-995
PCB # 1.174,0
01-Aug-2001 manual de L-523e_2 pequenas revisões sobre erros de ortografia e convenções. N.º 4 no Apêndice
PCM-001 PCB # adicionado.
1.169,0 PCM-995
PCB # 1.174,0
30-Apr-2003 L-523e_3 manual Descrição estendido para PCB # 1169,2. Grandes

PCM-001 PCB # revisões em seções 6.1 e 6.2.
1.169,2 PCM-995 N.º 2 e 3 do Anexo foram revistos. Esta tabela histórico de revisão
PCB # 1.174,0 acrescentou.
12-Feb-2004 manual de L-523e_4 Vista superior e inferior para corresponder PCB # 1.169,5 inserido, seção 1,2
PCM-001 PCB #
1.169,5 PCM-995 pinagem tabela 1 ajustado para corresponder PCB # 1169,5. Tabela 7
PCB # 1.174,1 para a memória de série (U8) e tabela 9 no Técnico
Especificações revisto.
04-Julho-2005 manual de L-523e_5 Seção 9, “ Especificações técnicas ”Espessura PCB
PCM-001 PCB # corrigidos e números de peças Molex ajustado para levar versão gratuita.
1.169,5 PCM-995
PCB # 1.174,1

phyCORE-MPC555

apêndices A
apêndices A
A.1 Release Notes
A seção a seguir contém infomation sobre desvios em relação à descrição neste

manual.
Mudanças na revisão: PCB1169.0 através 1.169,5
1. Se o P640 GAL está instalado, a função de Jumpers J2, J3, J4

e J5 é diferente ao que está descrito no seção 3:
J5, J3, J4 Esses jumpers configurar o modo de relógio do MPC555. Durante a fase
activa das / PORESET, o padrão de bits disponíveis nas MODCK [1..3] pinos
é lido pelo processador MPC555. Somente as configurações padrão
utilizando oscilador de quartzo e do MPC555 são mostrados abaixo. A
configuração padrão depende da freqüência do quartzo externo preencher o
módulo. opções de configuração para usar uma fonte de relógio externo pode
ser encontrada no manual do usuário MPC555.
1 + 2, 2 + 3, 2 + 3 X 20 MHz de quartzo, de modo mole activada

(MODCK [1..3] = 011)
1 + 2, 1 + 2, 2 + 3 20 MHz de quartzo, de modo mole desactivada (MODCK
[1..3] = 001)
1 + 2, 2 + 3, 2 + 1 4 MHz quartzo, coxo-modo activado (MODCK [1..3] = 010)

J2 J2 determina a fonte do Hard Reset Configuração Word (HRCW).
Durante / HRESET, o HRCW configura o processador MPC555.
1 + 2 X O HRCW é lido através do barramento de dados. Excepto D20, os dados

bus está ligado ao pull-down resistores e, consequentemente, garante uma
palavra de dados válido. J1 configura D20 e determina a memória flash interna ou
externa como fonte de código de inicialização.
2+3 A palavra padrão interno é lido como HRCW

phyCORE-MPC555
2. O recurso de desligamento não é suportada atualmente devido a uma

problema com o processador MPC555.
3. Nenhuma das revisões PCB suporta a função pronto / ocupado em

/ IRQ5 (MODCK1). Se o / IRQ5 deve ser controlado externamente usando botão S5 do
Conselho de Desenvolvimento PCM-995, em seguida, R37 deve ser removido.

Índice
Índice
/ H
/ WAKEUP Signal ............... 25, 29 difícil de lazer
Configuração Palavra ............... 32

UMA
Sugestões para manusear o módulo
Alarme de interrupção de saída ............. 25 .................................... 53
B Eu
BDM Connector ........................ 47 Eu 2 C autocarro ....................................... 25

BDM depuração interface ............... 46 Frequência ............................... 40
BRX ........................................... 35 Eu 2 C interface .............................. 40
Introdução ................................. 1
C
POSSO
J
O isolamento óptico ..................... 24 J2 56 ................................................
Sinais TTL ............................ 24 J3 ................................................ 56
Interface CAN ........................... 45 J4 ................................................ 56
PODE transceptor ...................... 26 J5 ................................................ 56
Chip-Select Signal ..................... 35
Relógio ......................................... 31
M
Modo Relógio ............................... 31 Memória Banks .......................... 38
Contato Linhas ............................ 52 Configuração de memória ........ 24, modelo 26
Memória Depois Redefinir .............................. 33
E
EEPROM, de série 40 ....................... Tempo de execução .................................. 35
EMC ............................................ 1 MODCK .................................... 31
ESD ............................................. 1 Molex ......................................... 52
F O
Características ....................................... 2 ORX ............................................ 35
Memória Flash ..................... 23, 36
P
On-Board ..................... ........... 36
On-Chip .................................. 36 P640 ........................................... 56
Fram série ............................ 40 Pino Descrição ............................ 7
Pinagem ......................................... 19
G
PLPRCR .................................... 28
GND Conexão ....................... 53 Modo de economia de energia ................. 28
Fonte de energia
SRAM interna ....................... 23

phyCORE-MPC555
Power System ............................ 28 Solda Jumpers .......................... 20

Comportamento de Desligamento .................. 29 SRAM, de série 40 ............................
Power-On Comportamento .................. 29 Sistema Start-up
Power-On Reset ........................ 31 Configuração ......................... 31
Tensão de alimentação
Q
Memória de série ........................ 26
Quartzo .................................. 23, 56 Tensão de alimentação .......................... 28
Synchronous BURST-SRAM ... 38
R
configuração do sistema ................ 31
Real-Time Clock ....................... 48 Memória do Sistema ........................ 33
Voltagem de referência ..................... 23
Comportamento Reset .......................... 28
T
RS-232 Especificações técnicas ........... 50
Sinais TTL ........................... 25 Resistência de terminação ................. 45
RS-232 44 ....................... TEXPS ....................................... 28
RTC ........................................... 40
você
S
U8 .............................................. 40
Interfaces de série 44 ........................
W
Memória de série .......................... 40
SMT conector ........................... 7 Wake-Up Comportamento .................... 29

Sugestões para melhorar
Documento: phyCORE-MPC555
número do documento: L-523e_5, julho de 2005 Como
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(6131) 9221-33

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• PHYTEC Meßtechnik GmbH 2005 Ordenação No. L-523e_5

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phyCORE-MPC555

Edição julho 2005

Um produto de uma companhia holding de tecnologia PHYTEC

EUROPA AMÉRICA DO NORTE

Informações sobre + 49 (800) 0749832 1 (800) 278-9913

Suporte + 49 (6131) 9221-31 1 (800) 278-9913

Fax: + 49 (6131) 9221-33 1 (206) 780-9135

Local na rede Internet:http://www.phytec.de http://www.phytec.com

5 º Edição: julho 2005

• PHYTEC Meßtechnik GmbH 2005, L-523e_5

Prefácio................................................. .................................................. ........ 1

1 Introdução ................................................. ........................................ 1

1.1 Diagrama de blocos ............................................... ............................... 4

1.2 Vista do phyCORE-MPC555 ........................................... ....... 5

2 Pino Descrição ................................................ .................................... 7

3 Jumpers ................................................. ............................................. 19

4 Power System and Behavior Redefinir ............................................. ..... 25

5 Start-up de configuração do sistema ............................................. ........... 27

5.1 Power-on reset Fase ............................................ .................... 27

5.2 Hard Reset Configuração Palavra ............................................. .... 28

6 Memoria do sistema ................................................ ................................. 29

6.1 Memória Modelo depois de Eliminar ............................................. ............ 29

6.2 Modelo de memória Runtime .............................................. .............. 31

6.3 Flash Memory ............................................... .............................. 32

6.3.1 Memória interna flash do MPC555 ........................ 32

6.3.2 Flash Externo Memória (U2, U3) ................................. 32

6,4 síncrona BURST-SRAM (U4 - U7) 33 ..................................

6,5 memória de série (U8) ............................................ ....................... 34

7 As interfaces série ................................................ ................................. 37

7.1 RS-232 ............................................. ............................ 37

7.2 Interface CAN ............................................... .............................. 38

7.3 BDM-Debug Interface ............................................. ................... 39

8 Relógio de tempo real RTC-8564 (U10) ....................................... ............ 41

9 Especificações técnicas ............................................... ..................... 43

10 Dicas Para Lidar com o Módulo ............................................ ............ 46

11 História Revisão ............................................... ................................. 47

Apêndices A ................................................ .............................................. 49

A.1 Release Notes ............................................. ................................. 49

Índice ................................................. .................................................. ......... 51

• PHYTEC Meßtechnik GmbH 2005, L-523e_5

Índice de Figuras e Tabelas

Figura 1: Diagrama de blocos phyCORE-MPC555 .......................................... 4 ..

Figura 2: Vista do phyCORE-MPC555 ......................................... ......... 5

Figura 3: pinagem do phyCORE-MPC555 (Vista inferior) ...................... 7

Figura 4: Numeração dos pads de ligação em ponte .......................................... ........ 19

Figura 5: Localização da Jumpers (Controller Side) e

Figura 6: Localização do Jumpers (conector da lateral) e

Figura 7: Power Concept ............................................. .............................. 25

Figura 8: Modelo de memória padrão após Redefinição de hardware ........................... 29

Figura 9: Eu 2 C Escravo Endereço da memória de série (U8) ........................... 35

Figura 10: 10 pinos BDM conector e pinos correspondentes do

Figura 11: Dimensões ............................................. ..................... 43

Tabela 1: arranjo de pinos do conector phyCORE-X1 ...................................... 18

Mesa 2: Configurações de jumper ................................................ .......................... 24

Tabela 3: Configuração do Modo Relógio via Jumpers J2, J3 e J4 ............... 27

Tabela 4: Duração Mapa memória ............................................ ................... 31

Tabela 5: dispositivo de memória flash e Fabricantes Overview ................ 32

Tabela 6: Opções de memória para o BURST-SRAM síncrona ............ 33

Tabela 7: Opções de memória para o U8 memória Serial .............................. 34

Tabela 8: Eu 2 C Endereço da Memória Serial ............................................ . 35

Tabela 9: Dados Técnicos ............................................. ............................... 44

• PHYTEC Meßtechnik GmbH 2005, L-523e_5

Este Manual de Hardware phyCORE-MPC555 descreve o projeto e funções do módulo.