EE610 Eletrônica Digital I

Prof. Fabiano Fruett

Email: fabiano@dsif.fee.unicamp.br

2_b Família CMOS

2. Semestre de 2007

CMOS A 1

Circuitos lógicos-digitais
Família CMOS

• Transistor MOS, revisão dos conceitos

• Inversor
• Característica de transferência
• Comportamento dinâmico
• Portas lógicas
• Portas de transmissão

CMOS A 2

1
Estrutura física do NMOS tipo enriquecimento

0.02 µm ≤ Espessura
do óxido ≤ 0.1 µm

Estado da arte:
L ≅ 0.045 µm
1 µm ≤ L ≤ 10 µm
2 µm ≤ W ≤ 500 µm Espessura
do óxido ≅ 1.5 nm
Fig. 5.1
CMOS A 3

Indução do canal

Região depletada de portadores

CMOS A Fig. 5.2 4

2
 VGS > Vt e
VDS pequeno
Condutância controlada por VGS

CMOS A Fig. 5.3 5

VGS > Vt e
Estreitamento do canal
VDS ⇑

CMOS A Fig. 5.5 6

3
 Corrente de dreno iD versus a tensão
dreno-fonte vDS , para vGS > Vt

CMOS A Fig. 5.6 7

Característica iD - vDS para um NMOS

Região linear (Triodo):

W 1 2 
iD = kn´  ( vGS − Vt ) vDS − vDS 
L 2

Região de saturação:
Sendo que:
1 'W kn´ = µ n Cox
A
kn ( vGS − Vt )
2
iD =  V 2 
2 L
CMOS A Fig. 5.11 8

4
 Mobilidade de elétrons: µn  580 cm 2 /Vs

Espessura do óxido: tox = 0, 02 a 0,1 µm

Permissividade do óxido:
ε ox = 3,97ε 0
= 3,97 × 8,85 ×10−14 = 3,5 × 10−13 F/cm

Capacitância do óxido:
Cox = ε ox / tox
= 1, 75 fF/µm 2 para tox = 0, 02 µm
= 0,35 fF/µm 2 para tox = 0,1 µm

Parâmetro de transcondutância do processo:

kn´ = µn Cox
 100 µA/V 2 para tox = 0, 02 µm
 20 µA/V 2 para tox = 0,1 µm
CMOS A Fonte: Sedra Tabela 5.1 9

Característica iD – vGS do NMOS na saturação

1 'W
kn ( vGS − Vt )
2
iD =
2 L

Vt = 1 V e k’n(W/L) = 0.5 mA/V2

CMOS A Fig. 5.12 10

5
Característica iD - vDS para o PMOS

CMOS A 11

Simbologia

CMOS A 12

6
 Seção transversal de um circuito
integrado CMOS substrato P

CMOS A Fig. 5.9 13

Modulação do comprimento do canal

CMOS A 14

7
 A função do substrato – O Efeito de Corpo

vSB
Vt corrigido: Parâmetro de efeito de corpo:

2qN Aε S
Vt = Vt 0 + γ  2φ f + VSB − 2φ f  γ=
Cox
CMOS A 15

MOSFET tipo depleção

Este dispositivo possui um canal pré-implantado
Ao contrário do MOSFET tipo enriquecimento,
não há a necessidade de induzir o canal.

CMOS A 16

8
MOSFET tipo depleção

CMOS A 17

Comparação das características iD-vGS

para transistores MOSFETs operando na
região de saturação

CMOS A 18

9
 Inversor CMOS

simplificado

CMOS A Fig. 5.55 19

Operação estática do circuito para vI = VDD

CMOS A Fig. 5.56 20

10
 CMOS A Fig. 5.5721

Características desejáveis de um inversor CMOS

(em operação estática):
• Excursão do sinal de saída máxima possível, indo
de 0 a VDD.
• Margens de ruído largas e simétricas.
• Dissipação de potência estática mínima em ambos
os estados de operação.
• Baixa resistência de saída.
• Capacidade de operar com altas correntes de saída
em ambos os sentidos.
• Resistência de entrada infinita

CMOS A 22

11
Característica de transferência de tensão do inversor
CMOS quando QN e QP estão casados

Fig. 13.5
CMOS A 23

Limites entre operação estática e

dinâmica

CMOS A 24

12
 Característica de transferência de tensão
do inversor CMOS

Fig. 5.58
CMOS A 25

Projeto buscando simetria

O inversor CMOS é normalmente projetado
usando as dimensões mínimas de canal para
os transistores NMOS e PMOS. A largura
W no NMOS é normalmente 1,5 a 2 vezes o
valor de L e a largura do PMOS µn/µp vezes
maior. Isto garante simetria na CTT, na
capacidade de corrente (fonte e sorvedouro)
e no tempo de atraso de propagação.

CMOS A 26

13
Análise do atraso de propagação de sinal no
inversor

Fig. 13.6
CMOS A 27

Operação dinâmica

Fig. 5.59
CMOS A 28

14
 Conselhos para projetistas
• Minimizar a capacitância C
– Layout, dimensões mínimas

• Compromisso * W/L, + tP, mas * C

• * VDD, + tp, mas * PD [geralmente VDD é

determinado pela tecnologia]

CMOS A 29

Layout do inversor CMOS

substrate contact (p+)
n-well contact (n+)
n-well polysilicon
diffusion contacts

n+ diffusions
p+ diffusions

polysilicon contacts

CMOS A 30

15
Exercício A: Ache uma expressão para Vth em
função de VDD, Vtp, Vtn, k’p(W/L)p e k’n(W/L)n.
Para simplificar chame k’p(W/L)p=kp e
k’n(W/L)n=kn.

a] Quais seriam as variáveis de projeto que

você usaria para alterar o ponto Vth?
b] Como projetar o inversor CMOS para fazer
Vth=VDD/3 e para Vth=2VDD/3?

CMOS A 31

Exercício B: Um inversor CMOS utiliza

dispositivos canal n e canal p de tamanhos
idênticos. Se µn=2µp, Vt=1 V e VDD=5V,
obtenha:
a] VIL, VIH, Vth e as margens de ruído.
b] Desenhe a CTT deste inversor.
c] Repita a CTT para VDD=10 V

Sugetão: Simule em Pspice, compare e faça

seus comentários.

CMOS A 32

16
Exercício C: Um inversor MOS tem um tempo de
atraso na propagação de 1.2 ns quando carregado por
um circuito similar:
• a] Se a corrente disponível para carregar a capacitância de
carga é metade daquela disponível para descarregá-la, que
valores de tPLH e tPHL você espera?
• b] Se o atraso na propagação aumenta em 70% quando
uma capacitância externa de 1 pF é acoplada à saída do
inversor, qual o valor da capacitância combinada interna de
entrada e saída?
• c] Sem a capacitância externa de 1 pF e retirando-se o
inversor de carga observa-se uma redução de 40 % no
atraso de propagação. Qual a sua estimativa para os valores
das capacitâncias internas de saída e de entrada?

CMOS A 33

17