2 SISTEMAS DIGITAIS HARDWIRED

2.1 METODOLOGIA PARA PROJETO DE SISTEMAS DIGITAIS HARDWIRED

A) NÍVEL RTL (Register–Transfer Level)

1. Descrição do algoritmo em fluxograma usando o conceito de estados;

2. Especificação do DATA PATH usando componentes de uma biblioteca, ou a serem
projetados;
3. Especificação do CONTROLADOR por meio de:
3.1 Diagrama de Estados no modelo MOORE, com saídas não especificadas;
3.2 Tabela de Saídas.

B) NÍVEL LÓGICO

1. Síntese do DATA PATH:

1.1 projeto dos componentes necessários – UNIDADES FUNCIONAIS E
REGISTRADORES;
1.2 seleção dos componentes em uma biblioteca.
2. Síntese do CONTROLADOR:
aplicação do método clássico de Huffman.

C) ESTRUTURA GERAL: Arquitetura nível RTL

CLOCK DADOS DE
ENTRADA

SINAIS DE CONTROLE
CONTROLADOR DATA PATH
ENTRADAS (MEFs)
EXTERNAS SAÍDAS

DADOS DE
SAÍDA

VARIÁVEIS DE STATUS

ELETRÔNICA DIGITAL III 1

 2 Sistemas Digitais Hardwired
Definições:

- DATA PATH: módulo de processamento de dados, para manipulação aritmética e lógica.

- CONTROLADOR: módulo de decisão.

- VARIÁVEIS tipo CONTROLE: entradas externas e variáveis de status.

- VARIÁVEIS tipo DADOS: dados de entrada e de saída.

Exemplo 1:

Projeto do sistema digital HARDWIRED para executar um algoritmo de multiplicação por

somas sucessivas de 2 números de 4 bits, conforme o esquema:

M1 M2

4 4

INÍCIO
SISTEMA
DIGITAL
CLK (Algoritmo)

FIM R
onde,

- M1: Multiplicador (4 bits)

- M2: Multiplicando (4 bits)
- R: Resultado (8 bits)
- INÍCIO: Entrada externa para iniciar o algoritmo
- FIM: Saída para indicar o fim do processamento
- CLK: Sinal de clock

ELETRÔNICA DIGITAL III 2

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- Nível RTL:

1. FLUXOGRAMA COM ESTADOS ROTULADOS

INÍCIO A

Ler
M1, M2

CNT = 0
B
R=0

≠ =
CNT: M2

R = R+M1 C FIM D
CNT = CNT+1

ELETRÔNICA DIGITAL III 3

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2. ESPECIFICAÇÃO DO DATA PATH
M2 M1

4 4

LM2 REGISTRADOR LM1 REGISTRADOR

M2 M1

4 4
8
CLR-R
REGISTRADOR
LR R COMPARADOR
“0”

8 4 4 I

CLR-C
MS Nibble CONTADOR
INC CRESCENTE
SOMADOR MÓD. 16

8 8 4

3. ESPECIFICAÇÃO DO CONTROLADOR

3.1 Diagrama de Estados modelo MOORE com saídas não especificadas

RESET ���������
INÍCIO
A/__

INÍCIO
���������
INÍCIO
B/__
I̅ I

I̅ C/__ I D/__ INÍCIO

ELETRÔNICA DIGITAL III 4

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3.2 Tabela de Saídas

SAÍDAS
ESTADOS LM1 LM2 LR CLR-R CLR-C INC FIM

A 0 0 0 0 0 0 0

B 1 1 0 1 1 0 0

C 0 0 0 0 0

D 0 0 0 0 0 0 1

Nota: No estado C, os sinais de controle LR e o INC devem ser do tipo “PULSADO”.

- Arquitetura Geral RTL:

M1 M2

4 4
CLK

LM1
LM2
INICIO
CONTRO- LR (Pulsado)
LADOR CLR-R DATA
MEFs PATH
CLR-C
I INC(Pulsado)

8
FIM R

- Tratamento dos Sinais de Controle Pulsados:

CLK

ENABLE

LR

INC

ELETRÔNICA DIGITAL III 5

 2 Sistemas Digitais Hardwired

Nota: O sinal ENABLE, interno ao controlador, habilita a passagem ou não do CLK pelas portas
AND, gerando pulsos alternados de LR e INC.

- Nível Lógico:

1. Síntese do DATA PATH: usar componentes já projetados.

2. Síntese do CONTROLADOR: no método de HUFFMAN.

LM1
INICIO LM2
CONTRO- LR
LADOR
MEFs CLR-R
CLR-C
I INC
FIM
CLK

3.3 Tabela de Transição de Estados

INICIO, I ENTRADAS SAÍDAS

ESTADOS 00 01 11 10 LM1 LM2 LR CLR-R CLR-C INC FIM
A A A B B 0 0 0 0 0 0 0
B C D D C 1 1 0 1 1 0 0
C C D D C 0 0 1 0 0 1 0
D A A D D 0 0 0 0 0 0 1
Comparando os estados, observa-se pelas suas saídas que eles são todos incompatíveis e,
portanto, não é possível a minimização da TTE.

ELETRÔNICA DIGITAL III 6

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3.4 TTE Assinalada (arbitrariamente)

INICIO, I ENTRADAS SAÍDAS

Q1 Q 0 00 01 11 10 LM1 LM2 LR CLR-R CLR-C INC FIM
(A) 00 00 00 01 01 0 0 0 0 0 0 0
(B) 01 11 10 10 11 1 1 0 1 1 0 0
(C) 11 11 10 10 11 0 0 1 0 0 1 0
(D) 10 00 00 10 10 0 0 0 0 0 0 1

- Utilizando FFs tipo D:

INICIO, I INICIO, I
Q1 Q 0 00 01 11 10 Q1 Q 0 00 01 11 10
(A) 00 (A) 00 1 1
(B) 01 1 1 1 1 (B) 01 1 1
(C) 11 1 1 1 1 (C) 11 1 1

(D) 10 1 1 (D) 10

D1 = Q0 + INICIO · Q1 D0 = INICIO · ��
Q��0 · ��
Q�1� + I̅ · Q0

Q1 Q1 Q1
Q0 0 1 Q0 0 1 Q0 0 1
0 0 0
1 1 1 1 1 1

LM1 = Q0 · ��
Q�1� LM2 = Q0 · ��
Q�1� LR = Q0 · Q1

Q1 Q1 Q1 Q1
Q0 0 1 Q0 0 1 Q0 0 1 Q0 0 1
0 0 0 0 1
1 1 1 1 1 1 1

���1�
CLR − R = Q0 · Q ���1�
CLR − C = Q0 · Q INC = Q0 · Q1 FIM = Q1 · ����
Q0

ELETRÔNICA DIGITAL III 7

 2 Sistemas Digitais Hardwired
3.5 Circuito Lógico

Variáveis
de saídas
PULSADAS

CONTROLADOR

Exemplo 2:

Especificação do sistema digital HARDWIRED no nível RTL para executar um algoritmo de

extração da raíz quadrada de números perfeitos de 8 bits, usando a progressão aritmética dos
números ímpares, conforme o esquema:

X
8
INÍCIO
SISTEMA
DIGITAL
CLK (Algoritmo)

SUCESSO FIM Y

Y = √X

ELETRÔNICA DIGITAL III 8

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Onde:

- X: Radicando (8 bits)
- Y: Resultado (4 bits)
- INICIO: Entrada externa para iniciar o algoritmo
- FIM: Saída para indicar o fim do processamento
- CLK: Sinal de clock
- SUCESSO: Saída para indicar processamento de número perfeito

Algoritmo – Exemplo

Y = √36

Progressão Aritmética de números ímpares:

1 + 3 + 5 + 7 + 9 + 11 = 36

PA com 6 termos, portanto:

Y=6

Algoritmo em Pseudo-Linguagem – Procedimento Auxiliar

PROCEDURE (X,Y)
Integer NI, SNI, Y; //NI – Número Ímpar; SNI – Soma de Números Ímpares

Begin
NI = 1;
Y = 0;
SNI = 0;

While SNI < X Do

Begin
SNI = SNI + NI; // Soma dos números ímpares gerados
NI = NI + 2; // Gerador de números ímpares
Y = Y + 1; // Contador de números ímpares
End
If SNI = X then (SUCESSO, FIM, Y)
else ERRO; // Número não perfeito

End

ELETRÔNICA DIGITAL III 9

 2 Sistemas Digitais Hardwired
1. FLUXOGRAMA COM ESTADOS ROTULADOS:

INÍCIO A

Ler
X

NI = 1
Y=0 B
SNI = 0

< ≥
SNI: X

SNI = SNI + NI C ≠ =
SNI: X

NI = NI + 2 FIM FIM
D F E
Y=Y+1 Erro Sucesso

ELETRÔNICA DIGITAL III 10

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2. ESPECIFICAÇÃO DO DATA PATH:

“1”
X
8
8

SEL-NI 0 1 REGISTRADOR
MUX LX X

8
8
CLR-S
REGISTRADOR REGISTRADOR
LSNI SNI LNI NI

8 “2”
8 8
8

SEL-S 0 1 COMPARADOR
MUX
8
I MeX
8

CLR-Y
SOMADOR CONTADOR
CRESCENTE
INC MÓD. 16
8
4

ELETRÔNICA DIGITAL III 11

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3. ESPECIFICAÇÃO DO CONTROLADOR:

3.1 Diagrama de Estados Modelo MOORE com Saídas não Especificadas

RESET ���������
INICIO

A / __

INICIO

B / __

MeX
������ , I̅
MeX ������ , I
MeX ���������
INICIO
���������
INICIO C / __

MeX

������ , I̅
MeX ������ , I
MeX
F / __ D / __ E / __

INICIO INICIO

3.2 Tabela de Saídas:

SAÍDAS
ESTADOS SEL-NI CLR-S CLR-Y LSNI LNI LX SEL-S INC SUCESSO FIM
A 1 0 0 0 0 0 0 0 0 0
B 1 1 1 0 1 0 0 0 0
C 0 0 0 0 0 0 0 0 0
D 0 0 0 0 0 1 0 0
E 0 0 0 0 0 0 0 0 1 1

F 0 0 0 0 0 0 0 0 0 1

ELETRÔNICA DIGITAL III 12

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- ARQUITETURA GERAL RTL

8
CLK
SEL-NI
C
O CLR-S
INICIO N CLR-Y
T DATA
R LSNI (pulsado)
MeX PATH
O LNI (pulsado)
L
I A LX
D SEL-S
O
R INC(Pulsado)

MEFS

4
FIM Y

SUCESSO

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ELETRÔNICA DIGITAL III 13