Apostila Teorica Digital 2

UNIVERSIDADE FEDERAL DE PERNAMBUCO
Departamento de Engenharia Elétrica e Sistema de Potencia - DEESP
Eletrônica Digital
Prof. Francisco Neves

Prof. Marcelo Cabral Cavalcanti
2008.2
Eletrônica Industrial - Digital
Profs. Francisco Neves e Marcelo Cabral Cavalcanti
Sistemas de Numeração
Sistema Binário
Algarismos: 0 e 1
Decimal Binário
0 0
1 1
2 10
3 11
4 100
5 101
Conversão Binário Decimal

Decimal: 4635
5 unidades = 5 x 10º = 5
3 dezenas = 3 x 10¹ = 30
6 centenas = 6 x 10² = 600
4 milhares = 4 x 10³ = 4000
4635
Binário: 11010
0 x 2º = 0
1 x 2¹ = 2
0 x 2² = 0
1 x 2³ = 8
1 x 24 = 16
26
ou seja, 110102 =2610
Conversão Decimal Binário
51 2 25 x 2 + 1 = 51 eq. (I)
11 25 1º resto
(1)
Mas, 25 2 12 x 2 + 1 = 25 eq. (II)

05 12 2º resto
(1)
Substituindo a eq.(II) na eq.(I) temos:

(12 x 2 + 1) x 2 + 1= 51 12 x 22 + 1 x 2 + 1 = 51 eq. (III)
2º resto
12 2 6 x 2 + 0 = 12 eq. (IV)
(0) 6 3º resto
Substituindo a eq.(IV) na eq.(III) temos:

(6 x 2 + 0) x 22 + 1 x 2 + 1 = 6 x 23 + 0 x 22 + 1 x 2 + 1 = 51 eq. (V)
3º resto
2
6 2 3x2+0=6 eq. (VI)

(0) 3 4º resto
Substituindo a eq.(VI) na eq.(V) temos:

(3 x 2 + 0)x 23 + 0 x 22 +1 x 21 +1 = 3 x 24 + 0 x 23 + 0 x 22 + 1 x 21 + 1=51 eq.(VII)
4º resto
3 2 1 x 2 + 1 = 3 eq. (VIII)
(1) 1 5º resto
Substituindo a eq.(VIII) na eq.(VII) temos:

(1 x 2 +1)x 24 +0 x 23 +0 x 22 +1 x 21 +1
=1 x 25 +1 x 24 +0 x 23 +0 x 22 +1 x 21 +1 =51
5º resto
Isto significa que ao ordenarmos em ordem decrescente os restos, ou seja, n-ésimo resto,
(n-1)º resto,..., 1º resto, teremos a representação do nosso número na base binária.
Portanto: 1100112 = 5110
Podemos então simplesmente fazer:

51 2
1 25 2
1 12 2
0 6 2
0 3 2
1 1
1100112 = 5110
Caso tivermos números decimais, por exemplo: 101,1012 ou 0,37510, temos:
Vamos primeiro lembrar como podemos escrever um número em notação científica:

Por exemplo, 10,5 na base 10:
10,510 = 1 x 101 + 0 x 100 + 5 x 10-1
Podemos escrever qualquer número em uma dada base desejada pelo método acima, senão
vejamos:
101,1012 = 1 x 22 + 0 x 21 + 1 x 20 + 1 x 2-1 + 0 x 2-2 + 1 x 2-3

= 4 + 0 + 1 + 0,5 + 0 + 0,125 = 5,62510
101,1012 = 5,62510
0,37510 = X2
0,375 x 2 = 0,75 0,375 x 21 < 1 0,375 < 2-1
0,75 x 2 = 1,50 0,375 x 22 > 1 0,375 > 2-2
Mas, 2-2 = 0,250 0,375 - 0,250 = 0,125 1/ 4 de 0,5
0,50 x 2 = 1,0
3
0,37510 = 0,0112
1 x 2-3 = 0,125
1 x 2-2 = 0,25
0 x 2-1 = 0
0,37510 = 0,0112
10,510 = 1010,12
1 x 2-1= 0,5
0 x 20 = 0
1 x 21 = 2
0 x 22 = 0
1 x 23 = 8
Ao somarmos 0,5 + 2 + 0 + 8 = 10,5
Exemplo:
4,810 X2
• Parte inteira:
4 2
0 2 2
0 1
410 = 1002
• Parte fracionária:
0,8 x 2 = 1,6
0,6 x 2 = 1,2 0,810 = 0,110011001100...
0,2 x 2 = 0,4 Dízima periódica
0,4 x 2 = 0,8
Sistema Octal
Algarismos : 0,1,2,3,4,5,6,7
Conversão Octal Decimal
578 = 7 x 80 + 5 x 81 = 4710
1008 = 0 x 80 + 0 x 81 + 1 x 82 = 6410
778 = 7 x 80 + 7 x 81 = 6310
Conversão Octal Binário
Octal Decimal Binário

Ou
Regra prática
4
2 8
000 0
001 1
010 2
011 3
100 4
101 5
110 6
111 7
3768 = 011111110 2
3 7 6
Conversão Binário Octal
Binário Decimal Octal

Ou
Regra prática (separando de 3 em 3)
Conversão Decimal Octal

72810 = X8
728 8
08 91 8
(0)11 11 8
(3) (3) 1
72810 = 13308
Sistema Hexadecimal
0,1,2,3,4,5,6,7,8,9,A,B,C,D,E,F
Conversão Hexadecimal Decimal

2B316 =3 x 160 + 11 x 161 + 2 x 162 = 69110
Conversão Hexadecimal Binário

Conversão Binário Hexadecimal Regra prática (separando de 4 em 4)
2B316 = 001010110011 2
2 B 3
Conversão Decimal Hexadecimal
100010 16
(8) 62 16 100010 = 3E816
(14) 3
pois 1410 = E16
5
Operações aritméticas com números em binário
Adição
0+0=0
0+1=1
1+0=1
1 + 1 = 10
1 + 1 + 1 = 11
11111
0110110
+1111011
10110001
Subtração
0–0=0
1–0=1
1–1=0
0 – 1 = 1 e empresta 1
111 1000
-100 - 0111
011 0001
Multiplicação
0x0=0
0x1=0
1x0=0
1x1=1
11010
x 10
00000
11010_
110100
Divisão
110100 10
10__ 11010
010
0010
000
6
Variáveis e Funções lógicas
- Conceitos: Grandezas analógicas e digitais

- Valores que podem ser assumidos
1 variável : V ou F ( 1 ou 0 respectivamente)
2 variáveis
A B
0 0
0 1
1 0
1 1
- Função de uma variável:

• Não ou Not
A ƒ=Ã
- Funções de duas variáveis:

• Função E ou AND
A B ƒ
0 0 0
0 1 0
1 0 0
1 1 1
tabela da verdade
Implementação
A B
Chave aberta = lâmpada apagada = 0
Porta E ou And
A
B ƒ=A.B
• Função OU ou OR
A B ƒ
0 0 0
0 1 1
1 0 1
1 1 1
tabela da verdade
7
Implementação
A
B
Porta OU ou OR
A
B ƒ=A+B
• Função NE ou NAND
A B ƒ
0 0 1
0 1 1
1 0 1
1 1 0
tabela da verdade
Porta NAND
A
B ƒ = (A . B)
• Função NOU ou NOR
A B ƒ
0 0 1
0 1 0
1 0 0
1 1 0
tabela da verdade
Porta NOR
A
B ƒ = (A + B)
• Função OU EXCLUSIVO ou EXCLUSIVE OR
A B ƒ
0 0 0
0 1 1
1 0 1
1 1 0
tabela da verdade
8
Porta OU EXCLUSIVO
A
B ƒ=A+B
Expressões Booleanas,Circuitos lógicos e tabelas da verdade
• Todo circuito lógico é formado pela interligação das portas lógicas básicas.
A
B
A tabela da verdade abaixo é referente a este circuito:

A B C D AB C CD S
0 0 0 0 0 1 1 1
0 0 0 1 0 1 1 1
0 0 1 0 0 0 1 1
0 0 1 1 0 0 0 0
0 1 0 0 0 1 1 1
0 1 0 1 0 1 1 1
0 1 1 0 0 0 1 1
0 1 1 1 0 0 0 0
1 0 0 0 0 1 1 1
1 0 0 1 0 1 1 1
1 0 1 0 0 0 1 1
1 0 1 1 0 0 0 0
1 1 0 0 1 1 1 1
1 1 0 1 1 1 1 1
1 1 1 0 1 0 1 1
1 1 1 1 1 0 0 1
tabela da verdade
• Circuito obtido de uma expressão
S = A . ( B + C ) . ( C + D ) . ( B + D)
B B+C
C
B+D S
C+D
D
9
Equivalência entre blocos lógicos
• Inversor
- A partir de porta NAND
A
B S = A.B
A B S
0 0 1
0 1 1
1 0 1
1 1 0
Se B = A S = A.A = A
A A S
A S 0 0 1
1 1 0
- A partir de porta NOR
A S=A+B
B
A B S
0 0 1
0 1 0
1 0 0
1 1 0
Se B = A S=A+A=A
A S A S
0 1
• Porta NAND 1 0
A AB S = A.B
B
• Porta NOR
A A
S=A.B=A+B
B B
10
Ou
A A+B S=A+B
B
Prova:
A B A B A.B A+B A+B

0 0 1 1 1 0 1
0 1 1 0 0 1 0
1 0 0 1 0 1 0
1 1 0 0 0 1 0
• Porta OR
A S A S
B B
S=A+B S=A.B=A+B
Prova:
A B A+B A.B A.B

0 0 0 1 0
0 1 1 0 1
1 0 1 0 1
1 1 1 0 1
• Porta NAND
A A
S=A+B=A.B
B B
Prova:
A B A+B A.B A.B
0 0 1 0 1
0 1 1 0 1
1 0 1 0 1
1 1 0 1 0
• Porta AND
A
B S=A+B=A.B
Prova:
A B A+B A+B A.B
0 0 1 0 0
0 1 1 0 0
1 0 1 0 0
1 1 0 1 1
11
• Resumo
A A S
B S B
A S A S
B B
A S A S
B B
A A S
B S B
A.B =A+B
A.B =A+B
A+B=A.B
A+B=A.B
• Circuito OU- EXCLUSIVO
Notação : S = A + B = A . B + A . B
Símbolo
A S=A+B
B
• Circuito COINCIDÊNCIA
Símbolo
A
S=A·B
B
Exercícios: mostrar que

e mostrar que
Dica: Usar a tabela da verdade
12
Circuitos Combinacionais
A saída depende apenas dos níveis lógicos presentes nas entradas.
Exemplo 1
Semáforo 1
Semáforo 2
Rua A (preferencial)
Semáforo 1 Semáforo 2
Deseja-se projetar um circuito para comandar os semáforos 1 e 2 de forma que:
1. Carro somente em B semáforo 2 verde

semáforo 1 vermelho
2. Carro somente em A semáforo 1 verde
3. Carros em A e B semáforo 1 verde
Considerações:
Há carro em A A=1
Não há carro em A A=0
Há carro em B B=1
Não há carro em B B=0
Semáforo 1 verde V1 = 1 Vm1 = V1
Semáforo 1 vermelho Vm1 = 1
Semáforo 2 verde V2 = 1 Vm2 = V2
Semáforo 2 vermelho Vm2 = 1
Situação A B V1 Vm1 V2 Vm2

0 0 0 X=0 X=1 X=1 X=0
1 0 1 0 1 1 0
2 1 0 1 0 0 1
3 1 1 1 0 0 1
X = Condição irrelevante
Obs.: V1 = Vm2 e V1 = Vm1
V2 = Vm1
V1 deve acender nas situações 2 ou 3

V1 = A . B + A . B A A.B
V1
Sit. 2 Sit. 3 A.B
B
13
Simplificando:
V1 = A . ( B + B ) = A . 1
V1 = A
A V1 = Vm2
V2 = Vm1
Exemplo 2
CD DVD Rádio
SA SB SC
Amplificador
Prioridades:
1. CD
2. DVD
3. Rádio
O rádio só liga se não houver CD nem DVD.
O DVD só liga se não houver CD.
Convenções:
Si = 1 chave Si fechada
Situação A B C SA SB SC
0 0 0 0 X=0 X=0 X=0
1 0 0 1 0 0 1
2 0 1 0 0 1 0
3 0 1 1 0 1 0
4 1 0 0 1 0 0
5 1 0 1 1 0 0
6 1 1 0 1 0 0
7 1 1 1 1 0 0
SA = ABC + ABC + ABC + ABC =AB( C+C ) + AB( C+C )=AB + AB = A ( B+B)= A
(situação 4,5,6 ou 7)
SB = ABC + ABC =AB( C+C ) = AB

(situação 2 ou 3)
SC = A . B . C (situação 1)
14
A SA
B SB
SC
C
1. Cada termo associado a uma situação com saída 1 é denominado mintermo

(m).
Exemplo: m2 = ( no exemplo do amplificador)
2. Uma função das variáveis de entrada pode sempre ser obtida por uma soma de
mintermos.
m4 m5 m6 m7
(Projeto AND – OR)
3. Projeto NAND – NAND

m4 + m5 + m6 + m7 = m4 . m5 . m6 . m7
4. Cada termo associado a uma situação com saída 0 é denominado maxtermo (M)
M1 = A . B . C = A + B + C (significa que a situação 1 não tem saída 0)
5. Uma função das variáveis de entrada pode sempre ser obtida por um produto de
maxtermos:
SA = M0 . M1 . M2 . M3 (Projeto OR – AND)
M0 = A + B + C
M1 = A + B + C
M2 = A + B + C
M3 = A + B + C
SA = (A + B + C ).(A + B + C ).(A + B + C ).(A + B + C )
Álgebra de Boole
Vimos como
Obter A partir de
Expressão lógica tabela da verdade e circuito lógico
Circuito lógico tabela da verdade e expressão lógica
Tabela da verdade circuito lógico e expressão lógica
• As expressões podem, em geral, ser simplificadas, levando à economia de portas

lógicas.
15
Variável Booleana: pode assumir dois valores: 0 ou 1.
Expressão Booleana: expressão matemática de variáveis booleanas.
Postulados
- Complementação
A=0 A= 1 A = A (regra derivada)

A=1 A=0
Bloco lógico que executa a complementação: inversor
- Adição
0+0=0
0+1=1
1+0=1
1+1=1
Regras derivadas:
A+0=A
A+1=1
A+A=A
A+A=1
- Multiplicação
0.0=0
0.1=0
1.0=0
1.1=1
Regras derivadas:
A.0 = 0
A.1 =A
A.A=A
A.A= 0
Propriedades
Comutativa: A + B = B + A
A.B=B.A
Associativa: A + ( B + C ) = (A + B) + C = A + B + C
A . ( B . C ) = (A . B) . C = A .B . C
Distributiva: A . ( B + C ) = A . B + A . C
16
Teoremas de De Morgan
1. A . B = A + B ou A . B .... N = A + B + ... + N
2. A + B = A . B ou A+B+...+ N = A . B . ... .N
Simplificação de expressões booleanas
Exemplos:
S = ABC + AC + AB = A (BC + C + B ) = A ( BC + CB ) = A . 1
S=A
Antes da Simplificação
A
B
C
Depois da Simplificação
A S
( 5 AND de
S = A . B . C + A . B . C + A .B . C + A . B . C + A . B . C 3 ent.
= A . B . C +. C ( A . B + A . B + A . B + A.B ) + 1 OR
= A.B.C + C [ A ( B + B) + A ( B + B )] de 5 ent.)
= A.B.C + C = A.B.C + C ( 1 + A.B ) = A.B.C + A.B.C + C
= A.B + C ( 1 AND de 2 ent. + 1 OR de 2 ent.)
Simplificação de expressões booleanas via mapas de Veitch – Karnaugh
• 2 variáveis
17
Região onde: A = 0:
A = 1:
B = 0:
B = 1:
A interseção de duas das regiões acima corresponde a um mintermo:
Exemplo:
Região A . B
Seja a função S = A . B + A . B + A . B
Mapa K correspondente:
Simplificação :
S = A + B ( o termo A.B está
englobado tanto por A
quanto por B. O termo A.B
por A e o termo A.B por B).
18
• 3 variáveis
A=0 A=1
B=0 B=1
C=0 C=1
Todas estas regiões hachuradas correspondem a termos que independem de duas variáveis.
Exemplo: S = A.B.C + A.B.C + A.B.C + A.B.C + A.B.C
19
S=C+A.B
Posicionamento dos mintermos :
Exemplos de regiões que correspondem a funções que independem de 1 das variáveis:
Independe de B ser 0 ou 1
ƒ=A.C
Independe de B ser 0 ou 1
ƒ=A.C
Independe de A ser 0 ou 1
ƒ=B.C
20
Outra forma de representar o diagrama:
BC 00 01 11 10
A
0
• 4 variáveis
Ou
CD 00 01 11 10
AB
00
01
11
10
O raciocínio é análogo.
• 5 variáveis
O raciocínio é análogo.
21
• Mais de 5 variáveis
Procura-se usar outro método ( Método de Quine – Mc Cluskey)
Processo de simplificação
A B C D S
1) Construa e preencha o mapa K conforme a tabela da verdade.
2) Separe os 1’s isolados (não adjacentes a nenhum outro). Circule-os.
3) Procure os 1’s que são adjacentes a somente outro 1. Forme os pares.
4) Procure os 1’s que são adjacentes formando quadras, mas que não formam grupos
de 8, 16, 32 ou 64. Uma quadra só deve ser formada se houver pelo menos um de seus 1’s
ainda não circulado.
5) Procure os 1’s que são adjacentes formando octetos,mas que não formam grupos de 16,
32 ou 64. Um octeto só deve ser formado se houver pelo menos um de seus 1’s não
circulado.
n-1) Agrupe os 1’s que sobrarem formando grupos os maiores possíveis.

n) Forme a soma (OR) de todos os termos envolvidos nas combinações.
Obs.: As condições “sem importância” (don’t care) devem ser escolhidas para assumir
valor 0 ou 1 de forma a permitir maior simplificação.
Exemplos:
1. Minimizar o circuito que executa a tabela da verdade:
(a)
A B C S
0 0 0 1
0 0 1 1
0 1 0 0
0 1 1 1
1 0 0 0
1 0 1 1
1 1 0 0
1 1 1 1
S = A .B.C + A .B.C + A .B.C + A.B.C + A.B.C
S=C+A.B
22
(b) 0 0 0 0 0
0 0 0 1 1
0 0 1 0 1
0 0 1 1 1
0 1 0 0 0
0 1 0 1 1
0 1 1 0 0
0 1 1 1 1
1 0 0 0 1
1 0 0 1 1
1 0 1 0 0
1 0 1 1 1
1 1 0 0 1
1 1 0 1 1
1 1 1 0 0
1 1 1 1 1
S = A .B.C .D+ A .B.C .D + A .B.C.D + A.B.C.D + A .B.C.D + A.B.C.D + A . B . C. D +

A .B.C .D+ A .B.C .D + A .B.C.D + A.B.C. D
S = D + A . C + A.B.C
2. Z = A.B.C + A.B.C + A.B.C + A.B.C + A.B.C
Z = B.C + B.C + A.C
ou
Z =B.C + B.C + B.A
3. Z = C + D + A.C.D + A.B.C + A.B.C.D + A.C.D
23
4.
Códigos
Códigos
BCD8421 Cada dígito de um número decimal é representado por seu equivalente em

binário.
Decimal BCD8421 Ex.: 5210 = 01010010 (BCD)

0 0000 5 2
1 0001 Obs.: 5210 = 1101002 binário puro
2 0010
3 0011 52 2
4 0100 0 26 2
5 0101 0 13 2
6 0110 1 6 2
7 0111 0 3 2
8 1000 1 1
9 1001
10 1010
11 1011
12 1100
NÃO USADAS
13 1101
14 1110
15 1111
EXCESSO 3 Forma de construção do número é semelhante à do código BCD,mas cada

dígito decimal corresponde à combinação binária do BCD8421 somada com 3.
24
Aplicação: operações aritméticas.
Decimal EXCESSO 3
0 0011
1 0100
2 0101
3 0110
4 0111
5 1000
6 1001
7 1010
8 1011
9 1100
BCD7421; BCD5211; BCD2421
Decimal BCD7421 BCD5211 BCD2421

0 0000 0000 0000
1 0001 0001 0001
2 0010 0011 0010
3 0011 0101 0011
4 0100 0111 0100
5 0101 1000 1011
6 0110 1001 1100
7 1000 1011 1101
8 1001 1101 1110
9 1010 1111 1111
2 entre 5
Decimal 2 entre 5
0 00011
1 00101
2 00110
3 01001
4 01010
5 01100
6 10001
7 10010
8 10100
9 11000
25
Johnson Aplicação: contadores
Decimal Johnson
0 00000
1 00001
2 00011
3 00111
4 01111
5 11111
6 11110
7 11100
8 11000
9 10000
Gray só um bit varia.
Aplicação: alguns conversores A/D e operações aritméticas.
Decimal BCD8421
0 0000
1 0001
2 0011
3 0010
4 0110
5 0111
6 0101
7 0100
8 1100
9 1101
10 1111
11 1110
12 1010
13 1011
14 1001
15 1000
Codificadores e decodificadores
BCD 8421 9876543210
26
Tabela da Verdade
Implementação:
AB 00 01 11 10 AB 00 01 11 10
CD CD
00 1 X 00 X
01 X 01 1 X
11 X X 11 X X
10 X X 10 X X
S0 = A.B.C.D S1 = A.B.C.D
AB 00 01 11 10 AB 00 01 11 10
CD CD
00 X 00 X
01 X 01 X
11 X X 11 1 X X
10 1 X X 10 X X
S2 =B.C.D S3 = B.C.D
AB 00 01 11 10 AB 00 01 11 10
CD CD
00 1 X 00 X
01 X 01 1 X
11 X X 11 X X
10 X X 10 X X
S4 = B.C.D S5 = B.C.D
27
AB 00 01 11 10 AB 00 01 11 10
CD CD
00 X 00 X
01 X 01 X
11 X X 11 1 X X
10 1 X X 10 X X
S6 = B.C.D S7 = B.C.D
AB 00 01 11 10 AB 00 01 11 10
CD CD
00 X 1 00 X
01 X 01 X 1
11 X X 11 X X
10 X X 10 X X
S8 = A.D S9 = A.D
BCD 8421 2 entre 5
AB 00 01 11 10
CD
00 1 0 X 0
01 1 0 X 0
11 1 0 X X
10 0 1 X X
S0: A.B.C + B.C.D + A.B.D

S1: A.B.D + A.C.D + B.C.D
S2: A.D + B.C.D + A.C.D
S3: B.C + A.D + B.C.D
S4: A +B.C
28
Johnson BCD 8421
JOHNSON BCD 8421

A B C D E S8 S4 S2 S1
0 0 0 0 0 0 0 0 0
0 0 0 0 1 0 0 0 1
0 0 0 1 0 X X X X
0 0 0 1 1 0 0 1 0
0 0 1 0 0 X X X X
0 0 1 0 1 X X X X
0 0 1 1 0 X X X X
0 0 1 1 1 0 0 1 1
0 1 0 0 0 X X X X
0 1 0 0 1 X X X X
0 1 0 1 0 X X X X
0 1 0 1 1 X X X X
0 1 1 0 0 X X X X
0 1 1 0 1 X X X X
0 1 1 1 0 X X X X
0 1 1 1 1 0 1 0 0
1 0 0 0 0 1 0 0 1
1 0 0 0 1 X X X X
1 0 0 1 0 X X X X
1 0 0 1 1 X X X X
1 0 1 0 0 X X X X
1 0 1 0 1 X X X X
1 0 1 1 0 X X X X
1 0 1 1 1 X X X X
1 1 0 0 0 1 0 0 0
1 1 0 0 1 X X X X
1 1 0 1 0 X X X X
1 1 0 1 1 X X X X
1 1 1 0 0 0 1 1 1
1 1 1 0 1 X X X X
1 1 1 1 0 0 1 1 0
1 1 1 1 1 0 1 0 1
S1: A
29
0 1
BC 00 01 11 10 BC 00 01 11 10
DE DE
00 0 X X X 00 1 X 1 0
01 1 X X X 01 X X X X
11 0 1 0 X 11 X X 1 X
10 X X X X 10 X X 0 X
S1: D.C + D.E + B.C + A.B + A .E

S2: D.C + D.E + B.D
S4: B.C
S8: A .C
BCD 8421 7 Segmentos
AB C Da b c d e f g
BCD 8421 7 segmentos 0 0 0 0 1 1 1 1 1 1 0
0 0 0 1 0 1 1 0 0 0 0
0 0 1 0 1 1 0 1 1 0 1
0 0 1 1 1 1 1 1 0 0 1
0 1 0 0 0 1 1 0 0 1 1
0 1 0 1 1 0 1 1 0 1 1
0 1 1 0 1 0 1 1 1 1 1
0 1 1 1 1 1 1 0 0 0 0
1 0 0 0 1 1 1 1 1 1 1
1 0 0 1 1 1 1 1 0 1 1
1 0 1 0 XX XXXXX
1 0 1 1 XX XXXXX
1 1 0 0 XX XXXXX
1 1 0 1 XX XXXXX
1 1 1 0 XX XXXXX
1 1 1 1 XX XXXXX
a:
30
AB 00 01 11 10
CD
00 1 0 X 1
01 0 1 X 1
11 1 1 X X
10 1 1 X X
a: C + A + BD + B.D
b: B + C.D + C.D
c: C+B+D
d: A + B.D + B.C + C.D + B.C.D
e: B.D + C.D
f: A + C.D + B.C + B.D
g: A + B.C + B.C + C.D
Decodificador tipo 138
E1
E2
E3
+ Vcc = pino 16
GND = pino 8
Representação simbólica
15
1 1 0 14
2 1
13
2 2
3 12 31
4 3
4 4 11
& 5 10
5
EN 6 9
6
ou
Geração de Produtos Canônicos
n variáveis booleanas 2n combinações possíveis.
Exemplo: 2 variáveis
A.B =1 (0,0)
A.B =1 (0,1)
A.B =1 (1,0)
A.B =1 (1,1)
produtos canônicos
Gerador de Produtos Canônicos
B A
P0 = A.B
P1 = A.B
P2 = A.B
P3 = A.B
n variáveis 2n portas AND com n entradas cada.
Matriz de simples Encadeamento

Usam-se apenas portas de duas entradas.
Exemplo: 3 variáveis
32
Nº var. Nº portas
2 4
3 12 (4+8)
4 28 ( 4+8+16)
n 4+8+...+ 2n
Nº portas = (4 x 2n-1 – 4)/(2-1) = 2n+1 – 4
P7 = A.B.C
Matriz de diodos
Célula Básica
Se: A = + Vcc diodo em corte Saída = + Vcc ( S = 1)

A = 0 Vcc diodo saturado Saída = Vã ( S = 0)
+ vcc
R R R R
P0 P1 P2 P3
Multiplexadores
33
Canais de
informação
de entrada
Entradas de seleção
Implementação Mecânica
seleção
Tabela da verdade (4 entradas)
Variáveis de seleção saída
A B S
0 0 I0
0 1 I1
1 0 I2
1 1 I3
Canais de
informação
multiplex
34
S
Representação em bloco
I0
I1 MUX S
I2
I3
A B
Multiplexador como gerador de funções
• Basta aplicar nível lógico 1 às entradas conectadas às portas AND associadas aos
mintermos da função.
Exemplo:
1) I0
I1
Z
I2
S0 0 1
I3 S1
0 1 1
1 0 1
Z= S1 + S1 S0 S0 S1
Expandindo:
Z= S1 S0 + S1 S0 + S1 S0 = m1 + m0 + m3
35
Basta fazermos I0 = 1, I1 = 1, I2 = 0, I3 = 1.
2) Z= S1 S0 + S1 V + S1 S0 V = S1 S0 + S1 S0 V + S1 S0 V + S1 S0 V = S1 S0 + S1 S0 V + S1 S0 V
= m0 + m1V + m3V
Basta fazermos I0 = 1, I1 = V, I3 = V.
Multiplexador tipo 151
7 4 3 2 1 15 14 13 12
16
11
10
9
6 5 8
Ampliação da capacidade de um multiplexador
S1 S0
S1 S0 Z
0 0 I0
0 1 I1
1 0 I2
1 1 I3
36
S1 S0 Z0
0 0 I0
0 1 I1
1 0 I2
1 1 I3
S1 S0 Z1
0 0 I4
0 1 I5
1 0 I6
1 1 I7
S3 S2 Z
0 0 Z0
0 1 Z1
S0 S1 Z2
1 0 Z2
0 0 I8
1 1 Z3
0 1 I9
1 0 I10
1 1 I11
S0 S1 Z3
0 0 I12
0 1 I13
1 0 I14
1 1 I15
Multiplex de 16 canais a partir de blocos de 4
37
S2
Demultiplexadores
Canais de
Informação DEMUX saídas
de entrada
entradas de
seleção
Implementação Mecânica
Z0
Z1
Z2
Zn
seleção
Exemplo
38
S Z0 Z1
Z0
I 0 I 0
1 0 I
Z1
S
Projeto de um demultiplexador de 4 saídas:
S1 S0 Z0 Z1 Z2 Z3
0 0 I 0 0 0
0 1 0 I 0 0
1 0 0 0 I 0
1 1 0 0 0 I
Z0 = S0 S1 I; Z1 = S1 S0 I; Z2 = S1 S0 I; Z3 = S1 S0 I;
Z0
Z1
I
Z2
Z3
S1 S0
Ampliação da capacidade
Circuitos Aritméticos
39
Meio somador
Tabela da verdade
Meio somador
Somador completo
Tabela da verdade
40
A B Te S TS
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1
Somador completo
Somador completo
41
Número com mais de 1 bit:
A3 A2 A1 A0
+ B3 B2 B1 B0
S4 S3 S2 S1 S0
Somador completo a partir de meios somadores
Meio subtrator
e empresta 1
Tabela da verdade
42
Meio subtrator
Subtrator completo
(1100 – 0011)
Tabela da verdade
A B Te S TS
0 0 0 0 0
0 0 1 1 1
0 1 0 1 1
0 1 1 0 1
1 0 0 1 0
1 0 1 0 0
1 1 0 0 0
1 1 1 1 1
43
Subtrator completo a partir de meios subtratores
Exercício:
44
• Somador / Subtrator completo
Leitura Complementar para o assunto de aritmética:

ü Livro do Taub – cap. 05
ü Representação de números binários com sinal
ü Outros somadores e subtratores
ü Unidade Lógica Aritmética (ULA)
Flip-Flops
Circuitos lógicos: Combinacionais Saídas dependentes unicamente

das entradas
Seqüenciais Saídas dependentes das
entradas e/ou dos estados
anteriores
Flip-Flop RS Básico
R
Q
Q
S
R=S=0
Se Qa = 1 e Qa = 0 :
Qf =1
Qf = 0
Se Qa = 0 e Qa = 1 :
Qf = 0
Qf =1
R=0 e S=1
S =1 ⇒ Q = 0
Q = 0 e R = 0 ⇒ Q =1
R=1 e S=0
R =1⇒ Q = 0
Q = 0 e S = 0 ⇒ Q =1
R=S=1
45
R =1⇒ Q = 0 - Situação não permitida

S =1 ⇒ Q = 0
Tabela da Verdade
S R Qa Q f Qf observações
0 0 0 0 1
Q f = Qa
0 0 1 1 0
0 1 0 0 1
Qf = 0
0 1 1 0 1
1 0 0 1 0
Qf =1
1 0 1 1 0
1 1 0 0 0 Não permitido
1 1 1 0 0
Resumindo:
S R Qf
0 0 Qa
0 1 0
1 0 1
1 1 N.P.
Flip-Flop RS com portas NAND:
Tabela Verdade
S R Qf
0 0 Qa
0 1 1
1 0 1
1 1 N.P.
Flip-Flop RS comandado por um pulso de CLOCK:
46
CLOCK
Comporta-se exatamente como o flip-flop RS, quando CLOCK=1. Se CLOCK=0 mantém Q

e Q no estado anterior ao clock mudar para 0.
Flip-Flop JK
J
S Q Q
CLOCK CK
R Q Q
K
FLIP-FLOP RS
Se clock=1, a tabela da verdade é:

J K Qa Qa S R Qf observações
0 0 0 1 0 0 Qa Qa
0 0 1 0 0 0 Qa
0 1 0 1 0 0 Qa = 0 0
0 1 1 0 0 1 0
1 0 0 1 1 0 1 1
1 0 1 0 0 0 Qa = 1
1 1 0 1 1 0 1 ()Τϕ
Qa = 0 /Φ7Q 15.848 Τφ 1 0 0 1 3
0 ()Τϕ
Qa = 1 /Φ7 15.848 Τφ 1 0 0 1 3
a
1 1 1 0 0 1
Resumindo:
J K Qf
0 0 Qa
0 1 0
1 0 1
1 1 Qa
Obs: Se J=K=1 – Saída constantemente mudando
47
J Q
CK
K Q
Flip-Flop JK com PRESET e CLEAR
J PR
CLR
Q
CLOCK
Q
PR
K CLR
Tabela Verdade
CLR PR Qf
0 0 N.P
0 1 0
1 0 1
1 1 Funcion.Normal
Flip-Flop JK MESTRE-ESCRAVO
CLOCK=1 – Mestre habilitado e escravo desabilitado

CLOCK=0 – Mestre desabilitado e escravo habilitado
Se CLOCK=0 - Q = Q1 e Q = Q1 (permanecendo assim)

CLOCK passa para 1:
48
1-Saída inalterada, pois escravo desbilitado.

2- Q1 e Q1 :
J K Qa = Q1a Q1 Q1 observações
0 0 0 Q1a Q1a Q1a

0 0 1 Q1a Q1a
0 1 0 0 1 0
0 1 1 0 1
1 0 0 1 0 1
1 0 1 1 0
1 1 0 Q1a Q1a
Q1a
1 1 1 Q1a Q1a
CLOCK passa para 0: Transfere Q1 e Q1 para Q e Q .
J K Qf
0 0 Qa
0 1 0
1 0 1
1 1 Qa
Gatilhado pela borda de descida

Obs: Para obter um Flip-Flop JK mestre-escravo gatilhado pela borda de subida basta colocar
um inversor na entrada do clock.
Flip-Flop JK MESTRE-ESCRAVO com PRESET e CLEAR
CLR PR Qf Q1
0 0 N.P N.P
49
0 1 1 1
1 0 0 0
1 1 Funcion.Normal Funcion.Normal
Flip-Flop tipo D
D
J ou S Q Q
D
CK
CK
CK
K ou R Q Q
Tabela Verdade:
J K Qf
0 1 0
1 0 1
Ou
Tabela Verdade:
D Qf
0 0
1 1
Flip-Flop tipo T
T
J ou S Q Q
T
CK
CK
CK
K ou R Q Q
Tabela Verdade:
J K Qf
0 0 Qa
1 1 Qa
Ou
Tabela Verdade:
T Qf
0 Qa
1 Qa
Registradores
50
Informação paralela: Todos os bits estão disponíveis ao mesmo tempo.
0
I3
1
I2
1
+ Vcc I1
0
I0
Informação série: Um bit após o outro (seqüencialmente no tempo).

V
0 1 1 0
Registradores de deslocamento
Conversor série- paralelo

Q3 Q2 Q1 Q0
Entrada
Clock
VE
0 1 2 3 4
t = 0: Q3, Q2, Q1 e Q0 iguais a 0.
t = 1: Imediatamente antes de t = 1, tem-se VEa = 0; Q3a = 0; Q2a = 0; Q1a = 0.

Logo, imediatamente após t = 1 tem-se Q3 = VEa =0; Q2 = Q3a =0; Q1 = Q2a =0; Q0 = Q1a =0
51
Logo, imediatamente após t = 2 tem-se Q3 = 1; Q2 =0; Q1 =0; Q0 = 0

Logo, imediatamente após t = 3 tem-se Q3 = 1; Q2 =1; Q1 =0; Q0 = 0

Logo, imediatamente após t = 4 tem-se Q3 = 0; Q2 =1; Q1 =1; Q0 = 0 informação paralela
Conversor Paralelo - Série
• Inicialmente,faz-se Enable = 0 e Clear = 0 Q3 = Q2 = Q1 = Q0 = 0
• Depois faz-se Clear = 1 (mantendo Enable = 0).
• Aplica-se um pulso em Enable, fazendo com que as entradas PR sejam

temporariamente aplicadas aos FF’s.
Exemplo: Se PR2 = 1 Ao aplicar o pulso em Enable, faz-se Q2=PR2=1
Se PR0 = 0 Ao aplicar o pulso em Enable, faz-se Q0= 0.
• Cessado o pulso no Enable, os FF’s estão setados com a informação paralela.
52
• A cada pulso de clock há um deslocamento e um bit mais significativos aparece em Q0.
• Entrada série / saída série
• Entrada paralela / saída paralela
Contadores
• Sem entradas de clock em comum (assíncronos);
• Com entradas de clock em comum (síncronos).
Contadores Assíncronos
1) Contador de pulsos (saída BCD 8421)
Pulsos de entrada
53
Q0
Tabela da verdade
Pulsos de entrada Saídas
Q3 Q2 Q1 Q0
0 0 0 0 0
1 0 0 0 1
2 0 0 1 0
3 0 0 1 1
4 0 1 0 0
5 0 1 0 1
6 0 1 1 0
7 0 1 1 1
8 1 0 0 0
9 1 0 0 1
10 1 0 1 0
11 1 0 1 1
12 1 1 0 0
13 1 1 0 1
14 1 1 1 0
15 1 1 1 1
16 0 0 0 0
Obs: Um FF pode ser usado para reduzir à freqüência de um trem de pulsos pela metade.
2) Contador de década
54
Contador seqüencial de 0 a n
Contador de 0 a 5:
Contadores assíncronos decrescentes
55
OU
Contador Assíncrono Crescente/Decrescente
Contadores Síncronos
J K Qf Qa Qf J K
0 0 Qa 0 0 0 X
0 1 0 0 1 1 X
1 0 1 1 0 X 1
1 1 Qa 1 1 X 0
Gerador de Seqüência BCD8421

Pulso Q3 Q2 Q1 Q0
- 0 0 0 0
1 0 0 0 1
2 0 0 1 0
3 0 0 1 1
4 0 1 0 0
5 0 1 0 1
6 0 1 1 0
7 0 1 1 1
8 1 0 0 0
9 1 0 0 1
10 1 0 1 0
11 1 0 1 1
12 1 1 0 0
13 1 1 0 1
14 1 1 1 0
15 1 1 1 1
As saídas Q3, Q2, Q1, Q0 representam cada possível situação e determinam o próximo estado.
56
Flip-Flop 0
Q3 Q2 00 01 11 10 Q3 Q2 00 01 11 10
Q1 Q0 Q1 Q0
00 1 1 1 1 00 X X X X
01 X X X X 01 1 1 1 1
11 X X X X 11 1 1 1 1
10 1 1 1 1 10 X X X X
J0 = 1 K0 = 1
Flip-Flop 1
Q3 Q2 00 01 11 10 Q3 Q2 00 01 11 10
Q1 Q0 Q1 Q0
00 0 0 0 0 00 X X X X
01 1 1 1 1 01 X X X X
11 X X X X 11 1 1 1 1
10 X X X X 10 0 0 0 0
J1 = Q0 K1 = Q0
Flip-Flop 2
Q3 Q2 00 01 11 10 Q3 Q2 00 01 11 10
Q1 Q0 Q1 Q0
00 0 X X 0 00 X 0 0 X
01 0 X X 0 01 X 0 0 X
11 1 X X 1 11 X 1 1 X
10 0 X X 0 10 X 0 0 X
J2 = Q1 Q0 K2 = Q1 Q0
57
Flip-Flop 3
Q3 Q2 00 01 11 10 Q3 Q2 00 01 11 10
Q1 Q0 Q1 Q0
00 0 0 X X 00 X X 0 0
01 0 0 X X 01 X X 0 0
11 0 1 X X 11 X X 1 0
10 0 0 X X 10 X X 0 0
J3 = Q2Q1Q0 K3 = Q2Q1Q0
Q2 Q3
1
Clock
Gerador de Código Gray

Pulsos de entrada Saídas
Q3 Q2 Q1 Q0 J3 K3 J2 K2 J1 K1 J0 K0
0 0 0 0 0 0 X 0 X 0 X 1 X
1 0 0 0 1 0 X 0 X 1 X X 0
2 0 0 1 1 0 X 0 X X 0 X 1
3 0 0 1 0 0 X 1 X X 0 0 X
4 0 1 1 0 0 X X 0 X 0 1 X
5 0 1 1 1 0 X X 0 X 1 X 0
6 0 1 0 1 0 X X 0 0 X X 1
7 0 1 0 0 1 X X 0 0 X 0 X
8 1 1 0 0 X 0 X 0 0 X 1 X
9 1 1 0 1 X 0 X 0 1 X X 0
10 1 1 1 1 X 0 X 0 X 0 X 1
11 1 1 1 0 X 0 X 1 X 0 0 X
12 1 0 1 0 X 0 0 X X 0 1 X
13 1 0 1 1 X 0 0 X X 1 X 0
14 1 0 0 1 X 0 0 X 0 X X 1
15 1 0 0 0 X 1 0 X 0 X 0 X
58
Qa Qf J K
0 0 0 X
0 1 1 X
1 0 X 1
1 1 X 0
Q3 Q2 00 01 11 10
Q1 Q0 J 3 = Q2 Q1Q0
00 0 0 X X
01 0 0 X X
11 0 1 X X
10 0 0 X X
Q3 Q2 00 01 11 10
Q1 Q0
00 X X 0 0 K 3 = Q2 Q1Q0
01 X X 0 0
11 X X 1 0
10 X X 0 0
J 2 = Q0 Q1 Q3
K 2 = Q3 Q1 Q0
J 1 = Q0 Q3 Q 2 + Q0 Q2 Q3
K 1 = Q0 Q2 Q 3 + Q0 Q 2 Q3
J 0 = Q 3 Q 2 Q1 + Q 3 Q2 Q1 + Q3 Q 2 Q1 + Q3Q2 Q1
K 0 = Q 3 Q 2 Q1 + Q 3 Q2 Q1 + Q3Q2 Q1 + Q3 Q 2 Q1
59
Contador em Anel
Q3 Q2 Q1 Q0 J3 K3 J2 K2 J1 K1 J0 K0
0 0 0 1 0 X 0 X 1 X X 1
0 0 1 0 0 X 1 X X 1 0 X
0 1 0 0 1 X X 1 0 X 0 X
1 0 0 0 X 1 0 X 0 X 1 X
Q3 Q2 00 01 11 10 Q3 Q2 00 01 11 10
Q1 Q0 Q1 Q0
00 X 1 X X 00 X X X 1
01 0 X X X 01 X X X X
11 X X X X 11 X X X X
10 0 X X X 10 X X X X
J 3 = Q2 K 3 = 1(ouQ 2 )
Q3 Q2 00 01 11 10 Q3 Q2 00 01 11 10
Q1 Q0 Q1 Q0
00 X 0 00
01 0 01
11 11
10 1 10
J 2 = Q1 K 2 = 1(ouQ 1 )
60
Q3 Q2 00 01 11 10 Q3 Q2 00 01 11 10
Q1 Q0 Q1 Q0
00 0 0 00
01 1 01
11 11
10 X 10
J 1 = QO K 1 = 1(ouQ 0 )
Q3 Q2 00 01 11 10 Q3 Q2 00 01 11 10
Q1 Q0 Q1 Q0
00 0 1 00
01 X 01
11 11
10 0 10
J 0 = Q3 K 0 = 1(ouQ 3 )
Ficam como exercício Contador Johnson (ou em Anel Torcido)

Contador de década
Seqüência qualquer
61
Contador de 0 a 59
Q0 Q1 Q2 Q3 Q0’ Q1’ Q2’
Contador de Contador de 0 a 5
década
Entrada de Entrada de
pulsos pulsos
Relógio digital
Contador de 1 a 12
Q0 Q1 Q2 Q3 Q0’ Q1’
Contador de Contador de 0 a 2
década
Entrada de Entrada de
pulsos pulsos
62
Circuitos seqüenciais
Circuitos combinacionais: Saídas atuais dependem só das entradas atuais.
Circuitos seqüenciais: Saídas atuais dependem de Entradas atuais.

“História” das entradas do passado.
Exemplo: contadores
Estado: Estágio através do qual um circuito seqüencial avança (recordação armazenada).

Exemplo: Em um contador, cada resultado de contagem representa um estado.
Circuitos seqüenciais Síncronos (estudaremos apenas os síncronos)

Assíncronos
Exemplo: contador síncrono de módulo 4 (de 0 a 3)
A/00 B/01
D/11 C/10
63
Atribuição de estado:
Estado Atribuição
A 00
B 01
C 10
D 11
Obs: As atribuições poderiam ser diferentes das saídas.
Tabelas de estado
Estado Saída Estado Estado Saída Estado

Presente Presente Seguinte Presente Presente Seguinte
Q1 Q0 Q1 Q0
A 00 B 0 0 00 0 1
B 01 C Ou 0 1 01 1 0
C 10 D 1 0 10 1 1
D 11 A 1 1 11 0 0
Obs.: Em geral, os estados são atribuídos de acordo com as saídas dos FF’s. As saídas são
funções (combinacionais) dos estados.
Podemos projetar o contador, utilizando, por exemplo, FF’s tipo D:
Q1 0 1
Q0
0 0 1 D1 = Q1 Q 0 + Q0 Q 1 = Q1 ⊕ Q0
1 1 0
Q1 0 1
D0 = Q 0
Q0
0 1 1
1 0 0
64
Redesenhando
Procedimento de projeto
1. - Definir a seqüência de operação do sistema e construir um diagrama de estado.

2. - Determinar o número de FF’s.
- Efetuar uma atribuição de estado.
3. - Construir uma tabela de transição.
- Definir o tipo de FF.
- Montar mapas K para definir as entradas dos FF’s e as saídas do circuito (lógica).
65
Exemplos
1. Contador de módulo 4, incrementador - decrementador
M=1 - incrementar
Contagem é 0 A M=0 - decrementar
Z1Z0= 00
0 M=? 1
Contagem é 1 B
Z1Z0= 01
0 1
M=?
Contagem é 2 C
Z1Z0= 10
0 1
M=?
Contagem é 3 D
Z1Z0= 11
0 M=? 1
66
Diagrama de estado
1
1
00/00 11/11
A/00 D/11
0
0
M=1 0 0 1
M=1 0 0 1
0
0 OU
01/01 10/10
B/01 C/10
1
1
Tabela de Estado
Usando FF’s tipo D
Q1Q0 00 01 11 10 D1 = M Q1 Q 0 + M Q1Q0 + M Q1Q0 + MQ1 Q 0 =

M
= M ()Τϕ
Q1 ⊕ Q0 /Φ7
+ M ()Τϕ
Q1 15.879
⊕ Q0 /Φ7
= M ⊕ Τφ
()Τϕ
15.879
Q1 ⊕1Q0 0
/Φ7
0Τφ115.879
1293.52
0 0 Τφ
1 384
36
1
0 1 0 1 0
1 0 1 0 1
Q1Q0 00 01 11 10
M D0 = Q 0
0 1 0 0 1
1 1 0 0 1
67
M(Entrada)
2. Detector de seqüências:
Seja um circuito com:uma entrada síncrona (X),uma saída (Z) que será 1 quando e
somente quando X=1 durante 3 ou mais intervalos consecutivos de clock.
Possíveis estados: A= (desde a última vez em que X=0, não ocorreu X=1); B= (desde a
última vez em que X=0,ocorreu um X=1); C= (desde a última vez em que X=0, ocorreram
dois X=1); D= (X=1 há pelo menos 3 pulsos de clock)
Diagrama de estado
X=0 Z=0
A/0
X=1
0
0
B/0
0 X=1
C/0
D/1
68
Atribuição:
A=00
B=01
C=10
D=11
Tabela de Estado
E.P. Saída Pres. E.S.
(Z) X=0 X=1
A 0 A B
B 0 A C
C 0 A D
D 1 A D
Tabela de Transição
E.P. Saída Pres. E.S.
Q1 Q0 (Z) X=0 X=1
0 0 0 00 01
0 1 0 00 10
1 0 0 00 11
1 1 1 00 11
Tipo Flip-flop: JK
Q1 Q1 J K
0 0 0 X
0 1 1 X
1 0 X 1
1 1 X 0
Q1Q0 00 01 11 10
X J 1 = Q0 X
0 0 0 X X
1 0 1 X X
Q1Q0 00 01 11 10
X
0 X X 1 1 K1 = X
1 X X 0 0
69
Q1Q0 00 01 11 10
X
0 0 X X 0
J0 = X
1 1 X X 1
Q1Q0 00 01 11 10
X
0 X 1 1 X
K 0 = Q1 + X = X Q 1
1 X 1 0 X
Q1 0 1
Q0
0 0 0
Z = Q1Q0
1 0 1
70
Circuitos MOORE e MEALY
Se: saída = Função apenas de estado – Circuito Moore

Se: saída = Função do estado e das entradas – Circuito Mealy
Exemplo de circuito Mealy: detector de seqüência

Z=1 se X=1 por três vezes consecutivas (na 3ª vez, Z passa para 1).
A= O último X foi zero.

B= Os dois últimos X foram 0 e 1 respectivamente.
C= Os dois últimos X foram 1 e 1.
Diagrama de estado
0/0
A
1/0 (X/Z)
0/0 Atribuição:
B Q1 Q0
0/0 A= 0 0
1/0 B= 0 1
C= 1 0
C
2 FF’s1/1
Tabela de Estado
E.P. E.S. /Saída
X=0 X=1
A A/0 B/0
B A/0 C/0
C A/0 C/1
Tabela de Transição
E.P. E.S. / Z
Q1 Q0 X=0 X=1
0 0 00/0 01/0
0 1 00/0 10/0
1 0 00/0 10/1
71
Q1Q0 00 01 11 10
X J 1 = Q0 X
0 0 0 X X
1 0 1 X X
Q1Q0 00 01 11 10
X
0 X X 1 1 K1 = X
1 X X 0 0
Q1Q0 00 01 11 10
X J 0 = Q1 X
0 0 X X 0
1 1 X X 0
Q1Q0 00 01 11 10
X
0 X 1 X X
K 0 = 1 ou Q0
1 X 1 X X
Q1Q0 00 01 11 10
X
0 0 0 X 0 Z = Q1 X
1 0 0 X 1
72
Eliminação de estados redundantes
Determinar os estados de “lembrança” requeridos;

Se esquecermos algum estado
– projeto não funciona (deve-se começar tudo de novo)
Se considerarmos o mesmo estado por mais de uma vez (estados redundantes)
– Projeto funciona, mas é antieconômico
– Devemos eliminar os estados redundantes.
Exemplo:
E.P. E.S. /Saída

X=0 X=1
A B/0 C/1
B C/0 A/1
redundantes C D/0 B/0
D C/0 A/1
E D/0 C/1
E.P. E.S. /Saída

X=0 X=1
A B/0 C/1
B C/0 A/1
C B/1 B/0
E B/0 C/1
73
E.P. E.S. /Saída

X=0 X=1
A B/0 C/1
B C/0 A/1
C B/1 B/0
Eliminação de estados redundantes por partição
Dois estados podem ser redundantes mesmo que não satisfaçam à condição Estado seguinte/
saída idênticos.
Exemplo:
E.P. E.S. /Saída Não há duas linhas em que E.S./saída sejam idênticas.
X=0 X=1
A B/0 C/0
B D/0 E/0
C G/0 E/0
D H/0 F/0
E G/0 A/0
F G/1 A/0
G D/0 C/0
H H/0 A/0
• Podemos garantir apenas que F não é redundante (saída diferente de todas as demais).
• Separamos o estado F dos demais ( que até agora,podem ser todos equivalentes).
E.P. E.S. /Saída

X=0 X=1
A1 B1 C1 Índice 1 – partição 1
B1 D1 E1 Índice 2 – partição 2
C1 G1 E1
D1 H1 F2 O estado D não é redundante,pois, se X=1, o próximo
E1 G1 A1 estado é de outra partição
F2 G1 A1
G1 D1 C1
H1 H1 A1
74
E.P. E.S. /Saída E.P. E0 S0 /Saída

X=0 X=1 X=0 X=1
A1 B1 C1 A1 B4 C1
B1 D3 E1 B4 D3 E1
C1 G1 E1 C1 G4 E1
D3 H1 F2 D3 H1 F2
E1 G1 A1 E1 G4 A1
F2 G1 A1 F2 G4 A1
G1 D3 C1 G4 D3 C1
H1 H1 A1 H1 H1 A1
E.P. E0 S0 /Saída Partição 1 : H _______ a

X=0 X=1 Partição 2 : F _______b
A5 B4 C1 Partição 3 : D _______ c
B4 D3 E5 Partição 4 : B e G _______d
Partição 5 : A,C e E______e
C5 G4 E5
D3 H1 F2
E5 G4 A5
F2 G4 A5
G4 D3 C5
H1 H1 A5
Nova Tabela:
E.P. E.S. /Saída

X=0 X=1
a a/0 e/0
b d/1 e/0
c a/0 b/0
d c/0 e/0
e d/0 e/0
Conversão A/D e D/A

RAB
R
A B
Variação analógica contínua
R Posição
75
Variação digital discreta RAB

5
A 4
3
2 Posição
1
B
Outro exemplo: a) Leitura de um instrumento analógico:
• O ponteiro pode estar em infinitas posições.
b) Leitura de um instrumento digital:
• O dígito menos significativo define a mínima variação de saída.
Conversores D/A
a) Conversor D/A básico
R
A
2R
Entrada digital B
BCD8421 4R
C
R’ Vs
8R
D
(Sendo A o bit mais significativo) R’<<R
Suponhamos que, se A ou B ou C ou D seja 1 se sua tensão for +Vcc e 0 se for nula.

• ABCD=0000 Vs = 0
76
R' R ' Vcc

• ABCD=0001 Vs = ×Vcc = ×
8R R 8
R' R ' Vcc
• ABCD=0010 Vs = × Vcc = ×
4R R 4
R' R'
• ABCD=0011 Vs = × Vcc = × Vcc =
8 R // 4 R  
 1 
 
1 1 
 + 
 4 R 8R 
1 1  R ' Vcc Vcc 

= R '× + × Vcc = ×  + 
4 R 8 R  R  4 8 
R ' 3Vcc 
Vs = × 
R  8 
R' R ' Vcc

• ABCD=0100 Vs = × Vcc = ×
2R R 2
R' R'
• ABCD=0101 Vs = × Vcc = ×Vcc =
2 R // 8 R  
 1 
 
1 1 
 + 
 2 R 8R 
1 1  R ' Vcc Vcc 
= R '× + × Vcc = ×  + 
2 R 8 R  R  2 8 
R ' 5Vcc 
Vs = ×  
R  8 
R' R'
• ABCD=1111 Vs = × Vcc = × Vcc =
R // 2 R // 4 R // 8 R  
 1 
 
1 1 1 1 
 + + + 
 R 2 R 4 R 8R 
R'  Vcc Vcc Vcc 
= × Vcc + + + ×Vcc
R  2 4 8 
R ' 15Vcc 
Vs = ×  
R  8 
Se R=5kÙ , R’=8Ù e Vcc=5V:
77
A B C D Vs
0 0 0 0 0
0 0 0 1 1mV
0 0 1 0 2mV
0 0 1 1 3mV
0 1 0 0 4mV
1 1 1 1 15mV
b) Conversor D/A básico com AOP
Ro
R
A
2R Vs
B
4R
C
8R
D
Ro  V V V 
Vs = − × V A + B + C + D  ou
R  2 4 8 
Ro  B C D
Vs = − × A + + + Vcc
R  2 4 8
Onde A,B,C e D são 0’s ou 1’s correspondentes a seus valores lógicos.
Se Ro=8 Ù,R=5kÙ e Vcc=5V, a mesma tabela do item a seria obtida.
c) conversor com rede R-2R
Ro
R R R 2R
2R 2R 2R 2R 2R Vs
D C B A
78
VD VD/2 VD/2
VC VB VA
VD/2 VC/2 +
VC VC/2 + VD/4 VB VA
VD/4
VB/2 +
VC/2 + VC/4 + VB/2 +
VD/4 VB VC/4 + VA
VD/8
VD/8
Ro V A V B VC V D 
Vs = − × + + + 
3R  2 4 8 16 
Ro  B C D
Vs = − × A + + + Vcc
6R  2 4 8
79
Número com mais de um algarismo
Nº decimal
mais
significativo
Nº decimal
menos
significativo
Ro  B C D
Vs = − ×VccA + + + 
R  2 4 8
Ro Vcc  B' C ' D' 
=− × A'+ + + 
R 10  2 4 8 
Ro Vcc  B' ' C ' ' D' ' 
=− × A' '+ + + 
R 100  2 4 8 
Conversores A/D
80
Supondo que inicialmente A’=B’=C’=D’=0 e Ve>0:
• Vsaída do comparador = +Vcc
81
Exercícios Propostos
1. Esquematize um circuito OU-EXCLUSIVO utilizando apenas quatro portas

NAND.
2. Um circuito lógico tem cinco entradas e uma saída. As quatro entradas A,

B, C e D representam um dígito decimal em BCD8421. A quinta entrada é um
dígito de controle. Quando a entrada de controle estiver em 0 lógico, a saída deve
ser 0 lógico se o número decimal for par e 1 lógico se o número decimal for ímpar.
Quando a entrada de controle for 1 lógico, a saída deve ser 0, exceto se o número
decimal for múltiplo de 3. Projete o circuito mínimo.
3. Seja um detector de magnitude relativa, que recebe dois números binários de 2 bits,
x1x0 e y1y0 e determina se eles são iguais e, se não forem, indica qual deles é o
maior. Existem três saídas para esse circuito, definidas conforme segue:
• M = 1 somente se os números são iguais
• N = 1 somente se x1x0 é o maior dos dois
• P = 1 somente se y1y0 é o maior dos dois
Projete o circuito lógico mínimo para o comparador.
4. As informações de saída de um circuito lógico estão codificadas em BCD

8421. Um circuito detector de erros deve ser conectado a tal saída para
verificar se o sinal está realmente em BCD 8421, ou seja, se a saída é
menor do que 1010. Projete o circuito detector mínimo de forma que a saída
seja 1 quando houver erro.
5. Projete o circuito lógico mínimo que recebe dois números binários de dois bits,
x1x0 e y1y0 e produz uma saída de quatro bits, z3z2z1z0, igual ao produto dos dois
números de entrada.
6. Um circuito lógico tem cinco entradas (ABCD e K) e uma saída (S). Quando a
entrada de controle K estiver em 0 lógico, as quatro entradas A, B, C e D
representam um número decimal codificado em BCD8421. Quando a entrada
K estiver em 1 lógico, as quatro entradas A, B, C e D representam um número
decimal em código gray. A saída S deve ser 1 sempre que o número de entrada for
superior a 9. Projete o circuito mínimo.
7. Projete um decodificador que receba na entrada um dígito decimal codificado em

Johnson e o apresente na saída em código 2 entre 5.
8. Projete um decodificador de código 2 entre 5 para BCD 8421.
9. Um decodificador tem oito linhas de entrada e uma (I0, I1, I2, I3, I4, I5, I6 e I7) e gera
uma palavra de saída de três bits. A palavra de saída é a representação em
código gray do número decimal correspondente à entrada ativada. Projete o
decodificador.
82
10. Projete um multiplexador de 16 canais de entrada utilizando apenas

multiplexadores de 2 entradas.
11. Mostre como um multiplexador de 16 canais de entrada pode ser obtido

utilizando somente multiplexadores de 8 canais de entrada.
12. Mostre como um multiplexador de 8 entradas pode ser usado para gerar a função:
Z = A B C D + B C D + A B D + A B C D
13. Projete um circuito que efetue a subtração de dois números binários de 4 bits.
14. Projete um decodificador para que a saída da questão 13 possa ser

visualizada em um display de 7 segmentos.
15. Esquematize um sistema somador/subtrator completo para dois números

binários de três algarismos cada. O sistema deverá ter uma saída adicional para
indicar erro sempre que se tentar realizar uma subtração cujo resultado seja
negativo.
16. Esquematize os circuitos lógicos internos de um meio-somador/meio-subtrator

e de um somador/subtrator completo (dependendo de uma entrada de controle M:
M=0 somador e M=1 subtrator). Em seguida, mostre como esses circuitos
podem ser conectados para realizar a soma ou subtração de dois números binários
de cinco bits.
17. Projete um contador assíncrono, com saída em BCD8421,

crescente/decrescente, que execute a contagem de 0 a 9 (quando a entrada
U/D estiver em nível lógico 0) ou a contagem de 9 a 0 (quando a entrada U/D
estiver em nível lógico 1). Use flip-flops do tipo JK mestre-escravo gatilhados
pela borda de descida do sinal de clock e com entradas “preset” (PR) e
“clear” (CLR) que obedeçam à seguinte tabela da verdade:
18. Projete um contador assíncrono que execute a contagem de 2 a 7.
19. Projete um contador assíncrono que execute a contagem decrescente de 9 a 2.
20. Elabore um contador assíncrono que execute a contagem de 1 a 11.
21. Repita as questões 19 e 20, porém, utilizando contadores síncronos.
22. Projete um circuito assíncrono capaz de receber um sinal de clock de 120 kHz e
apresentar na saída um sinal de simétrico de 20kHz.
83
23. Projete um circuito capaz de receber um sinal de clock simétrico de 10kHz e

apresentar na saída um sinal de clock simétrico de 1kHz.
24. Projete um contador síncrono que execute a contagem decrescente de 12 a 1 com

saída em código gray.
25. Projete um contador síncrono que gere a seqüência 000, 010, 101 e 110 e
repete. Os estados indesejáveis (001, 011, 100 e 111) devem sempre ir para
010 quando da ocorrência do próximo pulso de clock.
26. Projete um decodificador para que a saída do contador da questão 25 seja

apresentada em um display de 7 segmentos, gerando a seqüência 0, 1, 2, 3 e
indicando a letra E quando da ocorrência de um estado indesejável.
27. Elabore um contador síncrono que gere a seqüência 0, 2, 4, 6, 8, 10, 0, ...

Caso a saída apresente um dos outros possíveis estados, a contagem deverá ser
reiniciada no próximo pulso de clock.
28. Projete um circuito que gere a seqüência 0, 2, 4, 6, 0, 2, ...se uma entrada de

controle tiver nível lógico 0 e a seqüência 7, 5, 3, 1, 7, 5, ... se a entrada de controle
tiver nível lógico 1. Toda vez que houver mudança na entrada de controle, a
seqüência correspondente deve ser reiniciada.
29. Dispondo de um sinal de clock de 1Hz, deseja-se projetar um relógio digital que
indique horas, minutos e segundos. Projetar um circuito síncrono que
disponibilize os sinais a serem levados a dois decodificadores BCD para
display de 7 segmentos para indicar os segundos (não precisa projetar os
decodificadores).
30. Para facilitar a verificação de erro de contagem, projete um circuito para

verificar a paridade da palavra de saída do contador. A saída deve ter nível lógico
1 se a contagem tiver paridade ímpar.
84

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UNIVERSIDADE FEDERAL DE PERNAMBUCO

Departamento de Engenharia Elétrica e Sistema de Potencia - DEESP

Prof. Francisco Neves

Conversão Binário Decimal

Conversão Decimal Binário

Mas, 25 2 12 x 2 + 1 = 25 eq. (II)

Substituindo a eq.(II) na eq.(I) temos:

Substituindo a eq.(IV) na eq.(III) temos:

6 2 3x2+0=6 eq. (VI)

Substituindo a eq.(VI) na eq.(V) temos:

Substituindo a eq.(VIII) na eq.(VII) temos:

Podemos então simplesmente fazer:

Caso tivermos números decimais, por exemplo: 101,1012 ou 0,37510, temos:

Vamos primeiro lembrar como podemos escrever um número em notação científica:

10,510 = 1 x 101 + 0 x 100 + 5 x 10-1

101,1012 = 1 x 22 + 0 x 21 + 1 x 20 + 1 x 2-1 + 0 x 2-2 + 1 x 2-3

Ao somarmos 0,5 + 2 + 0 + 8 = 10,5

Conversão Octal Decimal

Conversão Octal Binário

Octal Decimal Binário

Conversão Binário Octal

Binário Decimal Octal

Conversão Decimal Octal

Conversão Hexadecimal Decimal

Conversão Hexadecimal Binário

Conversão Decimal Hexadecimal

Operações aritméticas com números em binário

Variáveis e Funções lógicas

- Conceitos: Grandezas analógicas e digitais

- Função de uma variável:

- Funções de duas variáveis:

Chave aberta = lâmpada apagada = 0

• Função NOU ou NOR

• Função OU EXCLUSIVO ou EXCLUSIVE OR

Expressões Booleanas,Circuitos lógicos e tabelas da verdade

A tabela da verdade abaixo é referente a este circuito:

Equivalência entre blocos lógicos

- A partir de porta NOR

A B A B A.B A+B A+B

A B A+B A.B A.B

• Circuito OU- EXCLUSIVO

Exercícios: mostrar que

Dica: Usar a tabela da verdade

A saída depende apenas dos níveis lógicos presentes nas entradas.

Deseja-se projetar um circuito para comandar os semáforos 1 e 2 de forma que:

1. Carro somente em B semáforo 2 verde

Situação A B V1 Vm1 V2 Vm2

V1 deve acender nas situações 2 ou 3

SB = ABC + ABC =AB( C+C ) = AB

1. Cada termo associado a uma situação com saída 1 é denominado mintermo

3. Projeto NAND – NAND

M1 = A . B . C = A + B + C (significa que a situação 1 não tem saída 0)

SA = (A + B + C ).(A + B + C ).(A + B + C ).(A + B + C )

• As expressões podem, em geral, ser simplificadas, levando à economia de portas

Variável Booleana: pode assumir dois valores: 0 ou 1.

Expressão Booleana: expressão matemática de variáveis booleanas.

A=0 A= 1 A = A (regra derivada)

Bloco lógico que executa a complementação: inversor

Simplificação de expressões booleanas

Simplificação de expressões booleanas via mapas de Veitch – Karnaugh

A interseção de duas das regiões acima corresponde a um mintermo:

Exemplo: S = A.B.C + A.B.C + A.B.C + A.B.C + A.B.C

Posicionamento dos mintermos :