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Ela é mais adequada em situações que existem mais instruções de store que
vai suprir a falta de gravar no cache que essa função não tem e na Write On
Allocate quando existe mais instrução de load.
3. Utilize os seguintes endereços com a instrução Load para responder às perguntas
abaixo:
a) Realize a instrução load nos endereços acima para o offset bit configurado
com os valores 1, 2 e 3. Nessas configurações, quais foram os miss rates
encontrados para cada situação? Observou-se uma tendência? Como é possível
explicar esta tendência?
Miss Rate
72%
79%
85%
Sim, quanto menos linha por tabelas maior o miss hit isso acontece porque
conforme vão sendo alocados endereços dentro dos index que eles pertencem,
e existe menos espaços com grandes que abrangem maiores quantidades de
endereços é mais fácil perde-las antes que ocorra um hit.
No primeiro caso houve melhora no miss rate de 67% nos outros dois
permaneceu igual, acredito que houve essa melhoria por conta da organização
das palavras na memória tipo 4-way ele verifica em 4 lugares ao mesmo
tempo e em várias situações como por exemplo o 7c8 na 4-way sempre é
coberto por 691 ou qualquer outro número que cobre seu endereço enquanto
na memória totalmente associativa ele possui um endereço que é mais difícil
de alocar, com isso ele perde muito hit.
4-way 2way
72% 72%
79% 77%
85% 90%
PARTE 2
2. Utilize os seguintes endereços com a instrução Load para responder às perguntas
abaixo:
a) Realize a instrução load nos endereços acima.
b) Dados os hits na memória física e na cache TLB. Calcule o access time para
realizar todas as leituras acima.
AMAT = TLB +Tmm +MRmm *TVM
AMAT = 6200103
c) Altere o tamanho do TLB para os valores 8, 16 e 32. Como o access time foi
afetado para cada uma destas situações? Qual o impacto da utilização do TLB?
VAL 08
VAL 16
VAL 32