RELATÓRIO 2 - ESTRUTURA HIERÁRQUICA

Laboratório de Eletrônica Digital - EELi15 / 16 de Abril de 2022

Universidade Federal de Itajubá - Campus Itabira
Aluno: Gabriel Vinícius Vieira de Oliveira - 2019003593
Professor: Diogo Leonardo Ferreira da Silva

1 Introdução
O Quartus II da altera é um espaço de desenvolvimento integrado (IDE – Integrated De-
velopment Environment), normalmente utilizado para a elaboração e simulações de sistemas
digitais utilizando FPGAs (Field Programmable Gate Arrays) da Altera. Por ser um IDE,
diversas ferramentas computacionais estão disponíveis para simular e criar sistemas digitais,
operando com alguns componentes FPGAs da placa de desenvolvimento DE1-SoC, iguais aos
utilizados em experimentos práticos na Universidade Federal de Itajubá.

2 Objetivos
Este relatório possui como objetivo apresentar o circuito desenvolvido em diagrama de
blocos, seu RTL e gráficos gerados pelo University Program VWF acompanhados de uma
análise do funcionamento do circuito utilizando o software Quartus II. A principal questão
será descrever e validar circuitos combinacionais e sequenciais utilizando estrutura hierárquica.
Serão utilizados circuitos bastante utilizados no estudo de sistemas de digitais, que são os meio
somadores, somadores plenos e o somador de 4 bits.

3 Procedimento Experimental
3.1 Parte 1 - Meio Somador
Conforme solicitado para o relatório, foi feito o desenvolvimento do circuito em diagrama
de blocos de um meio somador. A representação do circuito em diagrama de blocos é repre-
sentada pela Figura 1. Na Figura 2, é apresentado o histórico da compilação, que pode atestar
mensagens de erros que representam uma falha na montagem do circuito, algo que ocorreu com
êxito sem falhas, incluindo todas as mensagens do Quartus II atestando sucesso da compilação
e o caminho do arquivo que foi compilado.

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 Figura 1: Meio Somador desenvolvido em diagrama de blocos
Fonte: (Autor, 2022)

Figura 2: Compilation report do Meio Somador

Fonte: (Autor, 2022)

Na Figura 3, será mostrado o RTL Viewer do meio somador, em que o comportamento

do mesmo é demonstrado através das portas lógicas AND e XOR, assim permitindo a aná-
lise se o circuito foi corretamente montado e compilado, com as entradas e saídas conectadas
devidamente.

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 Figura 3: RTL Viewer do circuito Meio Somador
Fonte: (Autor, 2022)

3.2 Parte 2 - Somador Pleno

Na segunda parte foi solicitado a montagem do circuito somador pleno, porém, utilizando
parte da estrutura do meio somador, de forma obter uma estrutura hierárquica. Com isso,
parte do circuito se transforma em blocos, que representam a estrutura anterior, vide Figura 4.
Na Figura 5, são apresentadas as mensagens de erros que podem representar uma falha na
montagem do circuito, no caso, foi exposto todas as mensagens do Quartus II atestando sucesso
da compilação e caminho do arquivo que foi compilado.

Figura 4: Somador Pleno desenvolvido em diagrama de blocos

Fonte: (Autor, 2022)

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 Figura 5: Compilation Report do Somador Pleno
Fonte: (Autor, 2022)

Na Figura 6, será mostrado o RTL Viewer do Somador Pleno, em que o comportamento do

mesmo é demonstrado através dos blocos e por uma porta lógica OR, dessa forma, confirma-se
que o circuito foi corretamente montado e compilado.

Figura 6: RTL Viewer do circuito Somador Pleno

Fonte: (Autor, 2022)

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3.3 Parte 3 - Somador de 4 Bits
Na terceira parte, foi solicitado a montagem do circuito somador de múltiplos bits, porém,
utilizando parte da estrutura do meio somador, que será parte da hierarquia com o somador
pleno, de forma obter uma estrutura hierárquica com um somador múltiplo no topo.
Na Figura 7, é apresentado o circuito montado no Quartus II, cada um dos quatro blocos é
um somador pleno, as entradas e saídas de cada bloco são idênticas às da Figura 6. Na Figura
8, é mostrado o Compilation Report, de forma a concluir que a simulação foi concluída com
sucesso.

Figura 7: Somador de 4 bits desenvolvido em diagrama de blocos

Fonte: (Autor, 2022)

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 Figura 8: Compilation Report do Somador de 4 bits
Fonte: (Autor, 2022)

Na Figura 9, será mostrado o RTL Viewer do Somador de 4 bits, em que o comporta-

mento do mesmo é demonstrado através dos blocos, dessa forma, confirma-se que o circuito foi
corretamente montado e compilado.

Figura 9: RTL Viewer do circuito Somador de 4 bits

Fonte: (Autor, 2022)

Através do mecanismo presente no Quartus II o, University Program VWF é possível ve-

rificar combinações de entradas e ver suas respectivas saídas. Para que seja possível, deve-se

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analisar os nós que existem, que são as entradas A3−0 , B3−0 e Cin. Com isso, ocorrerá a
verificação do comportamento da saída atribuindo valores nas entradas, listados na Tabela 1.
O Somador de 4 bits como citado acima possui Carry In (transporte de entrada). Ele é
utilizado para somar números de pelo menos 2 casas, nesse caso, 4 casas no máximo com Carry
out (transporte de saída). Isso ocorre devido ao cascateamento entre os somadores dos itens
3.1 e 3.2.
Foi proposto realizar combinações na entrada do circuito e observar o estado da saída, vide
Figura 10.

Figura 10: Carta de tempo do circuito somador de 4 bits

Fonte: (Autor, 2022)

Cada combinação de entrada entre B3−0 , A3−0 e Cin, utilizado na Figura 10, será apontado
na Tabela 1.

B3−0 A3−0 Cin S3−0 Cout

1010 1000 0 0010 1
1000 0100 1 1101 0
1110 1011 0 1001 1
1001 1111 1 1001 1
1110 0001 1 0000 1
0010 0100 1 0111 0
1100 1100 0 1000 1
0110 1100 0 0010 1
Tabela 1: Carta de tempo do circuito somador de 4 bits

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4 Conclusões
Neste relatório, foi contemplado o assunto sobre estruturas hierárquicas. A presente técnica
é bastante utilizada para boa organização e simplificação de circuitos digitais complexos, no
qual um módulo ou circuito complexo é descrito por dois ou mais blocos internos, formando
uma hierarquia de blocos. As diversas formas de simulação no Quartus II, podem mostrar
diferentes perspectivas em relação a parte de montagem, tanto na análise de falhas e erros
durante o processo, como o modo RTL Viewer, em que o comportamento do circuito é descrito
em termos do fluxo de sinais, e no University Program VWF, onde é possível extrair a carta de
tempo, em relação a entradas definidas pelo usuário.