Memória semicondutora

A memória é a parte de um sistema de armazenamento de uma grande quantidade

de dados em binário. As memórias semicondutoras consistem em arranjos de elementos
que geralmente são latches ou capacitores.

Definição de Termos Básicos

Célula de memória: Dispositivo ou circuito elétrico usado para armazenar um
único bit (0 ou 1).
Célula de memória: Dispositivo ou circuito elétrico usado para armazenar um
único bit (0 ou 1).
Exemplos: flip-flop, capacitor
Palavra de memória: Grupo de bits (células) em uma memória que representa
instruções ou dados de algum tipo.
O tamanho da palavra em computadores modernos varia de 8 a 64 bits,
dependendo do porte.
Byte: Termo usado para um grupo de 8 bits. Um byte sempre consiste de 8 bits.
Tamanhos de palavras podem ser expressos em bytes e em bits.
Por exemplo, um tamanho de palavra de 8 bits também é de um byte, um tamanho
de palavra de 16 bits corresponde a dois bytes, e assim por diante.
Capacidade: Modo de especificar quantos bits são armazenados em determinado
dispositivo ou sistema completo de memória.
Para ilustrar, suponha que temos uma memória que armazene 4.096 palavras de
20 bits. Isso representa uma capacidade de 81.920 bits. Poderíamos expressar essa
capacidade de memória como 4.096 × 20. Assim, o primeiro número (4.096) é o de
palavras e o segundo (20) é a quantidade de bits por palavra (tamanho da palavra). O
número de palavras em uma memória é frequentemente um múltiplo de 1.024. É comum
usar a designação ‘1K’ para representar 1.024 = 210 quando nos referimos à capacidade
da memória. Assim, uma memória que tem capacidade de armazenamento de 4K × 20 é
uma memória de 4.096 × 20. O desenvolvimento de memórias de maior capacidade
trouxe a designação ‘1M’ ou ‘um mega’ para representar 220 = 1.048.576. Assim, uma
memória com capacidade de 2M × 8 tem, na realidade, capacidade de 2.097.152 × 8. A
designação ‘giga’ se refere a 230 = 1.073.741.824.
Densidade: Outro termo para capacidade.
Endereço: Número que identifica a posição de uma palavra na memória. Cada
palavra armazenada em um dispositivo ou sistema de memória tem um único endereço.
Os endereços existem em um sistema digital como um número binário, embora os
números octal, hexadecimal e decimal sejam usados, por conveniência, para representar
o endereço.
 Operação de leitura: Operação segundo a qual a palavra binária armazenada
em uma posição específica (endereço) da memória é detectada e então transferida para
outro dispositivo.
Operação de escrita: Operação segundo a qual uma nova palavra é colocada
em uma posição particular da memória. Também é chamada de operação de
armazenamento.
Tempo de acesso: É o tempo necessário para realizar uma operação de leitura.
Memória volátil: Requer a aplicação de tensão elétrica para armazenar
informação.
Memória de acesso aleatório (random-access memory — RAM): o tempo de
acesso é o mesmo para qualquer endereço.
Memória de leitura e escrita (read/write memory — RWM): Qualquer uma
que possa ser lida ou escrita de maneira fácil.
Memória apenas de leitura (read-only memory — ROM). Memórias
semicondutoras projetadas para aplicações nas quais a razão de operações de leitura por
operações de escrita é alta.
Dispositivos de memória estática: Dispositivos de memória semicondutora nos
quais os dados permanecem armazenados enquanto a fonte de alimentação estiver
aplicada, sem necessidade de reescrever periodicamente os dados
Dispositivos de memória dinâmica: Dispositivos de memória semicondutora
nos quais os dados armazenados não se mantêm permanentemente armazenados, mesmo
com a fonte de alimentação aplicada, a menos que sejam em tempos regulares reescritos
na memória. Essa última operação é denominada refresh (reavivação).
Memória principal: Também chamada de memória de trabalho do computador.
Armazena instruções e dados que a CPU está acessando no momento.
Memória de cache: Um bloco de memória de alta velocidade que opera entre a
memória principal mais lenta e a CPU a fim de otimizar a velocidade do computador..
 Memória auxiliar. Também chamada de memória de massa porque armazena
grande quantidade de informações externas à principal
Exercicio 12.1A
Certo tipo de CI de memória semicondutora é especificado como 2K × 8. Quantas
palavras podem ser armazenadas nesse CI? Qual é o tamanho da palavra? Qual é o número
total de bits que esse CI pode armazenar?

PRINCÍPIOS DE OPERAÇÃO DA MEMÓRIA

1. Aplicar o endereço binário da posição de memória acessada.
2. Habilitar o dispositivo de memória para responder às entradas de controle.
3. Colocar os dados armazenados no endereço especificado nas linhas de dados
internas.
4. No caso de operação de leitura, habilitar as saídas tristate, as quais aplicam os
dados aos pinos de saída.
5. No caso de operação de escrita, aplicar os dados a serem armazenados aos pinos
de entrada de dados.
6. Habilitar a operação de escrita, que faz com que os dados sejam armazenados
na posição especificada.
7. Desativar os controles de leitura ou escrita quando terminar a leitura ou escrita
e desabilitar o CI de memória.
Entradas de endereço
Como essa memória (Figura 12.3) armazena 32 palavras, ela tem 32 posições
diferentes de armazenamento e, portanto, 32 endereços binários de 00000 a 11111 (0 a
31 em decimal). Assim, existem cinco entradas de endereço, A0 a A4.. Geralmente, N
entradas de endereço são necessárias para uma memória de capacidade de
𝟐𝑵 palavras.
 .
A entrada 𝑊𝐸 −−
A entrada 𝑊𝐸 −− (write enable, habilitação de escrita) é ativada para permitir que
a memória armazene dados. A barra sobre 𝑊𝐸 −− indica que a operação de escrita ocorre
quando 𝑊𝐸 −− = 0. Outras denominações são às vezes usadas para esta entrada. Duas das
mais comuns são 𝑊 −− (escrita) e R/𝑊 − .
Habilitação de saída (OE — output enable)
O pino OE é ativado para habilitar os buffers tristate e desativado para colocar os
buffers em estado de alta impedância (hi-Z).
Habilitação da memória
Muitos sistemas de memória desabilitam completamente a memória, ou parte dela,
de modo que não responda às outras entradas. Isso está representado na Figura 12.3 como
a entrada de habilitação da memória (memory enable); ela pode ter diferentes nomes em
diversos sistemas de memória, tais como chip enable (CE ) ou chip select (CS ).

CONEXÕES CPU-MEMÓRIA
A memória principal se comunica com a CPU (unidade central de processamento).
A memória principal de um computador é construída com CIs de RAMs e ROMs
interfaceados com a CPU por meio de três grupos de linhas de sinais ou barramentos. Eles
são mostrados na Figura 12.5 como linhas ou barramento de endereço, linhas ou
barramento de dados e linhas ou barramento de controle.
Operação de escrita
1. A CPU fornece o endereço binário da posição da memória em que o dado será
armazenado. Ela o coloca nas linhas do barramento de endereço.
2. Um decodificador de endereços ativa a entrada de habilitação (CE ou CS) do
dispositivo de memória.
3. A CPU coloca os dados a serem armazenados no barramento.
4. A CPU ativa as linhas de sinal de controle apropriadas para a operação de escrita na
memória (por exemplo, 𝑊𝑅 −− ou R/𝑊 −− ) que é conectada a 𝑊𝐸 −− no CI de memória.
5. Os CIs de memória decodificam internamente o endereço binário para determinar a
posição para a operação de armazenamento.
6. Os dados no barramento são transferidos para a posição de memória selecionada.
:
Operação de leitura
1. A CPU fornece o endereço binário da posição de memória da qual o dado deve ser
recuperado. Ela o coloca nas linhas do barramento de endereço.
2. Um decodificador de endereço ativa a entrada habilitada do dispositivo de memória
(CE ou CS).
3. A CPU ativa as linhas de sinal de controle apropriadas para a operação de leitura na
memória (por exemplo, 𝑅𝐷−− ) que é conectada a 𝑂𝐸 −− no CI de memória.
4. Os CIs de memória decodificam internamente o endereço binário para determinar a
posição selecionada para a operação de leitura.
5. Os CIs de memória colocam o dado da posição de memória selecionada no barramento
de dados, a partir do qual são transferidos para a CPU.
Barramento de endereço: É unidirecional e transporta as saídas binárias de endereço da
CPU para os CIs de memória para selecionar uma das posições de memória.
Barramento de dados: É bidirecional e transporta dados entre a CPU e os CIs de
memória.
Barramento de controle: Transporta sinais de controle (por exemplo, 𝑅𝐷 −− , 𝑊𝑅 −− ) da
CPU para os CIs de memória.

MEMÓRIA APENAS DE LEITURA

A memória apenas de leitura é um tipo semicondutor projetado para manter os
dados permanentes ou que não mudam com frequência. Durante operações normais,
nenhum dado novo pode ser escrito na ROM, mas pode ser lido dela.
Diagrama em bloco de uma ROM
Um diagrama em bloco típico para ROM é mostrado na Figura 12.6(a). Ele tem
três conjuntos de sinais: entradas de endereço, de controle e saídas de dados. A partir da
discussão anterior, podemos determinar que essa ROM armazena 16 palavras, visto que
tem 24 = 16 endereços possíveis e que cada palavra contêm oito bits, já que existem oito
saídas de dados. Assim, essa é uma ROM de 16 × 8.

A operação de leitura
Para ler uma palavra de dados da ROM, precisamos: (1) aplicar a entrada de
endereço apropriada e, então, (2) ativar as entradas de controle.
ARQUITETURA DA ROM

Matriz de registradores
A matriz de registradores armazena dados programados na ROM. Cada
registrador contém um número de células de memória igual ao tamanho da palavra. Nesse
caso, cada registrador armazena uma palavra de oito bits.

Decodificadores de endereço
O código de endereço A3A2A1A0 aplicado determina o registrador da matriz que
será habilitado a colocar sua palavra de dados de oito bits no barramento. Os bits de
endereço A1A0 são fornecidos ao decodificador 1 de 4 que ativa uma das linhas, e os de
endereço A3A2, ao segundo decodificador 1 de 4 que ativa uma coluna. Apenas um
registrador terá a linha e a coluna selecionadas pelas entradas de endereço e será
habilitado.
Buffers de saída
 O registrador habilitado pelas entradas de endereço colocará seus dados no
barramento. Esses dados vão para os buffers de saída, que os passam para as saídas
externas de dados, desde que CS e OE estejam em nível BAIXO. Se 𝐶𝑆 −− ou 𝑂𝐸 −−
estiverem em nível ALTO, os buffers de saída estarão no estado de alta impedância e D7
a D0, em flutuação.
TEMPORIZAÇÃO DA ROM

TIPOS DE ROMs
ROM programada por máscara
A ROM programada por máscara tem as informações armazenadas ao mesmo
tempo que o circuito integrado é fabricado. As informações são armazenadas conectando
ou desconectando a fonte de um transistor à coluna de saída. O último passo no processo
de fabricação é formar esses ramos de condutores ou conexões. O processo utiliza uma
‘máscara’ para depositar metais sobre o silício, que determina onde se formam as
conexões, de maneira bastante similar ao uso de estêncil e tinta em spray, mas em escala
menor.
A Figura 12.9 mostra a estrutura de uma pequena MROM MOS. Ela consiste de
16 células de memória organizadas em quatro linhas de quatro células. Cada célula é um
transistor MOSFET canal-N conectado na configuração de dreno comum (entrada na
porta, saída na fonte).
 A Figura 12.10 mostra um MROM de 32K × 8. As 15 linhas de endereços (A0-
A14) podem identificar 215 posições de memória (32.767 ou 32K). Cada posição guarda
um valor de dados de oito bits a ser colocado nas linhas de dados D7–D0 quando o chip
e as saídas estão habilitados.
ROMs programáveis (PROMs)
Para aplicações que usam volume menor, os fabricantes desenvolveram PROMs
com conexões a fusível programadas pelo usuário; ou seja, as memórias não são
programadas durante o processo de fabricação, mas pelo usuário. Entretanto, uma vez
programada, a PROM será semelhante a uma MROM, que não pode ser apagada e
reprogramada. Assim, se o programa na PROM estiver errado ou tiver de ser alterado,
essa PROM terá de ser ‘jogada fora’. Por isso, esses dispositivos são frequentemente
chamados de ROMs programáveis apenas uma vez (one time programmable — OTP).

ROM programável e apagável (erasable programmable ROM — EPROM)

Uma EPROM pode ser programada pelo usuário e ser apagada e reprogramada
quantas vezes for desejado. Uma vez programada, a EPROM é uma memória não volátil
que mantém indefinidamente os dados armazenados. O processo para a programação de
uma EPROM não é o mesmo que para uma PROM.
As células de armazenamento em uma EPROM são constituídas de transistores
MOS com uma porta de silício sem conexão elétrica (ou seja, flutuante), mas bastante
próximos de um eletrodo. No estado normal, não há carga armazenada na porta flutuante,
e o transistor produzirá um 1 lógico sempre que for selecionado pelo decodificador de
endereço. Para programar um 0, um pulso de alta tensão é usado para deixar uma carga
líquida na porta flutuantedas as células ao 1 lógico. Para fazer isso, a carga no eletrodo
flutuante é neutralizada expondo-se o silício à luz ultravioleta (UV) de alta intensidade
por vários minutos.
A Figura 12.12(a) mostra o símbolo lógico da 27C64. Observe que ela apresenta
13 entradas de endereço, uma vez que 213 = 8.192, e 8 saídas de dados.
PROM apagável eletricamente (EEPROM)
As desvantagens da EPROM foram superadas pelo desenvolvimento da PROM apagável
eletricamente (electrically erasable PROM — EEPROM) como um aperfeiçoamento da EPROM.
A EEPROM mantém a mesma estrutura de porta flutuante da EPROM, mas com o acréscimo de
uma região muito fina de óxido acima do dreno do MOSFET da célula de memória. Essa
modificação produz a principal característica da EEPROM: a capacidade de ser apagada
eletricamente. Aplicando-se uma tensão alta (21 V) entre a porta do MOSFET e o dreno, uma
carga pode ser induzida na porta flutuante, em que permanece mesmo quando a tensão de
alimentação é removida; a aplicação reversa da mesma tensão faz a carga presa na porta flutuante
ser removida, apagando a célula.).
Outra vantagem da EEPROM sobre a EPROM é a capacidade de apagar e reescrever
bytes (palavras de oito bits) individual e eletricamente na matriz de memória
A capacidade de apagamento de bytes da EEPROM e seu alto nível de integração trazem
duas desvantagens: densidade e custo. A complexidade da célula de memória e a inserção dos
circuitos de suporte no CI colocam as EEPROMs em desvantagem em relação às EPROMs quanto
à capacidade de bit por milímetro quadrado de silício; uma EEPROM de 1 Mbit requer cerca de
duas vezes mais silício que uma EPROM de 1 Mbit. Portanto, apesar de sua superioridade
operacional, as desvantagens da EEPROM em termos de densidade e custo têm evitado a
substituição da EPROM em aplicações nas quais a densidade e o custo são importantes.
 RAM SEMICONDUTORA
O termo RAM significa memória de acesso direto, ou seja, qualquer endereço de
memória possui a mesma facilidade de acesso que qualquer outro. RAMs é que são
voláteis e perdem as informações armazenadas se a alimentação for interrompida ou
desligada.
As RAMs são fabricadas com capacidades de palavras de 1K, 4K, 8K, 16K, 64K, 128K,
256K e 1024K e com tamanhos de palavra de 1, 4 ou 8 bits.
 A Figura 12.20 mostra a arquitetura simplificada de uma RAM que armazena 64 palavras
de quatro bits cada (ou seja, uma memória de 64 × 4). Essas palavras têm endereços que variam
de 0 a 6310.

Operação de leitura
O código de endereço seleciona um registrador no CI de memória para leitura ou escrita.
Para ler o conteúdo do registrador selecionado, a entrada de habilitação de escrita (WE)1tem de
estar em nível 1. Além disso, a entrada CHIP SELECT (CS) tem de ser ativada (nesse caso, nível
0). A combinação de WE = 1, CS = 0 e OE = 0 habilita os buffers de saída, de modo que o
conteúdo do registrador selecionado aparece nas quatro saídas de dados
Operação de escrita
Para escrever uma nova palavra de quatro bits no registrador selecionado, é necessário
fazer WE = 0 e CS = 0.

Seleção do chip
Quando CS ou CE estão em seus estados ativos, diz-se que o chip de memória está
selecionado; caso contrário, diz-se que não está..
Pinos comuns de entrada e saída
Para diminuir o número de pinos no encapsulamento do CI, os fabricantes combinam as
funções de entrada e saída de dados usando pinos comuns.
Podemos entender por que isso é feito considerando o CI mostrado na Figura 12.20. Com
pinos de entrada e saída separados, são necessários 19 pinos (incluindo os GND e alimentação).
Com quatro pinos de I/O comuns, são necessários apenas 15. A economia de pinos se torna ainda
mais significativa para CIs com tamanho maior de palavra.
Na maioria das aplicações, dispositivos de memória são usados com um barramento de
dados bidirecional, como estudamos no Capítulo 9.

RAM ESTÁTICA (SRAM)

A operação que estudamos se aplica a uma RAM estática (static RAM — SRAM), que
armazena dados enquanto a alimentação do CI é mantida. As células de memória RAM estática
são essencialmente flip-flops que permanecem em dado estado (armazenam um bit)
indefinidamente, desde que a alimentação do circuito não seja interrompida.
Temporização de uma RAM estática
.
Ciclo de leitura
As formas de onda na Figura 12.22(a) mostram como as entradas de endereço, WE, OE e de
seleção do chip se comportam durante um ciclo de leitura na memória.
Ciclo de escrita
A Figura 12.22(b) mostra a atividade dos sinais para um ciclo de escrita que começa quando a
CPU fornece um novo endereço para a RAM no instante t0. A CPU aciona as linhas WE e CS em
nível BAIXO após esperar por um intervalo tAS, denominado tempo de setup de endereço. Esse
parâmetro fornece o tempo necessário para o decodificador da RAM responder a um novo
endereço. As linhas WE e CS são mantidas em nível BAIXO por tW, denominado intervalo de
tempo de escrita.
Chip SRAM comercial
Um exemplo de um CI SRAM comercial é a RAM CMOS MCM6264C de 8K × 8 com os tempos
do ciclo de leitura e do ciclo de escrita de 12 ns e um consumo, em standby, de apenas 100 mW.

RAM DINÂMICA (DRAM)

RAMs dinâmicas são fabricadas usando a tecnologia MOS e se destacam pelas altas
capacidades, o baixo consumo e as velocidades moderadas de operação. Conforme já foi
estudado, diferentemente das RAMs estáticas, que armazenam informações em FFs, as RAMs
dinâmicas armazenam 1s e 0s como cargas em pequenos capacitores MOS (em geral de poucos
picofarads). Devido à tendência de fuga dessas cargas após um período, as RAMs dinâmicas
requerem recargas periódicas das células de memória; isso é denominado refresh da RAM
dinâmica. Em CIs de DRAM modernos, cada célula de memória tem de ser recarregada a cada 2,
4 ou 8 ms; caso contrário, seus dados serão perdidos.
ESTRUTURA E OPERAÇÃO DA RAM DINÂMICA
A arquitetura interna de uma RAM dinâmica pode ser visualizada como uma matriz de
células de um bit, conforme ilustrado na Figura 12.25. Nesse caso, 16.384 células são organizadas
em uma matriz de 128 × 128. Cada célula ocupa uma linha e uma coluna na matriz. São
necessárias 14 entradas de endereço para selecionar uma das células (214 = 16.384); os bits menos
significativos, A0 a A6, selecionam a coluna, e os bits de mais alta ordem, A7 a A13, selecionam
a linha.
 As chaves SW1 a SW4 são MOSFETs controlados pelas diversas saídas do decodificador
de endereço e pelo sinal WE. O capacitor, sem dúvida, é a célula de armazenamento.
Para escrever dados na célula, os sinais do decodificador de endereço e da lógica de
leitura/escrita fecham as chaves SW1 e SW2, enquanto mantêm SW3 e SW4 abertas. Isso leva o
dado de entrada para o capacitor C. Um nível lógico 1 na entrada de dados carrega o capacitor C.
Para ler dados da célula, as chaves SW2, SW3 e SW4 são fechadas e SW1 é mantida
aberta. Isso conecta a tensão armazenada no capacitor ao amplificador sensor. Esse amplificador
compara a tensão do capacitor a um valor de referência para determinar se é um nível lógico 0 ou
1 que está armazenado e para produzir uma tensão bem definida de 0 V ou 5 V paraa saída de
dados. Essa saída de dados também está conectada no capacitor (SW2 e SW4 estão fechadas) e
restaura a tensão nele por carga ou descarga. Em outras palavras, o bit de dado na célula de
memória é restaurado cada vez que é lido.

Multiplexação de endereço
A DRAM de 16K × 1 mostrada na Figura 12.25 está obsoleta. Ela tem 14 entradas de
endereço; já uma DRAM de 64K × 1 teria 16 entradas de endereço. Uma DRAM de 1M × 4
necessita de 20 entradas de endereço; uma de 4M × 1 necessita de 22 entradas de endereço.
DRAMs modernas têm capacidades de gigabits. CIs de memórias de alta capacidade como esses
precisariam de muitos pinos, se cada entrada de endereço necessitasse de um pino separado. Para
reduzir o número de pinos nas DRAMs de alta capacidade, os fabricantes utilizam a multiplexação
de endereços, segundo a qual cada entrada de endereço pode acomodar dois bits. A economia de
pinos se traduz em decréscimo no tamanho dos encapsulamentos dos CIs. Isso é importante em
placas de memória de alta capacidade, nas quais se deseja maximizar a quantidade de memória
em uma placa.

nível BAIXO em RAS também habilita esse decodificador, de modo que decodifique o endereço
da linha e selecione uma linha da matriz.
 No instante t2, o endereço da coluna (ou seja, a metade inferior do endereço completo) é
aplicado nas entradas de endereço. Em t3, a entrada CAS é acionada em nível BAIXO para
carregar o endereço da coluna no registrador de endereço da coluna. Essa entrada ativada também
habilita o decodificador da coluna, de modo que decodifique o endereço da coluna e selecione
uma coluna da matriz.
Nesse momento, as duas partes do endereço estão nos respectivos registradores, os
decodificadores decodificaram o endereço para selecionar uma célula que corresponde ao
endereço da linha e da coluna e uma operação de leitura ou de escrita pode ser realizada da mesma
maneira que em uma RAM estática.

O circuito de multiplexação e temporização real não está mostrado aqui, mas será visto
nos problemas no final do capítulo (12.26 e 12.27).
CICLOS DE LEITURA/ESCRITA DA RAM DINÂMICA
 A temporização das operações de leitura e de escrita de uma DRAM é mais complexa que
de uma RAM estática, e existem muitos requisitos críticos de temporização que o projetista de
sistemas com memória DRAM tem de considerar.
Nesse momento, uma discussão detalhada desses requisitos geraria mais confusão que
esclarecimentos. Vamos nos concentrar na sequência de temporização básica para as operações
de leitura e de escrita de um sistema com memória DRAM semelhante à mostrada na Figura
12.28(b).
Ciclo de leitura de uma DRAM
A Figura 12.30 mostra o comportamento típico dos sinais durante a operação de leitura.
Suponha que o sinal WE esteja no estado ALTO durante toda a operação. A seguir é apresentada
a descrição dos eventos que ocorrem nos instantes indicados no diagrama.
- t0: MUX é acionado em nível BAIXO para aplicar os bits de endereço da linha (A8 a
A15) nas entradas de endereço da DRAM.
- t1: a entrada RAS é acionada em nível BAIXO para carregar o endereço de linha na
DRAM.
- t2: MUX vai para nível ALTO para colocar o endereço de coluna (A0 a A7) nas entradas
de endereço da DRAM.
-t3: a entrada CAS vai para nível BAIXO para carregar o endereço da coluna na DRAM.
-t4: a DRAM responde colocando dados válidos, provenientes da célula de memória
selecionada, na linha de saída de dados (DATA OUT).
-t5: os sinais MUX, RAS e CAS, e DATA OUT retornam para os estados iniciais.

. Ciclo de escrita de uma DRAM

 A Figura 12.31 mostra o comportamento típico dos sinais durante uma operação de escrita
em uma DRAM. Vejamos a sequência de eventos.
t0: o nível BAIXO em MUX coloca o endereço da linha nas entradas da DRAM.
t1: a borda de descida em RAS carrega o endereço da linha na DRAM.
t2: MUX vai para nível ALTO para colocar o endereço da coluna nas entradas da DRAM.
t3: a borda de descida em CAS carrega o endereço da coluna na DRAM.
t4: o dado a ser escrito é colocado na linha de entrada de dados (DATA IN).
t5: a entrada WE é pulsada em nível BAIXO para escrever o dado na célula selecionada.
t6: os dados de entrada são removidos de DATA IN.
t7: os sinais MUX, RAS, CAS e WE retornam a seus estados iniciais

REFRESH DA DRAM
A célula de uma DRAM é reavivada (operação de refresh) a cada operação de leitura.
Cada célula de memória tem de ser reavivada periodicamente (2 a 8 ms, dependendo do
dispositivo) ou seus dados serão perdidos..
Assim, é necessária uma operação de leitura em cada linha da matriz da DRAM a cada 4
ms para garantir que todas as células da matriz sejam reavivadas. Se qualquer endereço for
carregado no registrador de endereço de linha, as 1.024 células daquela linha serão
automaticamente reavivadas.
.
TECNOLOGIA DA DRAM2
Ao selecionar um dispositivo RAM para um sistema, um projetista tem de tomar algumas
decisões. A capacidade (maior possível), a velocidade (maior possível), a potência (menor
possível), o custo (menor possível) e a versatilidade (tão fácil de alterar quanto possível) têm de
ser avaliados, porque nenhum tipo de RAM maximiza todas essas características desejadas. O
mercado de RAMs semicondutoras busca uma mistura ideal dessas características em seus
produtos para diversas aplicações. Esta seção explica alguns desses termos independentemente
da tecnologia de RAM
DRAM FPM
A DRAM do tipo modo de página rápida (fast page mode — FPM) permite acesso mais
rápido a qualquer posição de memória dentro da ‘página’ corrente. Uma página é uma faixa de
endereços de memória que tem os bits mais significativos iguais.
DRAM EDO
DRAMs com saída de dados estendida (extended data output — EDO) apresentam uma
pequena melhoria em relação às FPM. Para acessar determinada página, o valor do dado na
posição corrente de memória é detectado e armazenado nos pinos de saída.
SDRAM
As DRAMs síncronas são projetadas para transferir dados em rajadas rápidas de diversas posições
da memória. A primeira a ser acessada é a mais lenta devido ao overhead (latência) do
armazenamento do endereço de linha e de coluna.
DDRSDRAM
A SDRAM com dupla taxa de dados é uma especificação de interface de memória referida em
textos sobre computadores.
DRDRAM
A DRDRAM (direct Rambus DRAM) é um dispositivo proprietário desenvolvido e
comercializado pela Rambus. Ela usa um método para a arquitetura da DRAM com controle
integrado no dispositivo de memória. Essa tecnologia ainda está disputando com outras padrão
em busca de mercado.
EXPANSÃO DO TAMANHO DA PALAVRA E DA CAPACIDADE
Expansão do tamanho da palavra
 Suponha que precisemos de uma memória para armazenar 16 palavras de oito bits e tudo
o que temos são CIs de memória RAM de 16 × 4 com linhas de I/O comuns. Podemos combinar
dois desses chips de 16 × 4 para produzir a memória desejada. A configuração para isso é
mostrada na Figura 12.34. Analise esse diagrama cuidadosamente e tente entendê-lo antes de
prosseguir.
Como cada CI pode armazenar 16 palavras de quatro bits e desejamos armazenar 16
palavras de oito bits, usaremos cada CI para armazenar metade de cada palavra. Em outras
palavras, a RAM 0 armazena os quatro bits de mais alta ordem de cada uma das 16 palavras e a
RAM 1 armazena os quatro bits de mais baixa ordem. Uma palavra de oito bits completa está
disponível nas saídas das RAMs conectadas no barramento de dados.
Qualquer uma das 16 palavras é selecionada aplicando-se o código de endereço
apropriado nas quatro linhas do barramento de endereço (A3, A2, A1, A0). As linhas de endereço
vêm da CPU. Observe que cada linha do barramento está conectada na entrada de endereço
correspondente em cada CI. Isso significa que, uma vez que um código de endereço é

colocado no barramento de endereço, ele é aplicado em ambos os CIs, de modo que a mesma
posição em cada é acessada ao mesmo tempo.
Uma vez que o endereço esteja selecionado, podemos ler ou escrever nele sob o controle
das linhas comuns de WE e CS. Para leitura, WE tem de estar em nível ALTO e CS tem de estar
em nível BAIXO. Isso faz com que as linhas de I/O da RAM atuem como saídas. A RAM 0 coloca
sua palavra de quatro bits selecionada nas quatro linhas do barramento de dados superior, e a
RAM 1 coloca sua palavra de quatro bits nas quatro linhas do barramento de dados inferior.
Portanto, o barramento de dados contém a palavra completa de oito bits selecionada que pode ser
transmitida para outro dispositivo (geralmente para um registrador na CPU).
Para uma operação de escrita, WE = 0 e CS = 0 fazem as linhas de I/O da RAM atuarem
como entradas. A palavra de oito bits a ser escrita é colocada no barramento de dados (geralmente
pela CPU). Os quatro bits de mais alta ordem são escritos na posição selecionada na RAM 0, e os
quatro bits de mais baixa ordem, na RAM 1.
Em resumo, a combinação dos dois CIs de RAM atua de maneira semelhante a um único
CI de memória de 16 × 8.
Referimo-nos a essa combinação como um módulo de memória de 16 × 8.
A mesma ideia básica para a expansão do tamanho da palavra funciona para diferentes
situações. Leia o seguinte exemplo e esboce um diagrama do sistema antes de olhar a solução
apresentada.
Expansão da capacidade
Necessitamos de uma memória que possa armazenar 32 palavras de quatro bits e tudo o
que temos são CIs de 16 × 4.Combinando dois CIs de 16 × 4, conforme mostra a Figura 12.36,
podemos produzir a memória desejada. Mais uma vez, analise o diagrama e tente entendê-lo antes
de continuar a leitura.
Cada RAM é usada para armazenar 16 palavras de quatro bits. Os quatro pinos de
entrada/saída (I/O) de dados de cada RAM são conectados nas quatro linhas comuns do
barramento de dados. Apenas um dos CIs de RAM pode ser selecionado (habilitado) por vez, de
modo que não existirá problema de contenção de barramento. Isso está garantido pelo
acionamento das respectivas entradas CS a partir de sinais lógicos diferentes.
Como a capacidade desse módulo de memória é 32 × 4, tem de haver 32 endereços
diferentes. Isso requer um barramento de endereço de cinco linhas. A linha de endereço mais alta,
A4, é usada para selecionar uma ou outra RAM (via entradas CS) como aquela que será lida ou
escrita. As outras quatro, A0 a A3, são usadas para selecionar uma das 16 posições de memória
do CI de RAM.
Para ilustrar, quando A4 = 0, o CS da RAM 0 habilita esse CI para leitura ou escrita.
Então, qualquer posição na RAM 0 pode ser acessada por A3 a A0. As últimas quatro linhas de
endereço variam de 0000 a 1111 para selecionar a posição desejada. Assim, a faixa de endereços
que representa posições na RAM 0 é
A4A3A2A1A0 = 00000 a 01111
Observe que quando A4 = 0, o CS da RAM 1 está em nível ALTO, de modo que suas
linhas de I/O estão desabilitadas (alta impedância) e não se comunicam (fornecem nem recebem
dados) com o barramento de dados.
Deve estar claro que, quando A4 = 1, as funções da RAM 0 e da RAM 1 são trocadas. A
RAM 1 está habilitada e as linhas A3 a A0 selecionam uma das posições. Assim, a faixa de
endereços na RAM 1 é
A4A3A2A1A0 = 10000 a 11111