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Memrias: ROM, RAM, DRAM

Classificao de Memrias Semicondutoras

Volatilidade
Voltil e No Voltil

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Acesso
Leitura e Escrita ou Somente Leitura

Tipo
RAM DRAM ROM PROM EPROM E2PROM FLASH Random Access Memory (static) Dynamic RAM Read Only Memory User-Programmable ROM Erasable PROM Electrically EPROM Flash E2PROM

Classificao de Memrias Semicondutoras

Tecnologia
Bipolar CMOS Transistores Bipolares (npn, pnp) Complementary Metal Oxide Silicon

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Estrutura de Acesso
Aleatrio Disciplinado (pilha, fila, etc)

Endereamento
bit, byte, bloco

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Caractersticas Importantes
Capacidade:
Ex: 1024 bits

mega bits, bytes M palavras de N bits

Organizao:
Ex: 1024x1 , 256x4 bits

Tempo de Acesso: nano segs Consumo/Dissipao: m amp Densidade de Integrao: rea do chip, # gates
Capacidade baixa alta Velocidade alta mdia/alta Consumo alto baixo Densidade baixa alta
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Bipolar CMOS

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Estrutura Bsica de Chips de Memria

Sinais de Endereo

Memria
Sinais de Controle

Dados

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ROM - Read Only Memory

Pr-gravadas: modo permanente ou semi-permanente No voltil n sinais de endereo; 2n palavras de b bits

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Porque memria ROM?

Armazenamento de Programas
Boot ROM de computadores pessoais Programas residentes em equipamentos, jogos, etc.

ROM um circuito combinacional: truth-lookup table

pode executar qualquer funo combinacional lgica Endereo = entradas da funo Sadas = sadas da funo

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Estrutura Interna da ROM

ROM = decodificador + codificador

A0
endereo

2n

dados

b bits

An-1
Decodificador Codificador

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ROM
implementando: Decodificador 2-to-4 c/ controle de polaridade da sada
decodificador codificador

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Multiplicador 4x4

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Estrutura interna da ROM

PDP-11 boot ROM (64 words, 1024 diodes)

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Decodificao em duas dimenses

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32Kx8 ROM

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ROMs modernas
256K bytes, 1M byte, ou maior Usa transistores MOS como chaves

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Tipos de ROM
ROM Read Only Memory

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programada na fbrica atravs da metalizao nos pontos de interconexo dos diodos

PROM

User-Programmable ROM

programada pelo usurio (alta corrente) atravs da queima de fusvel (desliga diodo); no permite alteraes

EPROM

Erasable PROM

programada eletronicamente; exposio a luz ultra violeta apaga o contedo

E2PROM FLASH

Electrically EPROM Flash E2PROM

apagada e escrita eletronicamente, byte a byte apagada eletronicamente todo o contedo de uma vez 15

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Comparao entre ROMs comerciais

Ta bl e 1 0 - 5 Commercial ROM types.
Type Technology Read cycle Write cycle Comments

Mask ROM Mask ROM PROM EPROM EEPROM

NMOS, CMOS Bipolar Bipolar NMOS, CMOS NMOS

10200 ns < 100 ns < 100 ns 25200 ns 50200 ns

4 weeks 4 weeks 1050 s/byte 1050 s/byte 1050 s/byte

Write once; low power Write once; high power; low density Write once; high power; no mask charge Reusable; low power; no mask charge 10,000100,000 writes/location limit

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EPROM
possui floating gate MOS transistor em cada bit; floating gate no conectado e est cercado de material de altssima impedncia; alta voltagem aplicada aos bits que devem ser 0, rompe isolante e armazena carga negativa no floating gate; carga negativa previne que o transistor MOS conduza nas operaes de leitura; carga pode permanecer por 10 anos ou removida por 15-20 minutos de luz ultra violeta (bit=1); chip possui janela de vidro para exposio luz;
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Estrutura da EPROM
floating gate no conectado e est cercado de material de altssima impedncia

carga negativa previne que o transistor MOS conduza nas operaes de leitura

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EPROMs Comerciais - Chips 28 pinos

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EEPROMs, Flash PROMs

Semelhante a EPROM porm, bits podem ser apagados eletronicamente: VPP = 12 V Floating-gate MOS transistors possuem camada fina de isolante que permite eliminar a carga atravs de tenso de polaridade oposta; Pode ser reprogramada 10000 vezes; Escrita demora muita mais que leitura: milliseconds vs. 10s of nanosegundos; Apagar Byte-byte Chip inteiro (flash) FLASH PROM pode ser apagada de uma s vez, aproximando-se de um RAM no voltil.
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ROM: Sinais de Control e E/S

Chip Select Output Enable

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EPROM em Microprocessadores

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128Kx8 localizada no extremo A19=A18=A17=1

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Espao de Endereamento
Corresponde capacidade de endereamento (direto ou indireto) de um processador. Representado pelos sinais de endereo: Ai
An-1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 .... .... .... .... .... .... .... .... .... .... .... .... .... .... .... A19 0 0 0 0 0 0 0 0 0 0 0 0 0 1 A18 0 0 0 0 0 0 0 0 0 0 0 0 1 A17 0 0 0 0 0 0 0 0 0 0 0 1 A16 0 0 0 0 0 0 0 0 0 0 1 A15 0 0 0 0 0 0 0 0 0 1 A14 0 0 0 0 0 0 0 0 1 A13 0 0 0 0 0 0 0 1 A12 0 0 0 0 0 0 1 A11 0 0 0 0 1 1 A10 0 0 0 1 0 1 A9 0 ... 1 .... 0 ... 1 A0 0 ... 1

1K 2K 3K 4K 8K 16K 32K 64K 128K 256K 512K 1M 2n-1

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Operao da EPROM
CE_L 0 0 1 0 OE_L/VPP 0 1 X VPP VCC 5v 5v 5v 5v OUTPUT Dout Z Z Din

Read Output Disable Standby (35 ma) Program

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ROM - Diagramas de Tempo

Leitura

tAA - access time from address tACS - access time from chip select tOE - output-enable time tOZ - output-disable time tOH - output-hold time

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Definio do Tempos
tAA - access time from address
delay entre endereos estveis e sadas vlidas

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tACS - access time from chip select

delay entre CS e sadas vlidas

tOE - output-enable time

delay entre OE e CS ativados, at 3-states de sada sairem de alta impedncia

tOZ - output-disable time

delay entre OE e CS desativados, at 3-states de sada entrarem em alta impedncia

tOH - output-hold time

delay no qual as sadas continuam vlidas aps mudar 26 endereo ou aps desativar CS e OE

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Projeto
Projete um circuito para a gerao e visualizao em matrizes 8x8 LEDs dos caracteres de A a D, utilizando ROM (32x8).
Neste esquema cada caracter representado por n posies consecutivas da ROM: bit=1 significa pixel aceso. O circuito deve exibir a cada instante um caracter indicado pelo seu cdigo. As sadas da ROM devem acionar uma linha da matriz de LEDs a cada ciclo de varredura. Sugesto: cdigo = end. alto; contador(8)= end. baixo

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RAM-Memria de Leitura/Escrita
RAM (Random Access Memory) Volatilidade
RAMs perdem seu contedo quando alimentao removida NVRAM = RAM + bateria

SRAM (Static RAM)

Memria comporta-se como latches ou flip-flops

DRAM (Dynamic Memory)

Contedo da memria mantem-se por apenas alguns milisegundos preciso refrescar posies atravs de leitura ou escrita
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SRAM

Chip Select Output Enable Write Enable (read/write_L) read/ write_L)

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Operao da SRAM
Clulas de bits so latches tipo D, no flip-flops edge-triggered tipo D.
poucos transistores por clula.

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Implicaes para operaes de escrita:

Endereos devem estar estveis antes de escrever. Dado deve estar estvel antes do final da escrita.

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SRAM: Estrutura Interna

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SRAM: Linhas de controle

Chip select Output enable Write enable

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SRAM - Leitura
Similar a ROM

tAA - access time from address tACS - access time from chip select tOE - output-enable time tOZ - output-disable time tOH - output-hold time 33

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SRAM - Escrita

tAS - address setup time before write tAH - address hold time after write tCSW - chip select setup before end of write tWP - write pulse width tDS - data setup time before end of write tDH - data hold time after end of write

Endereo deve estar estvel antes e depois do acionamento de writeenable. Dado armazenado na subida de (WE & CS).
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Definio do Tempos
tAS - address setup time before write
endereo deve estar estvel antes de CS e WE seno posies imprevisveis podem ser alteradas

tAH - address hold time after write tCSW - chip select setup before end of write tWP - write pulse width
tempo durante o qual WE deve estar acionado para o armazenamento confivel do dado na clula

tDS - data setup time before end of write tDH - data hold time after end of write
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Dados bidirecionais

Usa os mesmos sinais para leitura e escritas

mais comum em RAM de vrios bits compatvel para uso com barramentos bidirecionais de microprocessadores
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Chips SRAM
Similar aos chips ROM

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8kx8

32kx8, 28-pin DIPs 128kx8

512kx8 32-pin DIPs

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2114 1024 x 4 bit Static RAM

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Diagrama de Tempo

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Diagrama de Tempo

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Exemplo
Projete um banco de memria esttica (chips + decodificao de endereo) contendo 16K x 8 bits, usando os chips:
1o. caso: 2114 (1024 x 4 bits) 2o. caso: 2147 (4096 x 1 bit)

Capacidade total da placa = 128K bits Nmero de chips necessrios:

1o. Caso = 32 2o. Caso = 32

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Soluo 1o. Caso (16K 16)

U7 74LS154
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

R/W

U1 RAM1K
A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 CS WE IO7 IO6 IO5 IO4 IO3 IO2 IO1 IO0

U2 RAM1K
A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 CS WE IO7 IO6 IO5 IO4 IO3 IO2 IO1 IO0

U3 RAM1K
A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 CS WE IO7 IO6 IO5 IO4 IO3 IO2 IO1 IO0

U4 RAM1K
A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 CS WE IO7 IO6 IO5 IO4 IO3 IO2 IO1 IO0

A13 A12 A11 A10

E1 E0 A3 A2 A1 A0

U5 RAM1K
A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 CS WE IO7 IO6 IO5 IO4 IO3 IO2 IO1 IO0

U6 RAM1K
A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 CS WE IO7 IO6 IO5 IO4 IO3 IO2 IO1 IO0

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Projeto
Projete uma placa de memria RAM esttica de 32K x 9bits - 8 bits de dados e 1 bit de paridade, usando os CIs 2114 e 2147.

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DRAM (Dynamic RAMs)

SRAMs tipicamente usam 6 transistores por clula de um bit. DRAMs usam apenas um transistor por bit: mais memria por rea de silcio contedo 1/0 equivale carga/descarga do capacitor do gate capacitor

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DRAM - Operao
S1

S2 Rfuga Cgate

Operao Write Read Refresh

S1 close close close

S2 open close close

S3 open close close

Ampl S3

Comparador

+ Vref -

IN

Circuito comum a cada coluna da matriz

OUT

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DRAM - Leitura

Pr-carga de bit line at VDD/2. Faz word_line = HIGH. Detecta se h passagem de corrente de/para a clula. Contedo da clula destrudo na leitura. Bit deve ser re-escrito de volta.
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DRAM - Escrita

Faz word line = HIGH. Faz bit line = LOW ou HIGH para armazenar 0 ou 1. Faz word line = LOW. A carga armazenada para nvel 1 vai eventualmente vazar.

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DRAM - Fuga de Carga

DRAM tpica requer que cada clula seja refrescada uma vez a cada 4 a 64 ms.

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RAS/CAS
Row Address Strobe, Column Address Strobe n sinais de endereo so fornecidos ao chip de DRAM em 2 passos, usando n/2 pinos apenas:
1o. Passo: 2o. Passo: endereo de linha na descida de RAS_L endereo de coluna na descida de CAS_L

Mtodo tradicional de operao de DRAM por 20 anos. CAS faz papel de chip select

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DRAM-Organizao Interna
64K x 1 DRAM
C C C C C

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Refresh das clulas da mesma linha

Circuito das colunas

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Refresh
Clulas so organizadas em vetores:
seleo de uma linha, efetua o refresh de todas os bits da linha

Exemplo: 2116 16Kx1bit DRAM

128 linhas x 128 colunas Trefresh = 2 ms; Taccess = 500 ns requer 128 ciclos de refresh de durao de 500 ns 1 ciclo de refresh a cada 2/128 = 15,6 s durante refresh processador fica em WAIT
t
1o. ciclo 2o. ciclo

t + Tref

15,6 s

15,6 s

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DRAM - Leitura

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DRAM - refresh

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DRAM - Escrita

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Smbolos Lgicos de DRAMs

64K 1 4164
5 7 6 5 7 6

256K 1 4256 A0
14 13 12

64K 4 4464 A0
5 6 7

1M 1 41000 A0
6 7 8 9

256K 4 44256 A0

A0

A1 A2 12 A3 11 A4 A5 13 A6
9 2 4 15 3 10

A1 A2 12 A3 11 A4 A5 13 A6
9 10

A1 A2 11 A3 8 A4
7

A5 6 A6
10 5

DIO1 3 DIO2 DIO3 17 DIO4

15

A1 A2 8 A3 10 A4
11 12 13

A1 A2 A3 11 A4
12 13 14

A5 A6

A5 A6

DIO1

1 2

A7 DIN RAS CAS WE

4 15 3

DOUT

14

A7 1 A8
2

A7 RAS CAS WE OE

A7 14 A8
15

A7 15 A8
4

DIO2 18 DIO3 DIO4

19

DIN RAS CAS WE

DOUT

14

16 4 1

A9 1 DIN RAS CAS WE

DOUT

17

17 3 16

3 16 2

RAS CAS WE OE

Copyright 2000 by Prentice Hall, Inc. Digital Design Principles and Practices, 3/e

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Controle de Refresh
Circuito que acessa memria exclusivamente para garantir o refresh de todas as posies dentro do limite de tempo (Tref). Componentes:
contador de endereos de refresh: #linhas gerador dos pedidos de refresh (acesso memria): perodo = Tref/#linhas gerador de RAS multiplex de sinais de endereos: n/2 mux 2-to-1 rbitro para controle do acesso memria: micro ou refresh; micro entra em WAIT se ciclo de refresh
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Controle de Refresh
endereo de coluna

Micro

endereo de linha

Mux Mux
RAS CAS CAS WE inicia ciclo Gerador

Ai DRAM data RAS CAS WE

endereo de refresh

Contador de Refresh

memory/refresh

memory request wait/ready

rbitro

Gerador de refresh request refresh request

fim de ciclo

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Outros tipos de Ciclos

CAS-before-RAS
se CAS acionado antes de RAS, chip refresca linha selecionada por um contador interno e incrementa contador; simplifica projeto; elimina contador de refresh externo.

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read-modify-write
leitura seguida de escrita da mesma posio

page-mode-read
permite que uma linha inteira (page) seja lida mantendose RAS low e pulsando-se CAS; acesso mais rpido a dados que esto prximos

page-mode-write
escrita, similar a page-mode-read
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Outros tipos de Ciclos

static-column-mode read
similar a page mode; end. de coluna no armazenado na DRAM; assim, outro bit da mesma coluna pode ser lido, mudando-se o end. de coluna sem pulsar CAS.

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static-column-mode write
escrita, similar a static-column-mode read; necessrio negar CAS ou WE na mudana de endereo.

nibble-mode read
similar a page-mode; o chip de DRAM gera uma sequncia de endereos a partir do endereo fornecido no incio do ciclo RAS-CAS; a sequncia repetida aps 4 pulsos de CAS.

nibble-mode write
idem, write
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Outros Tipos de DRAM

EDRAM: Enhanced DRAM CDRAM: cache-DRAM SDRAM: Synchronous DRAM RDRAM: Rambus DRAM

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