Curso Ebook Anáise de TV de Plasma

Rangel Carvalho
ANÁLISE DE
TV DE PLASMA 2ª EDIÇÃO
ANÁLISE DE FUNCIONAMENTO
DE UM PAINEL DE PLASMA TÍPICO
Análise de TV de Plasma 2
Maiseletrônica
Análise de TV de Plasma
Rangel Carvalho
maiseletronica.com.br
1ª edição, dezembro de 2016

2ª edição, dezembro de 2019
Esse e-book faz parte do material utilizado no curso de Análise de TV

de Plasma. Além desse e-book, também está incluso no material dois
arquivos com esquemas elétricos e um link para acessar os vídeos
privados de análise de TV de Plasma.
Sumário
Introdução.............................................................................................................................. 6
1 - Teoria do display de Plasma........................................................................ 7
Princípio do display de Plasma............................................................................8

O display de plasma......................................................................................................9
Estrutura do Display de Plasma............................................................................10
Célula de descarga UV..............................................................................................10
Tensão de ruptura (BDV)..........................................................................................10
Início da descarga UV................................................................................................11
Cargas de parede.........................................................................................................11
Efeito memória...............................................................................................................11
Descargas com tensão menor que a BDV......................................................12
Sustentação das descargas UV............................................................................12
Apagamento das cargas de parede...................................................................12
Varredura no display de Plasma.......................................................................15

Período de reset............................................................................................................16
Período de endereço..................................................................................................16
Período de sustentação.............................................................................................19
Função da tensão VZB...............................................................................................19
Circuitos didáticos Y, Z, Buffer e Data Driver..................................................21
Graduação de brilho no display de Plasma..............................................27

Sinal de vídeo digital...................................................................................................27
Graduação de brilho no sinal de vídeo digital...............................................30
Método de graduação de brilho no display de Plasma............................30
Método para melhorar o contraste......................................................................33
Frequência vertical nas TVs de Plasma............................................................33
2 - Análise de um painel de Plasma típico............................................34
Painel de Plasma típico............................................................................................35
Análise da placa controladora............................................................................37

Placa controladora típica..........................................................................................37
Transmissão LVDS.......................................................................................................38
Circuito LVDS de 5 canais........................................................................................39
Transmissão RSDS......................................................................................................42
Análise da placa X........................................................................................................44

Análise do CI data driver...........................................................................................47
Sinal de controle BLK..................................................................................................47
Sinal de controle LE.....................................................................................................47
Funcionamento do CI data driver.........................................................................48
Análise da placa Buffer............................................................................................50

O CI Y Buffer....................................................................................................................51
Sinais de controle OC1 e OC2................................................................................51
Sinais de controle Data e CLK................................................................................53
Transmissão dos sinais OC1, OC2, Data e CLK............................................56
Análise das placas Y e Z..........................................................................................57

Período de reset............................................................................................................58
Período de endereço..................................................................................................59
Período de sustentação.............................................................................................59
Alimentação dos CIs drivers....................................................................................64
Efeito capacitor do display de plasma...............................................................64
Circuito ER........................................................................................................................65
Circuito ER série............................................................................................................65
Circuito ER paralelo.....................................................................................................67
Conversor DC/DC na placa Y.................................................................................69
Análise de funcionamento.......................................................................................70
3 - Fonte de alimentação nas TVs de Plasma....................................71
Análise da fonte Standby........................................................................................74

Análise de funcionamento..........................................................................................74
Alimentação de partida...............................................................................................75
Controle do PWM nas fontes Flyback...................................................................77
Como calcular a tensão de saída...........................................................................78
Proteções nas fontes Flyback...................................................................................78
Circuito snubber.............................................................................................................81
Circuito ON / OFF...........................................................................................................82
Análise da fonte PFC..................................................................................................83

Análise de funcionamento.........................................................................................85
Controle do PWM nas fontes PFC..........................................................................85
Proteções nas fontes PFC..........................................................................................87
Análise da fonte VS.....................................................................................................88

Análise de funcionamento.........................................................................................89
Circuito bootstrap..........................................................................................................90
Controle do PWM nas fontes Half Bridge............................................................91
Proteções nas fontes Half Bridge............................................................................91
Efeito capacitor da junção gate/dreno nos MOSFETs..................................94
Introdução
TVs de Plasma possuem circuitos eletrônicos bastante complexos e a falta de
informação técnica a respeito desses circuitos tem sido um grande obstáculo para
os técnicos que pretendem analisar e consertar esses aparelhos.
Nesse ebook analisamos um painel de Plasma típico, com uma linguagem simples
e objetiva descrevemos o funcionamento de circuitos didáticos que servem como
base para entender os circuitos presentes nas principais marcas. Possui um
conteúdo com diversas ilustrações que ajudam a compreender o tema e em várias
situações, são mostradas formas de ondas no osciloscópio, que além de ajudar a
entender os circuitos, ajuda a entender a forma de onda no próprio osciloscópio.
Embora esse ebook seja destinado aos técnicos de reparação, devido a didática
de fácil compreensão e indicado a todos que desejam aperfeiçoar o conhecimento
técnico.
Conhecimento é um bem valioso e durável.
Tenha um excelente proveito,

um abraço do autor
Rangel Carvalho
TEORIA DO
1 DISPLAY DE
PLASMA
OS CIRCUITOS CONECTADOS AO
DISPLAY DE PLASMA FORAM CRIADOS
PARA ATENDER A NECESSIDADE DE
FUNCIONAMENTO DO DISPLAY DE
PLASMA E, POR ISSO, CONHECER O
FUNCIONAMENTO DO DISPLAY DE
PLASMA É UMA PARTE IMPORTANTE
PARA ENTENDER O FUNCIONAMENTO
DESSES CIRCUITOS. NESSE CAPÍTULO
ANALISAMOS O FUNCIONAMENTO DO
DISPLAY DE PLASMA, INICIANDO COM A
CÉLULA DE DESCARGA UV, QUE É O
ELEMENTO PRINCIPAL DO DISPLAY DE
PLASMA, EM SEGUIDA ANALISAMOS O
PROCESSO DE VARREDURA PARA
FORMAR AS IMAGENS E FINALIZAMOS
ESSE CAPÍTULO ANALISANDO O
MÉTODO DE GRADUAÇÃO DE BRILHO
NO DISPLAY DE PLASMA.
Princípio do Display de Plasma

Já é de nosso conhecimento que na natureza a matéria encontra-se em três estados: sólido,
líquido e gasoso. Para o estudo do display de plasma interessa-nos somente o estado gasoso
que é representado pelos gases. Os gases quando não sofrem nenhuma influência externa
permanecem em estado neutro, onde seus átomos possuem a mesma carga elétrica, em
outras palavras, onde seus átomos possuem o mesmo número de elétrons e de prótons, como
mostra a figura 1.1.
Figura 1.1 - Ilustração didática mostrando um gás em estado neutro, onde

os átomos possuem a mesma carga elétrica.
Energia como calor e tensão, pode “arrancar” elétrons dos átomos criando diferenças de
cargas entre os átomos. Quando os átomos de um gás estão com diferenças de cargas diz-se
que o gás está ionizado ou que o gás está no “estado de plasma”, como mostra a figura 1.2. O
estado de plasma é considerado o quarto estado da matéria. Gases como o xênon e neon tem
grande facilidade de liberar elétrons, portanto são largamente empregados para se obter o
estado de plasma.
Figura 1.2 Ilustração didática mostrando um gás ionizado, que também é chamado de gás
em estado de plasma, onde os átomos possuem diferentes cargas elétricas.
Durante a mudança do estado gasoso para o estado de plasma uma grande quantidade de
elétrons se desloca no interior do gás ocorrendo colisões entre os elétrons. Essas colisões
provocam descargas de luz ultravioleta (UV) como mostra a figura 1.3. São essas descargas
que tornaram possível a criação do display de plasma, como veremos em seguida.
Figura 1.3 Ilustração didática mostrando as descargas UV geradas pelas colisões de

elétrons durante o deslocamento no interior do gás.
O display de plasma
O Display de Plasma possui milhares de pixels, cada pixel é dividido em três subpixels, um
vermelho (R), um verde (G) e um azul (B), como mostra a figura 1.4. Cada subpixel é uma
pequena cavidade preenchida com gás neon e xênon com o propósito de gerar descargas
UV, por esse motivo cada cavidade é chamada de célula de descarga. As paredes das
cavidades são revestidas com uma camada de fósforo R, G ou B.
Os gases no interior das cavidades ficam normalmente em estado neutro, mas quando se
aplica tensão sobre a célula o gás muda para o estado de plasma e gera descargas UV. As
descargas UV atingem a camada de fósforo que emite luz com a cor correspondente a cor do
fósforo. Dessa forma, através de descargas precisamente controladas é possível formar
imagens com todas as cores visíveis.
Figura 1.4 - Ilustração didática mostrando os pixels no display de plasma.

Estrutura do Display de Plasma

A figura 1.5 mostra a estrutura de um display de plasma. É formado basicamente por duas
placas de vidro, uma frontal e uma traseira. Na face interna da placa de vidro traseira são
colocados eletrodos verticais chamados de eletrodos de endereço. Sobre os eletrodos de
endereço é colocada uma grade com divisões horizontais e verticais formando milhares de
células de descargas. Cada coluna de célula é posicionada exatamente sobre um eletrodo de
endereço. O interior de cada célula é revestido com uma camada de fósforo vermelho, verde
ou azul formando colunas na sequência R, G e B.
Na face interna da placa de vidro frontal são colocados eletrodos transparentes chamados de
eletrodos de sustentação. Esses eletrodos são posicionados em sentido horizontal de modo
que cada dois eletrodos fiquem exatamente sobre uma linha de células. Sobre os eletrodos de
sustentação é colocado um dielétrico transparente que isola os eletrodos das células de
descargas. As duas placas de vidro são unidas e hermeticamente vedadas e em seguida as
cavidades das células são preenchidas com gás neon e xênon.
PLACA DE CONDUTORES PARA

VIDRO FRONTAL LIGAR OS ELETRODOS
AO CIRCUITO EXTERNO
DIELÉTRICO
ELETRODOS DE
(TRANSPARENTE)
SUSTENTAÇÃO
(TRANSPARENTES)
CONDUTORES PARA
LIGAR OS ELETRODOS PLACA DE
AO CIRCUITO EXTERNO VIDRO TRASEIRA
ELETRODOS DE CÉLULAS DE DESCARGA COM
ENDEREÇO CAMADA DE FÓSFORO RGB
Figura 1.5 - Estrutura do display de plasma.
Célula de descarga UV
A figura 1.6 mostra uma célula de descarga UV em corte lateral onde podemos ver a
disposição dos eletrodos. Os dois eletrodos de sustentação que cruzam cada célula são
identificados como eletrodo Y e eletrodo Z enquanto o eletrodo de endereço é identificado
como eletrodo X.
Tensão de ruptura (BDV)

Para ocorrer descargas UV é necessário que a tensão aplicada aos eletrodos Y e Z seja alta o
suficiente para atrair ou repelir os elétrons dos átomos do gás. O nível de tensão que gera
descarga UV é chamado de tensão de ruptura ou tensão BDV (Breakdown Voltage). A tensão
BDV fica em torno de 300V.
ELETRODOS DE
SUSTENTAÇÃO
VIDRO Y Z
FRONTAL DIELÉTRICO
TRANSPARENTE
CAMADA DE
VIDRO FÓSFORO
TRASEIRO X
ELETRODO DE ESPAÇO PREENCHIDO
ENDEREÇO COM GÁS NEON E XÊNON
Figura 1.6 - Detalhe da célula de descarga em corte lateral.
Início da descarga UV
Quando os eletrodos Y e Z recebem uma tensão maior que a BDV os elétrons do gás são
atraídos pelo eletrodo que tem tensão positiva e repelidos pelo eletrodo que tem tensão
negativa. Com isso forma-se uma corrente no interior da célula provocando colisões entre os
elétrons que geram descargas UV. A luz ultravioleta gerada durante as descargas é invisível,
mas quando atinge a camada de fósforo, o fósforo gera luz visível na cor correspondente a cor
do fósforo.
Cargas de parede
Após atingir a tensão BDV, o eletrodo com tensão positiva atraí os elétrons enquanto o eletrodo
com tensão negativa repele os elétrons. Com isso cargas elétricas se acumulam na parede
que fica entre o eletrodo e a célula. Essas cargas são chamadas de cargas de parede, sendo
que o eletrodo com tensão positiva acumula cargas de parede negativa enquanto o eletrodo
com tensão negativa acumula cargas de parede positiva.
A medida que as cargas de parede aumentam, a corrente no interior da célula diminui fazendo
diminuir as descargas UV até que chega um momento que cessa totalmente a corrente e com
isso cessa também as descargas UV. Podemos então dizer que as descargas UV ocorrem por
um breve instante, somente durante a formação das cargas de parede. Assim, após completar
as cargas de parede não há mais descargas UV e também não há mais geração de luz.
Efeito memória
Após formar cargas de parede, essas cargas permanecem por um longo período nas paredes
das células, mesmo após retirar a tensão dos eletrodos. Esse efeito é chamado de efeito
memória.
Descargas com tensão menor que a BDV

Considerando que as descargas UV, bem como a geração de brilho ocorrem somente durante
a formação das cargas de parede, podemos dizer que para manter a célula emitindo brilho é
necessário gerar seguidas descargas UV. Para gerar descargas UV após completadar as
cargas de parede, é preciso inverter a polaridade da tensão nos eletrodos Y e Z. Mas agora é
possível gerar descargas com tensão menor que a BDV, pois a tensão aplicada aos eletrodos
se soma com as cargas de parede resultando numa tensão maior que a BDV. Portanto é
somente a primeira descarga UV que necessita de uma tensão maior que a BDV.
Sustentação das descargas UV

Como as descargas UV ocorrem somente durante a formação das cargas de parede, para
“sustentar” a descarga UV, ou seja, para gerar seguidas descargas UV é necessário alimentar
os eletrodos Y e Z com uma tensão que muda de polaridade constantemente e, além disso, a
mudança de polaridade tem que ser “abrupta” para provocar fortes descargas UV. Portanto
para gerar seguidas descargas UV os eletrodos de sustentação são alimentados com pulsos,
chamados de pulsos de sustentação. Os pulsos de sustentação são fornecidos por um
circuito comutador chamado de circuito de sustentação que é mostrado na figura 1.7.
QUANDO S1 E S4 FECHAM, S2 E S3 ABREM. S1 LIGA O ELETRODO Y NA TENSÃO VS ENQUANTO

S4 LIGA O ELETRODO Z NO GND. QUANDO S2 E S3 FECHAM, S1 E S4 ABREM. S3 LIGA O
ELETRODO Z NA TENSÃO VS ENQUANTO S2 LIGA O ELETRODO Y NO GND. ASSIM OS
ELETRODOS Y E Z RECEBEM PULSOS DE SUSTENTAÇÃO VARIANDO DO GND A TENSÃO VS.
VS
VOLTAGE SUSTAIN
PULSOS DE SUSTENTAÇÃO
VS
S1 S3
Y
Y Z GND
VS
S2 S4
Z
X GND
Figura 1.7 - Representação do circuito de sustentação.
Apagamento das cargas de parede

Devido o efeito memória as cargas de parede permanecem por um longo período. Para
apagar as cargas de parede é necessário aplicar nos eletrodos Y e Z uma tensão que varia
lentamente em forma de rampa. Tensão em forma de rampa atraí ou repele os elétrons
lentamente que acabam retornando aos átomos do gás e com isso o gás volta ao estado
neutro. As figuras 1.8 e 1.9 mostram a sequência de funcionamento da célula de descarga.
2 - TENSÃO MAIOR
QUE A TENSÃO BDV
Z ALIMENTANDO OS Z
1 - TENSÃO MENOR Y Y
ELETRODOS COM UMA
QUE A TENSÃO BDV
TENSÃO MAIOR QUE A BDV
ALIMENTANDO OS OS ELÉTRONS DO GÁS SÃO
ELETRODOS COM UMA ATRAÍDOS PELO ELETRODO
TENSÃO MENOR QUE A BDV POSITIVO E REPELIDOS
X X
O GÁS PERMANECE NO PELO ELETRODO NEGATIVO.
ESTADO NEUTRO E NÃO O DESLOCAMENTO DE
OCORREM DESCARGAS UV.
DC ELÉTRONS NO INTERIOR DA DC
CÉLULA PROVOCAM
COLISÕES QUE GERAM
DESCARGAS UV.
3 - CARGAS DE PAREDE
AS CARGAS ATRAÍDAS PELOS

ELETRODOS SE ACUMULAM Y Z 4 - EFEITO MEMÓRIA Y Z
NA PAREDE ENTRE O
AS CARGAS DE PAREDE
ELETRODO E A CÉLULA.
PERMANECEM POR UM
ESSAS CARGAS SÃO
LONGO PERÍODO MESMO
CHAMADAS DE CARGAS DE
X APÓS RETIRAR A TENSÃO X
PAREDE. QUANDO
DOS ELETRODOS. ESSE
COMPLETAM AS CARGAS DE
EFEITO É CHAMADO DE
PAREDE CESSA A CORRENTE DC EFEITO MEMÓRIA.
DC
NO INTERIOR DA CÉLULA E
CESSA TAMBÉM AS
DESCARGAS UV.
Figura 1.8 - Sequência de funcionamento da célula de descarga.

5 - DESCARGAS COM 6 - INVERSÃO DAS

TENSÃO MENOR QUE A CARGAS DE PAREDE
PARA GERAR DESCARGAS
Y Z APÓS FORMAR CARGAS DE Y Z
UV APÓS COMPLETAR AS
PAREDE COM POLARIDADE
CARGAS DE PAREDE É
CONTRÁRIA A ANTERIOR,
NECESSÁRIO INVERTER A
CESSA A CORRENTE NO
POLARIDADE DA TENSÃO
INTERIOR DA CÉLULA E
NOS ELETRODOS, MAS
CESSA TAMBÉM AS
AGORA A TENSÃO PODE X X
DESCARGAS UV. PARA
SER MENOR QUE A BDV,
GERAR MAIS DESCARGAS
POIS A TENSÃO DOS
ELETRODOS SOMA-SE COM
DC UV É PRECISO INVERTER DC
NOVAMENTE A POLARIDADE
AS CARGAS DE PAREDE
DA TENSÃO
RESULTANDO NUMA
NOS ELETRODOS.
TENSÃO MAIOR QUE A BDV.
8 - APAGAMENTO DAS
CARGAS DE PAREDE
7 - SUSTENTAÇÃO DAS
DESCARGAS UV Y Z Y Z
PARA APAGAR AS CARGAS
DE PAREDE É NECESSÁRIO
PARA SUSTENTAR AS
APLICAR NOS ELETRODOS
DESCARGAS UV É
UMA TENSÃO EM FORMA
NECESSÁRIO APLICAR NOS
DE RAMPA. A TENSÃO EM
ELETRODOS UMA
X FORMA DE RAMPA ATRAI X
SEQUÊNCIA DE PULSOS
OU REPELE OS ELÉTRONS
CHAMADOS DE PULSOS DE
LENTAMENTE QUE ACABA
SUSTENTAÇÃO. OS PULSOS
RETORNANDO AOS
DE SUSTENTAÇÃO GERAM
ÁTOMOS DO GÁS E COM
SEGUIDAS DESCARGAS UV.
ISSO O GÁS VOLTA PARA O
ESTADO NEUTRO.
Figura 1.9 - Sequência de funcionamento da célula de descarga.

Varredura no
Display de Plasma
A figura 1.10 mostra o diagrama em blocos de um painel de plasma incluindo os circuitos Y, Z,
Buffer e Data Driver. Os eletrodos X são dispostos em colunas e os eletrodos Y e Z são
dispostos em linhas. Note que os eletrodos Z são ligados ao mesmo ponto formando eletrodos
comuns enquanto os eletrodos Y são ligados separadamente em cada linha de células. Isso é
necessário porque os eletrodos Y, além da função de sustentação, também tem a função de
varredura. Nos cruzamentos dos eletrodos Y e X estão as células de descargas, sendo que
cada célula é um subpíxel R, G ou B e cada grupo com três células RGB forma um pixel.
UM PIXEL
UMA CÉLULA
DISPLAY DE PLASMA
Y1
Z1
CIRCUITOS Y & BUFFER
Y2
Z2
CIRCUITO Z
Y3
Z3
Y4
Z4
Y5
Z5
Yn
Zn
X10
X12
X13
X14
X15
X16
X17
X11
X1
X2
X3
X4
X5
X6
X7
X8
X9
Xn
DATA DRIVER
Figura 1.10 - Diagrama em blocos de um painel de Plasma.
As imagens no display de plasma são formadas utilizando um processo de varredura

precisamente controlado onde cada célula é acessada individualmente. O processo de
varredura é dividido em três períodos: período de reset, período de endereço e período de
sustentação.
No período de reset é feito o apagamento das cargas de parede da varredura anterior e

também é feita a preparação das células para a próxima varredura. No período de endereço é
feita a seleção das células que devem gerar brilho e no período de sustentação ocorrem
descargas UV nas células selecionadas. No processo de varredura são usadas as seguintes
tensões: VS = 200V (Voltage Sustain), VA = 60V (Voltage Address), -Vy = -200V, VSC = 400V
(Voltage Scanning) e VZB = 100V (Voltage Z Bias). Vamos analisar o processo de varredura em
cada um dos três períodos: Reset, Endereço e Sustentação
Período de reset (reinicialização das células)

A figura 1.11 mostra a alimentação dos eletrodos Y, Z e X durante o período de reset. O período
de reset é dividido em período set-up e período set-down. No período set-up os eletrodos Y
recebem uma rampa que sobe até a tensão VSC (400V) enquanto os eletrodos Z e X ficam
ligados no GND (0V). Quando a rampa atinge a tensão BDV cargas de parede se acumulam
nos eletrodos Y, Z e X. Como a tensão sobre os eletrodos Y e Z (400V) é igual a tensão sobre os
eletrodos Y e X (400V) os três eletrodos adquirem cargas de parede de mesmo valor, sendo
que os eletrodos Y ficam com cargas negativas enquanto os eletrodos Z e X ficam com cargas
positivas.
No período set-down os eletrodos Y recebem uma rampa que desce até a tensão -Vy (-200V)
enquanto os eletrodos Z são ligados na tensão VS (200V) e os eletrodos X permanecem
ligados no GND (0V). Note que a tensão sobre os eletrodos Y e Z é igual na subida e na descida
da rampa (400V), mas como houve inversão de polaridade as cargas acumuladas nos
eletrodos Y e Z são canceladas. Também houve inversão de polaridade entre os eletrodos Y e
X, mas como a tensão sobre esses dois eletrodos é maior na subida da rampa (400V) que na
descida da rampa (200V) as cargas acumuladas nos eletrodos X são parcialmente
canceladas. As cargas que permanecem nos eletrodos X são usadas para fazer a seleção das
células no período de endereço. Embora ocorram descargas UV no período de reset, devido
as variações lentas das rampas set-up e set-down, as descargas são bastantes sutis e
praticamente não geram brilho.
Período de endereço (seleção das células)

No período de endereço é feita a seleção das células que devem gerar brilho. A figura 1.12
mostra a alimentação dos eletrodos Y, Z e X durante o período de endereço. Nessa figura
usamos como exemplo a seleção da célula vermelha.
No período de endereço os eletrodos Z ficam ligados na tensão VZB (100V), os eletrodos Y

recebem pulsos negativos de -200V (-Vy) e os eletrodos X recebem pulsos positivos
chamados de pulsos de dados que variam do GND a tensão VA (60V).
A diferença de tensão entre os pulsos de varredura (-200V) e os pulsos de dados (60V) é de

260V, menor que a tensão BDV (300V), mas como os eletrodos X adquiriram cargas de parede
no período de reset, os pulsos de dados se somam com as cargas de parede resultando numa
tensão superior a BDV e com isso cargas de parede se acumulam nos eletrodos Y e Z. Como o
eletrodo Y está com tensão negativa fica com carga positiva enquanto o eletrodo Z fica com
carga negativa. Embora todas as células recebam pulsos de varredura, as cargas de parede
se formam somente nas células que recebem os pulsos de dados de 60V.
Para selecionar todas as células do display, pulsos de varredura são aplicados

sequencialmente em todos os eletrodos Y, de cima a baixo da tela. Dessa forma, enquanto um
eletrodo Y recebe um pulso de varredura os eletrodos X recebem pulsos de dados, mas os
pulsos de dados são aplicados somente nos eletrodos X que cruzam as células que devem
gerar brilho. Portanto todas as células recebem pulsos de varredura, mas somente as células
que devem gerar brilho recebem ao mesmo tempo pulsos de varredura e pulsos de dados.
VSC GND
PERÍODO DE RESET (SET-UP) (400V) (0V)
OS ELETRODOS (Y) RECEBEM UMA 400V
RAMPA QUE SOBE ATÉ A TENSÃO VSC Y Z
ENQUANTO OS ELETRODOS (Z) E (X) PERÍODO DE RESET
FICAM LIGADOS NO GND. QUANDO A
RAMPA ATINGE A TENSÃO BDV CARGAS 400V 0V SET-UP SET-DOWN
DE PAREDE COM O MESMO VALOR SE VSC
ACUMULAM NOS ELETRODOS (Y), (Z) E
(X), SENDO QUE OS ELETRODOS (Y)
FICAM COM CARGAS NEGATIVAS X
VS
ENQUANTO OS ELETRODOS (Z) E (X)
GND
FICAM COM CARGAS POSITIVAS. (0V) Y
GND
PERÍODO DE RESET (SET-DOWN)
OS ELETRODOS (Y) RECEBEM UMA -Vy VS -Vy
RAMPA QUE DESCE ATÉ A TENSÃO -Vy, (-200V) (200V)
OS ELETRODOS (Z) SÃO LIGADOS A 400V
TENSÃO VS E OS ELETRODOS (X) Y Z VS
PERMANECEM LIGADOS NO GND. A
TENSÃO SOBRE OS ELETRODOS (Y) E (Z) Z
É IGUAL NA SUBIDA E NA DESCIDA DA
200V 200V GND
RAMPA, E COMO HOUVE INVERSÃO DE
POLARIDADE AS CARGAS DE PAREDE
DOS ELETRODOS (Y) E (Z) SÃO VA
CANCELADAS. A TENSÃO SOBRE OS X
ELETRODOS (Y) E (X) É MAIOR NA X1~X3
SUBIDA DO QUE NA DESCIDA DA RAMPA GND GND
E COM ISSO AS CARGAS DE PAREDE (0V)
DOS ELETRODOS (X) SÃO
PARCIALMENTE CANCELADAS.
Figura 1.11 - Alimentação dos eletrodos Y, Z e X no período de reset.

PERÍODO DE ENDEREÇO
OS ELETRODOS (Z) RECEBEM A TENSÃO VZB, OS ELETRODOS (Y) PERÍODO DE ENDEREÇO

RECEBEM PULSOS DE VARREDURA QUE VARIAM DO GND A TENSÃO -
Vy E OS ELETRODOS (X) RECEBEM PULSOS DE DADOS QUE VARIAM VS
DO GND A TENSÃO VA. OS PULSOS DE DADOS SÃO APLICADOS
SOMENTE NOS ELETRODOS X QUE CRUZAM AS CÉLULAS QUE
Y
DEVEM GERAR BRILHO, QUE NESSE CASO É A CÉLULA VERMELHA. A GND
DIFERENÇA ENTRE OS PULSOS DE DADOS E OS PULSOS DE
VARREDURA É MENOR QUE A TENSÃO BDV, MAS OS PULSOS DE
DADOS SE SOMAM COM AS CARGAS DE PAREDE DOS ELETRODOS X -Vy
E ATINGE A TENSÃO BDV E COM ISSO CARGAS DE PAREDE SE
ACUMULAM NOS ELETRODOS Y E Z. VS
Z
PULSO DE
VARREDURA VZB
(-200V)
VZB (100V)
GND
Y Z Y Z Y Z
VA
X1
GND
VA
X X X
PULSOS DE GND GND X2 e X3
DADOS (0V) (0V)
GND
(60V)
Figura 1.12 - Alimentação dos eletrodos Y, Z e X no período de endereço.

Período de sustentação (sustentação das descargas)

No período de sustentação é feita a sustentação das descargas UV para gerar brilho nas
células que foram selecionadas no período de endereço. A figura 1.13 mostra a alimentação
dos eletrodos Y, Z e X durante o período de sustentação. Nesse período os eletrodos X ficam
ligados no GND enquanto os eletrodos Y e Z recebem pulsos de sustentação variando do GND
(0V) a tensão VS (200V). Os pulsos de sustentação são aplicados de forma alternada nos
eletrodos Y e Z, e apesar de terem amplitude menor que a tensão BDV, os pulsos de
sustentação se somam com as cargas de paredes acumuladas nos eletrodos Y e Z e
provocam fortes descargas UV. Com isso todas as células que adquiriram cargas de parede
no período de endereço geram brilho, enquanto as células que não adquiriram cargas de
parede permanecem escuras.
Função da tensão VZB

Tensão VZB é a tensão aplicada nos eletrodos Z durante o período de endereço. A intensidade
de brilho gerada pelas descargas UV no período de sustentação depende da quantidade de
cargas de paredes acumuladas nos eletrodos Y e Z durante o período de endereço. Como no
período de endereço os eletrodos Y recebem pulsos de varredura de -200V, podemos dizer
que quanto mais alta a tensão VZB maiores serão as cargas de parede e maior será o brilho
gerado no período de sustentação.
Embora isso seja verdade, se a tensão VZB ficar muito alta a diferença de tensão entre os
pulsos de varredura e a tensão VZB pode superar a BDV e provocar descargas UV durante o
período de endereço. Essas descargas podem gerar um brilho de fundo que reduz o contraste
das imagens. Para evitar essas descargas a diferença de tensão entre os pulsos de varredura
e a tensão VZB não pode superar a tensão BDV.
Como a tensão BDV é de aproximadamente 300V, a tensão VZB deve ficar em torno de 100V,
pois dessa forma, a diferença entre os pulsos de varredura e a tensão VZB ficará em torno de
300V, praticamente igual a tensão BDV.
PERÍODO DE SUSTENTAÇÃO
PERÍODO DE SUSTENTAÇÃO
OS ELETRODOS (X) FICAM LIGADOS NO GND ENQUANTO OS
ELETRODOS (Y) E (Z) RECEBEM PULSOS DE SUSTENTAÇÃO QUE
VARIAM DO GND A TENSÃO VS. OS PULSOS DE SUSTENTAÇÃO TEM VS
AMPLITUDE MENOR QUE A TENSÃO BDV, MAS COMO ELES SE
SOMAM COM AS CARGAS DE PAREDE ATINGEM A TENSÃO BDV E Y
PROVOCAM FORTES DESCARGAS UV GERANDO BRILHO NAS
GND
CÉLULAS QUE FORAM SELECIONADAS NO PERÍODO DE ENDEREÇO.
VS
PULSOS DE
SUSTENTAÇÃO
(0V A 200V) PULSOS DE Z
SUSTENTAÇÃO
(0V A 200V)
GND
Y Z Y Z Y Z
VA
X1~X3
GND
X X X
GND GND GND
(0V) (0V) (0V)
Figura 1.13 - Alimentação dos eletrodos Y, Z e X no período de sustentação.

Circuitos didáticos Y, Z, Buffer e Data Driver

A figura 1.14A mostra os circuitos didáticos Y, Z, Buffer e Data Driver. O tensões VS, VA, VZB, -Vy e VSC para alimentar os eletrodos. A fonte VSC
circuito Y alimenta os eletrodos Y através do circuito Buffer, o circuito Z está representada pela bateria B1 de 200V, cujo negativo está ligado na
alimenta os eletrodos Z e o circuito Data Driver alimenta os eletrodos X. saída Yout. Vamos analisar o funcionamento em cada período: reset,
Esses circuitos são basicamente chaves eletrônicas que selecionam as endereço e sustentação.
CIRCUITO Y BUFFER DISPLAY DE PLASMA

Z1
VS (200V) VSC SY1
Y1 CIRCUITO Z
Z2
VS (200V) VS (200V) VZB (100V)
SET-UP SY2
Y2
Z3
B1
200V SY3
S3 S1 Y3
Z4 S5 S7
SET-UP YSUS-UP ZSUS-UP VZB
SY4
Y4
Y-OUT Z5 Z-OUT
SY5
Y5
Zn
S4 S2 S6
SET-DN SYn
YSUS-DN Yn ZSUS-DN
X1
X2
X3
X4
X5
Xn
SET-DN
SX1
SX3
SX2
SX4
SX5
SXn
-Vy (-200V) VA
60V
DATA DRIVER
Figura 1.14A - Representação didática dos circuitos Y, Z, Buffer e Data Driver.

Período de reset - set-up

No período set-up a chave S6 fecha ligando os eletrodos Z no GND, as rampa set-up sobe de 0V até 200V e como o negativo da fonte VSC (B1)
chaves SX ficam para a esquerda ligando os eletrodos X no GND, as está ligado na saída Yout, a tensão VSC sobe em forma de rampa de
chaves SY ficam para cima ligando os eletrodos Y na tensão VSC e a 200V até 400V e através das chaves SY chega nos eletrodos Y.
chave S3 fecha e coloca a rampa set-up na saída Yout. Nesse instante a

Z1
VS (200V) VSC SY1
Y1 CIRCUITO Z
Z2
VS (200V) VS (200V) VZB (100V)
SET-UP SY2
Y2
Z3
B1
200V SY3
S3 S1 Y3
Z4 S5 S7
SY4
Y4
Y-OUT Z5 Z-OUT
SY5
Y5
Zn
S4 S2 S6
SET-DN SYn
YSUS-DN Yn ZSUS-DN
X1
X2
X3
X4
X5
Xn
SET-DN
SX1
SX3
SX2
SX4
SX5
SXn
-Vy (-200V) VA
60V
DATA DRIVER
Figura 1.14B - Representação didática dos circuitos Y, Z, Buffer e Data Driver.

Período de reset - set-down

No período set-down a chave S5 fecha ligando os eletrodos Z na tensão chave S4 fecha e coloca a rampa set-down na saída Yout. Nesse
VS, as chaves SX ficam para a esquerda ligando os eletrodos X no GND, instante a rampa set-down desce até a tensão -Vy (-200V) e através das
as chaves SY ficam para baixo ligando os eletrodos Y na saída Yout e a chaves SY chega nos eletrodos Y.

Z1
VS (200V) VSC SY1
Y1 CIRCUITO Z
Z2
VS (200V) VS (200V) VZB (100V)
SET-UP SY2
Y2
Z3
B1
200V SY3
S3 S1 Y3
Z4 S5 S7
SY4
Y4
Y-OUT Z5 Z-OUT
SY5
Y5
Zn
S4 S2 S6
SET-DN SYn
YSUS-DN Yn ZSUS-DN
X1
X2
X3
X4
X5
Xn
SET-DN
SX1
SX3
SX2
SX4
SX5
SXn
-Vy (-200V) VA
60V
DATA DRIVER
Figura 1.14C - Representação didática dos circuitos Y, Z, Buffer e Data Driver.

Período de endereço
No período de endereço a chave S7 fecha ligando os eletrodos Z na isso pulsos de varredura de -200V são aplicados sequencialmente nos
tensão VZB, a chave S4 que fechou no período set-down, continua eletrodos Y. Cada vez que um eletrodo Y recebe um pulso de varredura
fechada ligando a saída Yout na tensão -Vy e as chaves SY ficam para as chaves SX1~SXn ligam os eletrodos X no GND ou na tensão VA,
cima ligando os eletrodos Y na tensão VSC. Nesse período as chaves conforme as células que devem ser selecionadas.
SY1~SYn pulsam para baixo sequencialmente, da SY1 até a SYn. Com

Z1
VS (200V) VSC SY1
Y1 CIRCUITO Z
Z2
VS (200V) VS (200V) VZB (100V)
SET-UP SY2
Y2
Z3
B1
200V SY3
S3 S1 Y3
Z4 S5 S7
SY4
Y4
Y-OUT Z5 Z-OUT
SY5
Y5
Zn
S4 S2 S6
SET-DN SYn
YSUS-DN Yn ZSUS-DN
X1
X2
X3
X4
X5
Xn
SET-DN
SX1
SX3
SX2
SX4
SX5
SXn
-Vy (-200V) VA
60V
DATA DRIVER
Figura 1.14D - Representação didática dos circuitos Y, Z, Buffer e Data Driver.

Período de sustentação
No período de sustentação as chaves SY ficam para baixo ligando os S6 abrem, S2 e S5 fecham. Com isso os eletrodos Y e Z recebem uma
eletrodos Y na saída Yout, as chaves SX ficam para a esquerda ligando sequência de pulsos de sustentação variando do GND a tensão VS
os eletrodos X no GND e as chaves S1, S2, S5 e S6 comutam gerando brilho nas células selecionadas no período de endereço.
alternadamente. Quando S1 e S6 fecham, S2 e S5 abrem e quando S1 e

Z1
VS (200V) VSC SY1
Y1 CIRCUITO Z
Z2
VS (200V) VS (200V) VZB (100V)
SET-UP SY2
Y2
Z3
B1
200V SY3
S3 S1 Y3
Z4 S5 S7
SY4
Y4
Y-OUT Z5 Z-OUT
SY5
Y5
Zn
S4 S2 S6
SET-DN SYn
YSUS-DN Yn ZSUS-DN
X1
X2
X3
X4
X5
Xn
SET-DN
SX1
SX3
SX2
SX4
SX5
SXn
-Vy (-200V) VA
60V
DATA DRIVER
Figura 1.14E - Representação didática dos circuitos Y, Z, Buffer e Data Driver.

RESET ENDEREÇO SUSTENTAÇÃO
SET-UP SET-DOWN
Z TENSÃO VS
TENSÃO VZB
Y1
PULSO DE
RAMPA VARREDURA
SET-UP
PULSOS DE
SUSTENTAÇÃO
RAMPA
SET-DOWN
Y2
TENSÃO VSC
Yn
PULSOS DE DADOS
X1~Xn
Figura 1.15 - Formas de ondas nos eletrodos Y, Z e X.

Graduação de Brilho no
Display de Plasma
Uma imagem é formada por milhares de pixels onde cada pixel exibe diferentes níveis de
brilho, mas como no display de plasma o pixel possui somente dois estados, aceso ou
apagado, o pixel de plasma não pode exibir graduação de brilho. Para obter graduação de
brilho no display de plasma é utilizado um método bastante interessante, onde o sinal de vídeo
digital é aplicado diretamente no display, sem nenhuma conversão, cabendo aos nossos olhos
fazer a conversão de digital para analógico. Para entender como esse método funciona é
necessário um breve estudo sobre o sinal de vídeo digital.
Sinal de vídeo digital

O sinal de vídeo digital é formado pelos sinais R, G e B e cada um desses três sinais é formado
por um código binário de 8 bits que representa a informação de brilho que cada subpixel deve
exibir. A figura 1.16 mostra um gráfico com o sinal RGB digital referentes aos seis primeiros
pixels de uma linha de imagem. Nesse gráfico podemos ver também o clock de pixel (PCLK)
que tem a função de “sincronizar” os pixels.
Assim que termina o período de apagamento horizontal inicia a sequência de pixels para
formar uma linha de imagem. Note que cada ciclo do sinal PCLK marca a posição de cada
pixel que é formado por um grupo de 24 bits (8R + 8G + 8B). Observe que o gráfico mostra ao
mesmo tempo os dois estados possíveis de cada bit, “1” (nível alto) e “0” (nível baixo).
Considerando que cada bit pode ter dois estados, podemos dizer que um subpixel de 8 bits
pode exibir 256 níveis de brilho (2 8= 256) e um pixel pode exibir mais de 16 milhões de cores
(256R x 256G x 256B = 16.777.276). A figura 1.17 mostra um gráfico com o diagrama de tempo
de um sinal de vídeo digital referente a resolução 60 x 720 x 1280 (60 quadros por segundo,
720 linhas por quadro e 1280 pixels por linha). Esse gráfico está dividido em três tempos:
tempo vertical, tempo horizontal e tempo de pixel.
No tempo vertical temos um quadro de imagem com todas as linhas horizontais (720 linhas),
no tempo horizontal temos uma linha de imagem com todos os pixels (1280 pixels) e no tempo
de pixel temos um pixel de imagem com todos os bits (24 bits). Os pixels do sinal de vídeo são
transmitidos sequencialmente, pixel por pixel, linha por linha e quadro por quadro. Além dos
pixels, o sinal de vídeo digital também possui sinais de controle VS, HS, DE e PCLK para
garantir que os pixels sejam exibidos nas posições corretas.
O sinal VS (Vsync - sincronismo vertical) tem a função de sincronizar os quadros de imagem. O

sinal HS (Hsync - sincronismo horizontal) tem a função de sincronizar as linhas de imagem. O
sinal PCLK (Pixel Clock- clock de pixel) tem a função de sincronizar os pixels. O sinal DE (Data
Enable - habilitação de dados) tem a função de habilitar o período de dados evitando que
qualquer informação seja exibida durante o período de apagamento. Note que os 24 bits do
sinal de vídeo (8R + 8G + 8B) são representados por um único gráfico mostrando os dois
possíveis níveis lógico, “1 ou 0”. Como cada um dos 24 bits seria representado por um gráfico
idêntico é desnecessário repetir o mesmo gráfico 24 vezes.
APAG HORIZ PIXEL 1 PIXEL 2 PIXEL 3 PIXEL 4 PIXEL 5 PIXEL 6
1 PIXEL 24 BITS
1 SUBPIXEL 8 BITS
BITS PARA FORMAR SUBPIXELS VERDES BITS PARA FORMAR SUBPIXELS VERMELHOS
R0
R1
R2
R3
R4
R5
R6
R7
G0
G1
G2
G3
G4
G5
G6
G7
B0
BITS PARA FORMAR SUBPIXELS AZUIS
B1
B2
B3
B4
B5
B6
B7
PCLK
Figura 1.16 - Bits RGB referentes aos seis primeiros pixels de uma linha.
SINAL DE VÍDEO DIGITAL
TEMPO VERTICAL
1 QUADRO COM 720 LINHAS
ANTERIOR QUADRO ATUAL POSTERIOR
VS
HS
DE
RGB
24 BITS
8R+8G+8B
PCLK
TEMPO HORIZONTAL
1 LINHA COM 1280 PIXELS
ANTERIOR LINHA ATUAL POSTERIOR
HS
DE
RGB
24 BITS 7~
1280 1 2 3 4 5 6 1279 1280 1
8R+8G+8B 1278
PCLK
TEMPO DE PIXEL
1 PIXEL COM 24 BITS
ANTERIOR PIXEL ATUAL POSTERIOR
PCLK
RGB
24 BITS PIXEL 4 PIXEL 5 PIXEL 6
8R+8G+8B
Figura 1.17 - Diagrama de tempo do sinal de vídeo digital.

Graduação de brilho no sinal de vídeo digital

A tabela 1 mostra a graduação dos bits para formar 256 níveis de brilho. Os bits da direita (LSB
- Least Significant Bit - bit menos significativo) são os bits de menor peso que geram níveis de
brilho mais baixos e os bits da esquerda (MSB - Most Significant Bit - bit mais significativo) são
os bits de maior peso que geram os níveis de brilho mais altos. Note que o peso de cada bit
dobra a cada casa a esquerda, iniciando em “1” e terminando em “128”. O nível de brilho de
cada um dos sinais R, G e B é dado pela soma dos pesos dos bits “1”, por exemplo, o nível de
brilho de um sinal digital 0 0 1 0 1 0 1 0 é 42.
PESO 128 64 32 16 8 4 2 1
CÓDIGO 0 0 1 0 1 0 1 0
SOMA DOS PESOS 0 + 0 + 32 + 0 + 8 + 0 + 2 + 0 = 42
Tabela 1 - Graduação dos 256 níveis de brilho

SINAL R SINAL G SINAL B
NÍVEL
DE 128 64 32 16 8 4 2 1 128 64 32 16 8 4 2 1 128 64 32 16 8 4 2 1
BRILHO
R7 R6 R5 R4 R3 R2 R1 R0 G7 G6 G5 G4 G3 G2 G1 G0 B7 B6 B5 B4 B3 B2 B1 B0
0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
1 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1
2 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0
3 0 0 0 0 0 0 1 1 0 0 0 0 0 0 1 1 0 0 0 0 0 0 1 1
4 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0
~ ~ ~ ~ ~ ~ ~ ~ ~ ~ ~ ~ ~ ~ ~ ~ ~ ~ ~ ~ ~ ~ ~ ~ ~
124 0 1 1 1 1 1 0 0 0 1 1 1 1 1 0 0 0 1 1 1 1 1 0 0
125 0 1 1 1 1 1 0 1 0 1 1 1 1 1 0 1 0 1 1 1 1 1 0 1
126 0 1 1 1 1 1 1 0 0 1 1 1 1 1 1 0 0 1 1 1 1 1 1 0
127 0 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1
~ ~ ~ ~ ~ ~ ~ ~ ~ ~ ~ ~ ~ ~ ~ ~ ~ ~ ~ ~ ~ ~ ~ ~ ~
252 1 1 1 1 1 1 0 0 1 1 1 1 1 1 0 0 1 1 1 1 1 1 0 0
253 1 1 1 1 1 1 0 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 0 1
254 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 0
255 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1
A tabela 2 mostra a combinação dos bits para formar as cores primárias vermelho, verde e azul
e as cores secundárias ciano, amarelo e magenta. Note que essas cores são formadas com a
máxima intensidade de brilho, ou seja, com brilho 255 em cada subpixel. Na imagem dinâmica
ocorrem inúmeras combinações que podem formar mais de 16 milhões de cores.
Tabela 2 - Formação das cores vermelho, verde, azul, ciano, amarelo e magenta.
SINAL R SINAL G SINAL B
COR
R7 R6 R5 R4 R3 R2 R1 R0 G7 G6 G5 G4 G3 G2 G1 G0 B7 B6 B5 B4 B3 B2 B1 B0
VERM 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
VERD 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0
AZUL 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1
CIAN 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1
AMAR 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0
MAGE 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1
Método de graduação de brilho no display de plasma

O brilho no display de plasma é gerado no período de sustentação e o nível de brilho depende
da quantidade de pulsos de sustentação, ou seja, quanto maior a quantidade de pulsos de
sustentação maior será a quantidade de descargas UV e mais prolongado será o brilho gerado
pela célula nos dando a sensação de um brilho mais intenso.
Como cada célula tem somente dois estados, ligado ou desligado, para exibir os níveis de
brilho de um sinal de vídeo de 8 bits, cada imagem no display de plasma é formada pela
sucessão de 8 imagens, sendo uma imagem para cada bit do sinal de vídeo. Cada uma das 8
imagens exibe o nivel de brilho de cada bit e a sobreposição das 8 imagens forma uma
imagem completa com o nível de brilho referente ao sinal de vídeo de 8 bits. Uma imagem
completa é chamada de quadro (frame) e cada uma das 8 imagens é chamada de subcampo
ou SF (subfield).
Cada subcampo recebe um dos oito bits do sinal de vídeo e para que cada subcampo gere um
nível de brilho correspondente ao seu bit, cada subcampo possui uma quantidade de pulsos
de sustentação igual ao peso do seu bit. Por exemplo, o SF1 recebe o bit “0” e possui 1 pulso
de sustentação, o SF2 recebe o bit 1 e possui 2 pulsos de sustentação, o SF3 recebe o bit 3 e
possui 4 pulsos de sustentação... e o SF8 recebe o bit 7 e possui 128 pulsos de sustentação.
A figura 1.18 mostra o sinal Yscan aplicado nos eletrodos Y, onde podemos ver a divisão dos 8
subcampos. Note que os pulsos de sustentação dobram a cada subcampo, inicia com 1 pulso
no SF1 e termina com 128 pulsos no SF8. Note também que os períodos de reset e de
endereço são iguais em todos os subcampos enquanto o período de sustentação aumenta a
cada subcampo devido ao incremento de pulsos de sustentação. Cada pulso de sustentação
gera um nível de brilho e a soma de todos os pulsos gera 255 níveis de brilho em conformidade
com o sinal de vídeo de 8 bits. As TVs que processam sinal de vídeo de 10 bits tem cada
quadro dividido em 10 subcampos o que possibilita gerar 1024 níveis de brilho.
Para formar as imagens, os bits do sinal de vídeo são convertidos em pulsos de dados e
aplicados nos eletrodos X para selecionar as células, sendo que o bit “1” acende a célula e o
bit “0” apaga a célula. Se todos os subcampos receberem bit “0” será gerado brilho com nível
“0” (tela preta) e se todos os subcampos receberem bit “1” será gerado brilho com nível “255”
(tela branca). Na figura 1.18 temos uma tabela com alguns exemplos de como os 8 bits de
vídeo podem ser usados nos 8 subcampos para gerar diferentes níveis de brilho.
1 QUADRO (IMAGEM COMPLETA COM 256 NÍVEIS DE BRILHO)

SF1 SF2 SF3 SF4 SF5 SF6 SF7 SF8
1 PULSO 2 PULSOS 4 PULSOS 8 PULSOS 16 PULSOS 32 PULSOS 64 PULSOS 128 PULSOS
BIT 0 BIT 1 BIT 2 BIT 3 BIT 4 BIT 5 BIT 6 BIT 7
Exemplos de combinação dos 8 bits de vídeo nos

8 subcampos para gerar diferentes níveis de brilho
BITS DE VÍDEO BIT0 BIT1 BIT2 BIT3 BIT4 BIT5 BIT6 BIT7
SUBCAMPOS SF1 SF2 SF3 SF4 SF5 SF6 SF7 SF8
N°DE PULSOS 1 2 4 8 16 32 64 128
Nível de brilho 0 0 0 0 0 0 0 0 0
Nível de brilho 3 1 1 0 0 0 0 0 0
Nível de brilho 124 0 0 1 1 1 1 1 0
Nível de brilho 127 1 1 1 1 1 1 1 0
Nível de brilho 252 0 0 1 1 1 1 1 1
Nível de brilho 255 1 1 1 1 1 1 1 1
Figura 1.18 - Sinal Yscan dividido em 8 subcampos.

Método para melhorar o contraste

Observe que no gráfico da figura 1.18, no subcampo SF1 a rampa set-up sobe até a tensão
VSC enquanto nos demais subcampos, SF2 ao SF8, as rampas set-up sobem somente até a
tensão VS. Isso tem como objetivo melhorar o contraste das imagens, como é explicado na
sequência.
Como já foi expicado, a rampa set-up cria cargas de parede nos eletrodos Y, Z e X enquanto a
rampa set-down apaga as cargas de parede dos eletrodos Y e Z e mantém as cargas de
parede nos eletrodos X para serem usadas no período de endereço. Quando a rampa set-up
sobe até a tensão VSC provoca sutis descargas UV que gera um brilho praticamente
imperceptível, mas se a descarga repetir em todos os subcampos acaba gerando um brilho de
fundo que torna o “negro” levemente claro, reduzindo o contraste das imagens.
Considerando que os eletrodos X adquirem cargas de parede durante o período de reset no

subcampo SF1, é desnecessário repetir esse processo em todos os subcampos. Portanto as
rampas set-up dos subcampos SF2 ao SF8 podem ser menores que a rampa set-up do
subcampo SF1. Assim evitam-se as descargas UV nos períodos de reset dos subcampos SF2
ao SF8 melhorando o contraste das imagens. A figura 1.19 mostra o detalhe das rampas set-up
nos subcampos SF1 ao SF8.
SUBCAMPO SF1 SUBCAMPOS SF2 ~ SF8

VSC
VS
GND
-Vy
Figura 1.19 - Detalhe das rampas set-up nos subcampos SF1 ao SF8.
Frequência vertical nas TVs de Plasma

Frequência vertical é o número de quadros exibidos por segundo e como na TV de plasma
cada quadro é formado por uma sucessão de subcampos a frequência vertical é dada pelo
número de subcampos. A tabela abaixo nos mostra a frequência vertical para TVs de Plasma
de 8 bits e de 10 bits considerando o padrão “M” de 60 quadros por segundo.
QUADROS SUBCAMPOS FREQUÊNCIA
60 X 8 = 480Hz
60 X 10 = 600Hz
ANÁLISE DE
2 UM PAINEL DE
PLASMA TÍPICO
AS PLACAS Y, Z E BUFFER FAZEM PARTE
DO PAINEL DE PLASMA E POR ISSO É
MUITO DIFÍCIL CONSEGUIR O ESQUEMA
ELÉTRICO DESSAS PLACAS. MAS SE
CONHECERMOS AS CONFIGURAÇÕES E
AS FUNÇÕES DESSES CIRCUITOS É
POSSÍVEL ANALISAR E REPARAR ESSAS
PLACAS MESMO SEM O ESQUEMA
ELÉTRICO. NESSE CAPÍTULO
ANALISAMOS O FUNCIONAMENTO DOS
CIRCUITOS TÍPICOS QUE COMPÕEM O
PAINEL DE PLASMA E QUE, EMBORA
SEJAM CIRCUITOS DIDÁTICOS,
SERVIRÃO COMO BASE PARA
ENTENDER OS CIRCUITOS PRESENTES
NAS PRINCIPAIS MARCAS. ADOTAMOS
COMO REFERÊNCIA OS CIRCUITOS
UTILIZADOS NAS TVs LG, OS MESMOS
CIRCUITOS EM OUTRAS MARCAS
PODERÃO TER NOMES DIFERENTES.
Painel de Plasma Típico

A figura 2.1 mostra uma TV de Plasma típica onde podemos ver a disposição das placas no
interior da TV. Note que além do display de plasma tem as seguintes placas: placa fonte, placa
principal, placa Y, placa Buffer, placa Z, placa controladora e placa X. Uma TV de Plasma sem
a placa principal é um painel de plasma ou um PDP (Plasma Display Panel). Na figura 2.2
podemos ver o diagrama em blocos de um painel de plasma típico.
Como as placas que compõe o painel de plasma fazem parte de um conjunto único é muito
difícil conseguir o esquema elétrico dos circuitos presentes nessas placas, mas se
conhecermos o funcionamento desses circuitos será possível analisar e reparar essas placas
mesmo sem o esquema elétrico. Na sequência estudaremos em detalhes os circuitos
presentes nessas placas, que embora sejam circuitos didáticos servirá como base para
compreendemos os circuitos reais.
FLAT CABLE LIGADO

AOS ELETRODOS Y
TV DE PLASMA TÍPICA
PLACA BUFFER
PLACA Y
PLACA Z
PLACA FONTE
PLACA PRINCIPAL
PLACA
CONTROLADORA
FLAT CABLE LIGADO

AOS ELETRODOS Z
PLACA X (X-LEFT) PLACA X (X-RIGHT)
CI DATA DRIVER
FLAT CABLE LIGADO
AOS ELETRODOS X
Figura 2.1 - TV de Plasma típica.

VS VSC VS
DISPLAY DE PLASMA
PLACA BUFFER
PLACA Y
PLACA Z
YOUT ZOUT
VA PLACA X ESQUERDA PLACA X DIREITA VA
RSDS
DATA DRIVER BLK
LE (STB)
PLACA CONTROLADORA
Z-SUS-UP
OC1 Y-SUS-UP LVDS Z-SUS-DN
OC2 Y-SUS-DN Z-ER
DATA Y-ER VZB
CLK SET-UP
SET-DN
Y-BLOCKING
Figura 2.2 - Diagrama em blocos com a disposição das placas no painel de Plasma.
Análise da Placa Controladora

A placa controladora tem a função de gerar sinais de controle para os circuitos que estão nas
placas X, Y, Z E Buffer. Além de gerar sinais de controle, a placa controladora também recebe
os sinais LVDS fornecidos pela placa principal e converte em sinais RSDS divididos em
subcampos.
A figura 2.3 mostra o aspecto físico de uma placa controladora típica incluindo um CI de
controle (IC Control) e duas memórias (SDRAM e Flash). Devido ao baixo custo dessa placa,
em caso de defeito é mais conveniente substituir a placa, entretanto conhecer seu
funcionamento é fundamental para entender e analisar as demais placas. Além disso, em caso
de falta de imagem ou distorção de imagem é importante conhecer os sinais de vídeo
processados na placa controladora.
CANAIS LVDS
RxC-N
RxC-P
Rx3-N
Rx2-N
Rx1-N
Rx0-N
Rx3-P
Rx2-P
Rx1-P
Rx0-P
PARA A
RESISTORES DE PLACA PRINCIPAL
TERMINAÇÃO DE 100R
MEMÓRIA
MEMÓRIA
SDRAM
FLASH
CONTROL
PLACA Y
PLACA Z
PARA A
PARA A
XD
TxC-N
PARA A TxC-P PARA A
PLACA X LEFT Tx0-N PLACA X RIGHT
Tx0-P
Tx1-N
Tx1-P
CANAIS RSDS
Figura 2.3 - Aspecto físico de uma placa controladora típica.
Placa controladora típica

A figura 2.4 mostra o diagrama em blocos de uma placa controladora típica. A placa é
alimentada com uma tensão de 5V fornecida pela fonte de alimentação, sendo que essa
tensão pode vir através da placa Y ou vir diretamente da placa fonte. Um regulador de tensão
de 3.3V reduz a tensão de 5V para 3.3V para alimentar os circuitos integrados.
No CI control o bloco LVDS RX recebe o sinal LVDS da placa principal e converte em sinal de
vídeo paralelo. Em seguida o sinal de vídeo é convertido para o formato de subcampo com o
auxílio de uma memória SDRAM onde todos os bits referentes a um quadro são armazenados e
em seguida são lidos conforme o formato de subcampo, ou seja, no subcampo SF1 são lidos
todos os bits 0, no subcampo SF2 são lidos todos os bits 1, no subcampo SF3 são lidos todos
os bits 2... e no subcampo SF8 são lidos todos os bits 7.
O bloco RSDS TX recebe o sinal de vídeo já dividido em subcampo, converte para o formato
RSDS e transfere para os CIs Data Drivers. O bloco SCAN CONTROL gera sinais de controle
para fazer a varredura do display de plasma. Os sinais de controle são sincronizados pelos
sinais HS, VS e DE presentes no sinal LVDS. O bloco MCU controla e ajusta todos os demais
blocos baseados nos dados armazenados em uma memória flash.
PARA A PLACA PRINCIPAL
SDRAM
LVDS
R 8 R Tx0
Rx0
RSDS TX
G 8 G Tx1
Rx1
CONTROL
B 8
LVDS RX
SDRAM
B TxCLK
Rx2 CLK
HS CLK
Rx3
VS
RxCLK X-TAL RSDS
PARA A PLACA Z
DE
MCU
FLASH
PARA A PLACA
Y-SUS CONTROL
Y / BUFFER
Z CONTROL
SCAN CONTROL
5V 3V3
REG 3V3 DATA DRIVER CONTROL
PARA A PLACA X
Figura 2.4 - Diagrama em blocos de uma placa controladora típica.
Transmissão LVDS
A transmissão LVDS (Low Voltage Differential Signaling) é usada para transmitir o sinal de
vídeo da placa principal para placa controladora. Essa transmissão é feita de forma diferencial
onde cada sinal é transmitido em duas vias, sendo uma via “P” onde o sinal está em fase (0
grau) e uma via “N” onde o sinal está em contra fase (180 graus). Cada duas vias (P e N) forma
um canal LVDS. O nível DC de um canal LVDS é de aproximadamente 1V e a amplitude do sinal
é de aproximadamente 300mV. Por padrão cada canal LVDS transmite 7 bits a cada ciclo de
clock.
A figura 2.5 mostra o diagrama simplificado LVDS. No transmissor (Tx) um conversor

Paralelo/Serial recebe 7 bits de vídeo, converte para serial e em seguida um buffer diferencial
transmite os bits de modo diferencial formando o sinal LVDS. No receptor (Rx) um amplificador
operacional converte o sinal diferencial para serial e em seguida um conversor Serial/Paralelo
converte o sinal serial novamente para paralelo.
Note que no final da linha de transmissão LVDS tem um resistor de 100R ligado nas duas vias.
Esse resistor é chamado de resistor de terminação e tem a função de manter o nível DC e a
amplitude igual nas duas vias.
LVDS P
1.2V 300mVpp
TRANSMISSOR LVDS RECEPTOR LVDS
BIT0 BIT0
SERIAL / PARALELO
PARALELO / SERIAL
BUFFER
BIT1 BIT1
DIFERENCIAL OPERACIONAL
BIT2 TX-P RX-P BIT2
BIT3 RESISTOR DE BIT3
TERMINAÇÃO
100R
BIT4 BIT4
BIT5 TX-N RX-N BIT5
BIT6 BIT6
1.2V 300mVpp
LVDS N
Figura 2.5 - Diagrama simplificado LVDS.
Circuito LVDS de 5 canais

Na transmissão LVDS, a cada ciclo de clock devem ser transmitidos todos os bits para formar
um pixel. Considerando um sinal de vídeo de 8 bits devem ser transmitidos 27 bits a cada ciclo
de clock, sendo 24 bits de vídeo (8R+8G+8B), e 3 bits de controle (HS, VS e DE). Como o
formato LVDS transmite 7 bits por canal a cada ciclo de clock, podemos dizer que são
necessários 4 canais LVDS para transmitir um sinal de vídeo de 8 bits (4 canais x 7 bits = 28
bits). Além dos 4 canais para transmitir o sinal de vídeo é preciso mais um canal para transmitir
o sinal de clock formando-se assim a transmissão LVDS de 5 canais.
A figura 2.6 mostra um circuito LVDS de 5 canais usado na maioria das TVs de Plasma e
também nas TVs LCD. Essa figura mostra também o diagrama de tempo do sinal LVDS onde
podemos ver a distribuição dos 27 bits nos 4 canais LVDS durante um ciclo de clock. Note que
nos canais Tx0, Tx1 e Tx2 são transmitidos os seis primeiros bits de cada cor (bit 0 ao bit 5)
enquanto no canal Tx3 são transmitidos os dois últimos bits de cada cor (bit 6 e bit 7). Isso
ocorre porque o formato LVDS foi criado para transmitir vídeo de 6 bits que precisava somente
de três canais para transmitir os sinais de vídeo e um canal para transmitir o sinal de clock,
formando assim a transmissão LVDS de 4 canais.
Com o aumento da resolução foi preciso criar mais um canal para transmitir vídeo de 8 bits,
surgindo assim o LVDS de 5 canais. Nas TVs que transmitem vídeo de 10 bits é utilizada
transmissão LVDS de 6 canais, sendo 5 canais de vídeo e 1 canal de clock. Além disso, para
aumentar a velocidade da transmissão essas TVs usam a transmissão LVDS Dual Pixel que
possui duas transmissões LVDS, uma para transmitir os pixels ímpares e outra para transmitir
os pixels pares.
TRANSMISSOR LVDS RECEPTOR LVDS

PLACA PRINCIPAL PLACA CONTROLADORA
R0 R0
R1 PARALELO TX0-P RX0-P R1
PARALELO
SERIAL
R2
SERIAL R2
R3 100R R3
R4 R4
R5 TX0-N RX0-N R5
G0 G0
G1 G1
G2 TX1-P RX1-P G2
PARALELO
PARALELO
SERIAL
SERIAL
G3 G3
G4 100R G4
G5 G5
B0 TX1-N RX1-N B0
B1 B1
B2 B2
B3 TX2-P RX2-P B3
PARALELO
PARALELO
SERIAL
SERIAL
B4 B4
B5 100R B5
HS HS
VS TX2-N RX2-N VS
DE DE
R6 R6
R7 TX3-P RX3-P R7
PARALELO
PARALELO
SERIAL
SERIAL
G6 G6
G7 100R G7
B6 B6
B7 TX3-N RX3-N B7
NC NC
TXCLK-P RXCLK-P
CLK 100R CLK
TXCLK-N RXCLK-N
PIXEL ANTERIOR PIXEL ATUAL PIXEL POSTERIOR
TXC
TX0 R2 R1 R0 G0 R5 R4 R3 R2 R1 R0 G0 R5 R4
TX1 G3 G2 G1 B1 B0 G5 G4 G3 G2 G1 B1 B0 G5
TX2B4 B3 B2 DE VS HS B5 B4 B3 B2 DE VS HS
TX3 B6 R5 R6 NC B7 B6 G7 G6 R7 R6 NC B7 B6
Figura 2.6 - Transmissão LVDS de 5 canais e diagrama de tempo LVDS.

O osciloscópio 1 mostra o sinal LVDS nos canais Tx0, Tx1, Tx2 ou Tx3 enquanto o osciloscópio
2 mostra o sinal CLK. Nos dois osciloscópios temos no canal CH1 o sinal LVDS-P e no canal
CH2 o sinal LVDS-N. No osciloscópio 1 é possível notar a fase de 180 graus entre os dois sinais
observando os intervalos de apagamento, já no osciloscópio 2 não é possível perceber a fase
do sinal CLK, pois esse sinal é contínuo, sem intervalo de apagamento. Para vermos a
diferença de fase do sinal CLK é preciso reduzir o sec/div até o sinal CLK aparecer como onda
senoidal.
Considerando que o Volts/Div está em 500mV podemos dizer que a amplitude dos sinais é de
aproximadamente 500mV, e como o eixo dos sinais está a duas divisões e meia acima da seta
que indica o eixo zero, podemos dizer que o nível DC é de aproximadamente 1,2V.
Osciloscópio 1 Osciloscópio 2
1 1
2 2
CH1 500mV CH2 500mV SEC 5us CH1 500mV CH2 500mV SEC 5uS
CH1 - LVDS-P / CH2 - LVDS-N CH1 - CLK-P / CH2 - CLK-N
Os sinais LVDS podem ser visualizados em tempo horizontal (5us) ou em tempo vertical (5ms).
Ajustado em 5mS, o osciloscópio mostra o sinal LVDS referente a um quadro e ajustado em 5uS
o osciloscópio mostra o sinal LVDS referente a uma linha. Para vermos os sinais LVDS nos
canais Tx0, Tx1, Tx2 e Tx3 é necessário que tenha sinal de vídeo, pois sem sinal de vídeo esses
canais ficam somente com uma tensão em torno de 1V, já o sinal CLK permanece normal
mesmo sem sinal de vídeo.
Transmissão RSDS
A transmissão RSDS (Reduced Swing Differential Signaling) é usada para transmitir o sinal de
vídeo da placa controladora para os CIs Data Drivers. A transmissão RSDS é feita de forma
diferencial semelhante ao sinal LVDS, mas com nível DC de 1V e com amplitude de 200mV, o
resistor de terminação é de 50R e a forma como os bits são distribuídos nos canais RSDS são
diferentes do formato LVDS, além disso o sinal RSDS é dividido em subcampos.
Geralmente a transmissão RSDS possui um canal de clock e dois canais de vídeo para cada CI
Data Driver, assim, um display de plasma com 12 CIs drivers possui 24 canais de vídeo. A
figura 2.7 mostra a comparação entre o sinal Yscan, o sinal RSDS e o sinal LVDS. Note que essa
comparação está em tempo vertical mostrando os sinais referentes a um quadro de imagem.
SF1 SF2 SF3 SF4 SF5 SF6 SF7 SF8
Yscan
RSDS-P 1.2V
RSDS-N 1.2V
PACOTE RSDS EM TEMPO VERTICAL COM

TODOS OS BITS PARA FORMAR UM SUBCAMPO
LVDS-P 1.2V
LVDS-N 1.2V
PACOTE LVDS EM TEMPO VERTICAL COM

TODOS OS BITS PARA FORMAR UM QUADRO
Figura 2.7 - Comparação entre os sinais Yscan, RSDS e LVDS.

O osciloscópio 3 mostra o sinal RSDS em qualquer um dos canais RSDS. Note que o sec/div
está em 500us e que no canal CH1 temos o sinal RSDS-P e no canal CH2 temos o sinal RSDS-
N. Note também que o intervalo sem sinal a esquerda é o apagamento vertical e a direita tem
três pacotes de sinais referentes aos três primeiros subcampos, sendo que cada pacote de
sinal possui todos os bits para formar um subcampo.
Como o Volts/Div está em 500mV podemos dizer que a amplitude é de aproximadamente

400mV e o nível DC é de aproximadamente 1,2V.
Osciloscópio 3
CH1 500mV CH2 500mV SEC 500uS

CH - RSDS-P / CH2 - RSDS-N
Análise da Placa X
A placa X é somente uma interface para conectar os CIs data drivers ao display de plasma. O
CI data driver (também chamado de address driver) é um CI do tipo TCP (Taped Carrier
Package) montado diretamente nos flats cables que ficam conectados na placa X e no display.
Quando um CI data driver apresenta defeito é necessário substituir o display. Embora não seja
possível substituir um TCP, é importante entender o funcionamento do CI data driver para que
possamos entender os circuitos envolvidos no controle do display de plasma. A figura 2.8
mostra parte da placa X destacando o CI data driver.
CANAIS RSDS PARA

TRANSMISSÃO DOS DADOS RGB
CADA CI DATA DRIVER RECEBE TRÊS
CANAIS RSDS, SENDO UM CANAL DE FLAT CABLE CONECTADO
CLOCK E DOIS CANAIS DE DADOS RGB. A PLACA CONTROLADORA
PLACA X ESQUERDA
TENSÃO VA
471
470
2R2 470
2R2 470
2R2 470
2R2
470
2R2 2R2 2R2 2R2
FITA TÉRMICA PARA

DISSIPAR O CALOR
DATA DRIVER
TCP - TAPED CARRIER PACKAGE
Figura 2.8 - Parte da placa X destacando o CI Data Driver.
A figura 2.9 mostra o diagrama simplificado da placa X onde podemos ver a disposição dos
CIs data drivers. Cada CI alimenta 256 eletrodos X e como são usados 12 CIs é possível
alimentar 3072 eletrodos X (12 x 256 = 3072) que pode formar 1024 pixels (3072 / 3 = 1024). Os
CIs data drivers são alimentados com a tensão VA de 60V e com a tensão VDD de 3,3V. Cada
CI data driver recebe o sinal RSDS e converte para dados RGB com amplitude de 60V para
alimentar os eletrodos X.
DA PLACA CONTROLADORA
CN1 CN2
PLACA X ESQUERDA RSDS (RGB+CLK)
VA +3V3
LE (STB)
BLK
VA +3V3 VA +3V3 VA +3V3 VA +3V3 VA +3V3 VA +3V3
DRIVER 1 DRIVER 2 DRIVER 3 DRIVER 4 DRIVER 5 DRIVER 6
X1 X256 X257 X512 X513 X768 X769 X1024 X1025 X1280 X1281 X1536
DA PLACA CONTROLADORA
CN3 CN4
RSDS (RGB+CLK)
PLACA X DIREITA
+3V3 VA
LE (STB)
BLK
+3V3 VA +3V3 VA +3V3 VA +3V3 VA +3V3 VA +3V3 VA
DRIVER 7 DRIVER 8 DRIVER 9 DRIVER 10 DRIVER 11 DRIVER 12
X1537 X1792 X1793 X2048 X2049 X2304 X2305 X2560 X2561 X2816 X2817 X3072
Figura 2.9 - Diagrama simplificado da placa X.

A figura 2.10 mostra em detalhes um TCP usado nas TVs de Plasma LG. Note que esse TCP
possui 256 saídas, portanto pode alimentar 256 eletrodos X. Geralmente as TVs de Plasma
com tela de 42 polegadas usam 12 TCPs enquanto as TVs maiores usam 23 TCPs.
Considerando que cada TCP alimenta 256 eletrodos X e cada eletrodo X forma um subpixel,
podemos dizer que, com 12 TCPs é possível formar 3072 subpixels (12 x 256 = 3072) e 1024
pixels (3072 / 3 = 1024) e com 23 TCPs é possível formar 5888 subpixels (23 x 256 = 5888) e
1962 pixels (5888 / 3 = 1962).
TCP - TAPED CARRIER PACKAGE

CONECTADO AO DISPLAY
256 ELETRODOS
(256 SUBPIXELS)
128 LINHAS 128 LINHAS
CONECTADO A PLACA X
VDD 3V3
VDD 3V3
DATA1+
DATA2+
VA 60V
VA 60V
VA 60V
VA 60V
VA 60V
VA 60V
VA 60V
VA 60V
DATA1-
DATA2-
H-BLK
CLK+
CLK-
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
HTZ
BLK
STB
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
10
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
11
1
2
3
4
5
6
7
8
9
Figura 2.10 - Detalhes de um TCP utilizado nas TVs de Plasma LG.

Análise do CI Data Driver

A figura 2.12 mostra o diagrama equivalente de um CI Data Driver que é formado basicamente
por um estágio de saída e um estágio lógico. O estágio de saída possui 256 buffers
alimentados pela tensão VA. Cada buffer é uma saída push-pull que pode conectar um
eletrodo X ao GND ou a tensão VA. O estágio lógico inclui o bloco RSDS-RX, 4 shift-registers de
64 bits (64 saídas) e um bloco contendo 256 latchs. O estágio lógico é alimentado pela tensão
VDD de 3,3V. Além das tensões VDD e VA o funcionamento do CI depende também dos sinais
de controle BLK e LE.
Sinal de controle BLK

O sinal BLK (Blanking - apagamento) é um controle de habilitação para os buffers de saída.
Durante os períodos de reset e de sustentação o BLK fica em nível baixo e mantém as saídas
do CI Data Driver ligadas no GND. Durante o período de endereço o BLK fica em nível alto e
libera as saídas para receberem os dados RGB. A figura 2.11 mostra a comparação entre o
sinal BLK e o sinal Yscan.
Yscan
BLK
O NIVEL BAIXO COLOCA AS O NIVEL ALTO LIBERA AS SAÍDAS

SAÍDAS DO DRIVER AO TERRA DO DRIVER PARA OS DADOS RGB
Figura 2.11 - Comparação entre o sinal Yscan e o sinal BLK.
Sinal de controle LE
O sinal LE (Latch Enable), também chamado de STB (Strobe), é um controle de habilitação dos
latchs. Durante o registro de dados nos shift-registers o sinal LE mantém os latchs
desabilitados evitando que os bits nas saídas dos shift-registers passem para a saída dos
latchs. Após serem registrados 256 bits nos 4 shift-registers (64 bits em cada shift-register)
surge um pulso LE que transfere os bits dos shift-registers para os latchs. Com isso os latchs
mantêm os bits memorizados enquanto os shift-registers registram mais 256 bits.
Funcionamento do CI Data Driver

Considerando a seleção de qualquer um dos 768 eletrodos Y, o bloco RSDS-RX recebe o sinal
RSDS, converte para bits seriais e transfere para as entradas dos 4 shift-registers. A cada ciclo
de clock os bits são transferidos sequencialmente para cada saída dos 4 shift-registers. Como
cada shift-register tem 64 saídas são necessários 64 ciclos de clock para armazenar 1 bit em
cada saída. Assim podemos dizer que após 64 ciclos de clock teremos 64 bits em cada shif-
register e 256 bits nos 4 shift-registers (64 x 4 = 256).
Como esse processo ocorre simultaneamente nos 12 drivers, também podemos dizer que
após 64 ciclos de clock teremos 3072 bits em todos os drivers (12 x 256 = 3072), em outras
palavras, a cada 64 ciclos de clock são armazenados todos os bits para formar uma linha de
imagem. Após serem registrados 3072 bits nos 12 drivers o circuito Ysus aplica um pulso de
varredura em um determinado eletrodo Y, ao mesmo tempo surge um pulso LE que transfere
todos os bits para as saídas dos latchs onde os bits são memorizados enquanto os shift-
registers registram os bits da próxima linha. Os bits presentes nas saídas dos latchs são
aplicados nos eletrodos X através dos buffers, onde o nível baixo é o GND (0V) e o nível alto é a
tensão VA (60V).
DATA DRIVER
RSDS
CLK
SHIFT-REGISTER 1 - 64 BITS
CLK+ RGB
Q1 Q5 Q253
CLK-
DATA 1+ SHIFT-REGISTER 2 - 64 BITS
RSDS-RX
RGB
DATA 1- Q2 Q6 Q254
DATA 2+
DATA 2- RGB
Q3 Q7 Q255
VDD 3V3 RGB
Q4 Q8 Q256
LE
256 LATCHS
GND
BLK
VA 60V 256 BUFFERS
OUT 253
OUT 254
OUT 255
OUT 256
OUT 1
OUT 2
OUT 3
OUT 4
OUT 5
OUT 6
OUT 7
OUT 8
R G B R G B R G R G B R
ELETRODOS X
Figura 2.12 - Diagrama equivalente do CI Data Driver.

O osciloscópio 4 mostra o sinal RSDS e o sinal BLK enquanto o osciloscópio 5 mostra o sinal
RSDS e o sinal LE. No osciloscópio 4 o sec/div está em 200us e cada “pacote” RSDS possui
todos os bits para formar um subcampo. Note que nos intervalos de apagamento o BLK fica
baixo mantendo as saídas dos CIs drivers no GND. No osciloscópio 5 o sec/div está em 500ns
e cada pacote RSDS possui todos os bits para formar uma linha.
Note que no início de cada apagamento surge um pulso LE que transfere para o display todos
os bits do pacote RSDS anterior. Note também que no osciloscópio 5 o canal 2 está em AC,
pois como a amplitude do sinal RSDS é muito baixa, se estivesse em DC o sinal ficaria muito
acima do eixo zero dificultando mostrar os dois sinais na tela.
1
1
2
2
CH1 2V CH2 500mV SEC 200uS CH1 2V CH2 200mV SEC 500nS
CH1 - BLK / CH2 - RSDS-P CH1 - LE (INPUT DC) / CH2 - RSDS-P (INPUT AC)
Análise da Placa Buffer

A figura 2.13 mostra parte da placa Buffer onde podemos ver em detalhes o CI Buffer, o
conector do display e as trilhas entre o CI e o conector.
2
CI BUFFER
COM 128 PINOS
(96 SAÍDA)
JAPAN
R2A20292BFT
FGND
FLOUNTING GROUND
(TERRA FLUTUANTE)
ONDE É APLICADO O
SINAL Y-OUT
SILICONE PARA EVITAR

CENTELHAMENTO
ENTRE OS PINOS
127
128
TENSÃO VSC
PARA ALIMENTAR
O ESTÁGIO DE 470
SAÍDA DO CI
470
BUFFER
1
JAPAN
R2A20292BFT
CONECTOR 5V PARA ALIMENTAR O

COM 128 PINOS ESTÁGIO LÓGICO DO CI
(64 DE CADA LADO)
PONTO DE TESTE PARA

MEDIR O SINAL Y-SCAN
JAPAN
R2A20292BFT
127
128
470
470
1
Figura 2.13 - Detalhe da parte superior da placa Buffer.

A figura 2.14 mostra o diagrama simplificado da placa Buffer onde podemos ver a disposição
dos CIs Buffer. Cada CI possui 96 saídas e cada saída está ligada a um eletrodo Y. Como são
usados 8 CIs é possível alimentar 768 eletrodos Y (8 x 96 = 768) que é suficiente para atender a
resolução HD (720 x 1280). Caso a resolução fosse Full HD (1080 x 1920) seriam necessários
12 CIs (12 x 96 = 1152). O terra da placa Buffer é ligado na saída Yout da placa Y onde está
presente o sinal Yout. Como nesse ponto temos diferentes níveis de tensões esse terra é
chamado de terra flutuante ou simplesmente FGND (Floating Ground).
O CI Buffer
O CI Buffer (também chamado de Scan-Driver ou Ydriver) é um CI driver que tem a função de
alimentar os eletrodos Y. A figura 2.15 mostra o diagrama equivalente do CI Buffer e também
mostra um gráfico com o diagrama de tempo. Podemos ver nessa figura que o CI Buffer é
formado basicamente por um estágio de saída e um estágio lógico.
O estágio de saída é formado por 96 saídas push-pull, sendo que cada saída alimenta um
eletrodo Y. Cada saída pulsh-pull é formada por um transistor Qup ligado na tensão VSC e um
transistor Qdn ligado no FGND. Dessa forma, cada saída push-pull pode ligar um eletrodo Y na
tensão VSC ou no FGND. O estágio lógico é formado basicamente por um shift-register de 96
bits, ou 96 saídas, de Q1 a Q96, que tem a função de comandar a sequência de condução das
96 saídas push-pull durante o período de endereço. As saídas push-pull devem conduzir em
períodos precisamente controlados para alimentar os eletrodos Y corretamente nos períodos
de reset, endereço e sustentação. Para controlar a condução das saídas são usados os
seguintes sinais de controle: OC1, OC2, DATA e CLK.
Sinais de controle OC1 e OC2

Os sinais de controle OC1 e OC2 (Output Control) atuam no estágio de saída do CI Buffer e tem
a função de determinar quais transistores (Qup ou Qdn) ficam ligados e desligados. A tabela
abaixo mostra a lógica dos sinais de controle OC1 e OC2.
OC1 OC2 Qup Qdn Descrição

Nessa situação as saídas ficam em alta
0 0 OFF OFF impedância mantendo os eletrodos Y desligados.
Essa lógica geralmente não é utilizada.
Essa lógica é usada durante o período de
Controlado pelo Controlado pelo endereço onde o shift-register comanda a
0 1 SHIF-REGISTER SHIF-REGISTER sequência de condução dos transistores de saída
para fazer a varredura dos eletrodos Y.
Nessa situação os eletrodos Y são ligados ao

1 0 OFF ON FGND. Essa lógica é usada durante o período de
sustentação e também durante o período set-down.
Nessa situação os eletrodos Y ficam
1 1 ON OFF ligados a tensão VSC. Essa lógica é usada
durante o período set-up.
O diagrama de tempo da figura 2.15 mostra os sinais de controle OC1 e OC2 nos períodos de
reset, endereço e sustentação.
VSC VP VDD +5VF

DATA
IC1 D/I
CLK
OUT 1 ~ OUT 96 CLK
Y1 OUT OC1
OC1
OC2
OC2
CN1 GND D/O
CN7
OUT 1 ~ OUT 32 VSC VP VDD +5VF
Y128
IC2 D/I VSC
CLK +5VF
OUT
OC1 FGND
Y129 OC2 (Y-OUT)
OUT 33 ~ OUT 96
GND D/O
CN2
IC3 D/I
Y256
CLK
OUT
OC1
OC2
OUT 65 ~ OUT 96
Y257 GND D/O
CN3 VSC VP VDD +5VF

IC4 D/I
OUT 1 ~ OUT 96 CLK
Y384 OUT
OC1
OC2
GND D/O
VSC VP VDD +5VF

IC5 D/I
OUT 1 ~ OUT 96 CLK
Y385 OUT
OC1
OC2
CN4 GND D/O

Y512
IC6 D/I
CLK
OUT
OC1
Y513 OC2
OUT 33 ~ OUT 96
GND D/O
CN5
IC7 D/I
Y640
CLK
OUT
OC1
OC2
OUT 65 ~ OUT 96
Y641 GND D/O
CN6 VSC VP VDD +5VF

IC8 D/I
OUT 1 ~ OUT 96 CLK
Y768 OUT
OC1
OC2
GND D/O
Figura 2.14 Diagrama simplificado da placa Buffer.

Sinais de controle DATA e CLK

Os sinais de controle DATA e CLK tem a função de controlar a varredura dos eletrodos Y
durante o período de endereço. O sinal DATA é um sinal de start que indica o início da
varredura enquanto o sinal CLK é um sinal de clock que controla a sequência da varredura.
É bom saber que o clock usado na placa Buffer é diferente do clock de pixel usado na placa
controladora. O clock usado da placa controladora sincroniza a posição dos pixels enquanto o
clock usado na placa Buffer comanda a varredura dos eletrodos Y.
No CI Buffer, o shift-register comanda as saídas push-pull durante o período de endereço, de

modo que o nível alto nas saídas Q1~Q96 liga Qdn e desliga Qup enquanto o nível baixo
desliga Qdn e liga Qup.
No período de endereço todos os transistores Qup ficam ligados mantendo os eletrodos Y

ligados na tensão VSC e nesse período, os sinais DATA e CLK são aplicados no shift-register. A
cada subida do sinal CLK o sinal DATA é deslocado nas saídas do shift-register, da saída Q1
até a saída Q96. O deslocamento do DATA liga e desliga os transistores Qdn sequencialmente,
do Qdn1 ao Qdn96, e como nesse período o FGND fica com -200V (-Vy), pulsos de varredura
de -200V são aplicados sequencialmente nos eletrodos Y, do eletrodo Y1 ao eletrodo Y96.
Sempre que um transistor Qdn liga o transistor Qup conectado a ele desliga.
Quando o pulso de varredura chega no eletrodo Y96 encerra a varredura nesse CI, nesse
instante o sinal data presente na saída Q96 do shift-register é enviado ao próximo CI através do
pino data out. Com isso o próximo CI continua a varredura dos próximos 96 eletrodos Y. Cada
vez que um eletrodo Y recebe um pulso de varredura os CIs data drivers selecionam as células
que devem gerar brilho. Esse processo se repete até o pulso de varredura chegar no eletrodo
Y768, quando então, encerra o período de endereço e inicia o período de sustentação. No
período de sustentação os sinais OC1 e OC2 ligam os transistores Qdn enquanto o circuito de
sustentação aplica pulsos de sustentação no FGND. Esses pulsos passam pelos transistores
Qdn e chegam aos eletrodos Y gerando brilho nas células que foram selecionadas.
BUFFER
VSC OC1
QUP1
OUT 1 OC2
Y1
QDN1
Q1 DATA IN
SHIFT-REGISTER - 96 BITS
Q2 CLK
QUP2
OUTPUT CONTROL
OUT 2
Y2 Q3
QDN2
+5VF
QUP3
OUT 3
Y3
QDN3
Q96
QUP96
OUT 96
Y96 DATA OUT
QDN96
FGND

FGND
(Yout)
GND
OC1
OC2
DATA
CLK
Q1
Q2
Q3
Q96
Q768
Figura 2.15 - Diagrama equivalente e diagrama de tempo do CI Buffer.

O osciloscópio 6 mostra a comparação entre o sinal Yscan e os sinais de controle, OC1, OC2,
DATA e CLK referente ao primeiro subcampo. Observe que ao iniciar o período de endereço
surge o pulso de DATA e o sinal CLK, mas como o osciloscópio está com o sec/div em 200us o
CLK aparece como um pacote de sinal que se estende em todo o período de endereço. Já o
osciloscópio 7 mostra os sinais DATA e CLK com o sec/div em 500ns onde podemos ver em
detalhes os sinais DATA e CLK no início do período de endereço.
Osciloscópio 6
Y-SCAN 1
OC1 2
OC2 3
DATA 4
CLK 5
CH1 100V CH2~5 2V SEC 200mS
Osciloscópio 7
DATA 1
CLK 2
CH1 2V CH2 2V SEC 500nS
O pulso DATA indica o início da varredura enquanto o clock indica a sequência de varredura
onde cada ciclo determina a seleção de uma linha ou de um eletrodo Y. Considerando um
display com 768 eletrodos Y serão necessários 768 ciclos de clock para selecionar todos os
eletrodos Y.
Transmissão dos sinais de controle

OC1, OC2, DATA e CLK
O terra da placa Buffer (FGND) é ligado na saída Yout da placa Y e portanto não pode haver
nenhuma ligação física entre o FGND e o GND geral. Assim a transmissão dos sinais de
controle do GND geral para o FGND deve ser feita de forma isolada, através de foto
acopladores.
A figura 2.16 mostra o diagrama de um CI driver com foto acopladores usado para transmitir os
sinais de controle do GND geral para o FGND. Esse CI possui um estágio de entrada e um
estágio de saída eletricamente isolados. O estágio de entrada está ligado no GND geral e
recebe alimentação fixa enquanto o estágio de saída está ligado no FGND e recebe
alimentação flutuante. A transferência do sinal de controle da entrada para a saída é feita por
efeito ótico, sem nenhum contato físico.
CI DRIVER COM FOTO ACOPLADOR

+5V +5VF
OC1
OC1
DA PLACA OC2
OC2 PARA A PLACA
CONTROLADORA BUFFER
SINAIS DE
SINAIS DE
CONTROLE COM
CONTROLE COM
REFERÊNCIA NO DATA REFERÊNCIA NO
TERRA GERAL DATA
TERRA
FLUTUANTE.
CLK
CLK
GND FGND
Figura 2.16 - Diagrama equivalente de um CI driver com foto acoplador.

Análise das Placas Y e Z

A figura 2.17 mostra parte do painel de plasma destacando as placas Y e Z. Essas são as
placas com maior incidência de defeitos, devido as elevadas tensões e as altas correntes
usadas para alimentar os eletrodos Y e Z. A maioria dos componentes utilizados nessas placas
podem ser encontrados no mercado especializado possibilitando a reparação dessas placas
em quase todos os casos, mas devido a falta de informações dos circuitos, muitos técnicos
optam pela substituição das placas. A figura 2.18 mostra o diagrama simplificado das placas Y
e Z incluindo os seguintes circuitos:
Circuito Set-Up/Set-Down - gera as rampas Set-Up e Set-Down durante o período de reset.
Circuitos Y e Z - fornece pulsos de sustentação aos eletrodos Y e Z durante o período de

sustentação.
Circuito Blocking - bloqueia a tensão negativa que surge na saída Yout durante os períodos set-
down e endereço impedindo que essa tensão chegue ao terra através do diodo D5.
Circuito VZB - fornece a tensão VZB aos eletrodos Z durante o período de endereço.
Circuito ER - recupera a tensão acumulada nos eletrodos Y e Z para auxiliar na formação dos
pulsos de sustentação.
PLACAY-SUS
PLACA Y PLACA Z
-Vy
SUS-UP SUS-UP
ER-UP
ER-UP
ER-DN
ER-DN
BLOCK
SUS-DN SUS-UP SUS-UP

SET-UP
SUS-DN SUS-DN
SET-DN
Figura 2.17 - Parte do painel de plasma destacando as placas Y e Z.

As saídas dos circuitos Y e Z possuem transistores MOSFETs ou IGBTs que devem ter
características de tensão e corrente adequadas conforme a aplicação. Cada transistor recebe
no gate um sinal de controle fornecido pela placa controladora. Os sinais de controle na saída
da placa controladora tem baixa amplitude, em torno de 3V, mas esses sinais passam por
circuitos drivers que amplificam o sinal em tensão e corrente para polarizar os gates dos IGBTs
e MOSFETs. Os transistores que tem o source (MOSFET) ou o emissor (IGBT) ligado a uma
tensão diferente do terra são polarizados por drivers com foto aco plador.
A figura 2.19 mostra o diagrama de tempo com os sinais Yout, Zout e os sinais de controle
fornecidos pela placa controladora. Vamos analisar os circuitos da figura 2.18 acompanhando
as formas de ondas da figura 2.19 que está dividida nos períodos de reset, endereço e
sustentação.
Período de reset
O período de reset é dividido em período set-up e período set-down. No período set-up os
eletrodos Y recebem a rampa set-up enquanto os eletrodos Z ficam ligados ao GND e no
período set-down os eletrodos Y recebem a rampa set-down enquanto os eletrodos Z ficam
ligados a tensão VS. Isso ocorre da seguinte forma:
No período set-up os transistores “Qup” no CI Buffer ficam saturados e os sinais de controle

SET-UP e Z-SUS-DN ficam em nível alto. O sinal Z-SUS-DN chega ao gate de Q7 através do IC7
e com isso Q7 satura e liga os eletrodos Z no GND.
O sinal SET-UP chega ao gate de Q9 através do IC9 e faz Q9 conduzir. Como nesse instante C1
está carregado com a tensão VS, assim que Q9 começa conduzir, a tensão em seu dreno cai e
com isso C1 faz cair a tensão no gate fazendo Q9 conduzir lentamente. Com a condução lenta
de Q9 a tensão na saída Yout sobe em forma de rampa e como o negativo da fonte VSC está
ligado a saída Yout, a tensão VSC também sobe em forma de rampa e através dos transistores
“Qup” chega aos eletrodos Y. Com isso todos os eletrodos Y recebem uma rampa que sobe de
200V até 400V formando cargas de paredes em todas as células.
No período set-down os transistores “Qdn” no IC Buffer ficam saturados e os sinais de controle

SET-DN e Z-SUS-UP ficam em nível alto. O sinal Z-SUS-UP chega ao gate de Q6 através do IC6
e com isso Q6 satura e liga os eletrodos Z na tensão VS.
O sinal SET-DN chega ao gate de Q10 através do IC10 e faz Q10 conduzir. Como nesse
instante C2 está carregado com a tensão -Vy, assim que Q10 começa conduzir, a tensão em
seu dreno cai e com isso C2 faz a tensão cair no gate fazendo Q6 conduzir lentamente. Com a
condução lenta de Q6 a tensão na saída Yout cai em forma de rampa e através dos transistores
“Qdn” chega aos eletrodos Y. Com isso todos os eletrodos Y recebem uma rampa que desce
de 0V até -200V apagando as cargas de parede dos eletrodos Y e Z e mantendo parcialmente
as cargas de parede nos eletrodos X .
Período de endereço
No período de endereço os eletrodos Z recebem a tensão VZB enquanto os eletrodos Y
recebem sequencialmente pulsos de varredura de -200V. Isso ocorre da seguinte forma:
Os sinais de controle SET-UP e VZB ficam em nível alto. O sinal VZB chega no gate de Q8
através do IC8 e com isso Q8 satura e liga os eletrodos Z na tensão VZB. O sinal SET-UP já
estava em nível alto no período set-down e continua em nível alto no período de endereço
mantendo Q10 saturado que mantêm a saída Yout com -200V. No IC Buffer os transistores
“Qdn” ligam e desligam sequencialmente levando pulsos de varredura de -200V a cada
eletrodo Y, iniciando no primeiro eletrodo Y na parte de cima da tela até o último eletrodo Y na
parte de baixo da tela. No mesmo tempo que um eletrodo Y recebe um pulso de varredura, os
CIs data drivers selecionam as células que deverão gerar brilho.
Período de sustentação
No período de sustentação os eletrodos Y e Z recebem pulsos de sustentação variando de 0V
a 200V. Isso ocorre da seguinte forma:
Os transistores “Qdn” nos ICs Buffers ficam saturados, o sinal de controle BLOCKYNG fica em
nível alto e através do IC4 satura Q4 que liga o coletor de Q5 a saída Yout. Os sinais de controle
Y-SUS-UP, Y-SUS-DN, Z-SUS-UP e Z-SUS-DN alternam entre nível alto e nível baixo formando
pulsos de sustentação. Os sinais Y-SUS-UP e Y-SUS-DN são aplicados no gate de Q2 e no gate
de Q4 enquanto os sinais de controle Z-SUS-UP e Z-SUS-DN são aplicados no gate de Q8 e no
gate de Q9.
Conforme a lógica desses sinais de controle, podemos dizer que, quando Q3 e Q7 saturam Q5
e Q6 cortam e quando Q3 e Q8 cortam Q5 e Q6 saturam. Com isso pulsos de sustentação
variando de 0V a 200V são aplicados alternadamente nos eletrodos Y e Z gerando brilho nas
células que foram selecionadas no período de endereço.
O osciloscópio 8 mostra o sinal Yscan e o sinal Zout referente a um quadro com 8 subcampos.
Para essa forma de onda a tensão VSC é de 150V acima da saída Yout. Assim, podemos notar
que no primeiro subcampo a rampa set-up sobe até 350V. Podemos notar também que no
período de endereço o sinal Yscan fica em torno de -50V. Isso ocorre porque nesse periodo a
saída Yout fica com -200V e a tensão VSC fica com -50V, que é 150V acima da saída Yout.
Como nesse período as saídas dos CIs Buffers estão ligadas a tensão VSC, todos as saídas
ficam com -50V, exceto a saída que está fornecendo o pulso de varredura.
Y-ER 15VF PLACA Y PLACA Z 15VZ Z-ER
IC1 L1 IC2
Y-ER-UP Z-ER-UP
Q1 D1 D2 Q2
Y-ER Z-ER
Y-SUS-UP VS
VS PLACA BUFFER 15VZ
15VF VSC
Q6
Q3 ZSUS-UP IC6
IC3
YSUS-UP Z-SUS-UP
Y-SUS-UP IC BUFFER
D6
D3
+5VF Q-UP
15VZ
OC1 DISPLAY
LOGIC
Y Z Z-OUT 15V
OC2
15V C3
DATA D12
Q7
ZSUS-DN IC7
CLK Q-DN
BLOKCING
D7 Z-SUS-DN
Y-OUT / FGND
IC4 Z-SUS-UP/Z-SUS-DN
BLOCKING R1
VS
VZB
15VF
Q4
BLOCKING IC8
C1 IC9 VZB
R2
Q8
Q9 VZB
15VF SET-UP
Y-SUS-DN
15V VZB 15VZ
C2 15Vy
Q5
IC5 YSUS-DN
IC10
R3
Y-SUS-DN D5 SET-DN
Q10
SET-DN
SET-UP
-VY SET-UP / SET-DOWN
Figura 2.18 - Diagrama simplificado dos circuitos Y e Z.

DIAGRAMA DE TEMPO Y-SUS Z-SUS

SET-UP SET-DN
Y-OUT
(FGND)
Z-OUT
SET-UP
SET-DN
BLOCKING
Y-SUS-UP
Y-SUS-DN
Z-SUS-UP
Z-SUS-DN
VZB
Figura 2.19 Diagrama de tempo dos sinais Yout, Zout e

dos sinais de controle Ysus e Zsus.
Osciloscópio 8 - Sinais Y e Z referente a um quadro formado por 8 subcampos.
CH1 100V CH2 100V SEC 200uS
CH1 - Sinal Yscan na saída da placa Buffer / CH2 - Sinal Zout na saída da placa Z
Os osciloscópios 9 e 10 mostram o detalhe dos pulsos de sustentação nos sinais Yscan e Zout.
No osciloscópio 9 o sec/div está em 50us e com isso os pulsos de sustentação aparecem
comprimidos enquanto no osciloscópio 10 o sec/div está em 2us onde é possível ver em
detalhes a inversão de 180 graus entre os pulsos Yscan e os pulsos Zout.
1 1
2 2
CH1 100V CH2 100V SEC 50uS CH1 100V CH2 100V SEC 2uS
CH1 - Sinal Yscan na saída da placa Buffer CH1 - Sinal Yscan na saída da placa Buffer
CH2 - Sinal Zout na saída da placa Z CH2 - Sinal Zout na saída da placa Z
Alimentação dos CIs drivers

Os estágios de saída Ysus e Zsus possuem transistores IGBTs e MOSFETs que para saturar
devem receber no gate uma tensão em torno de 15V acima do source (MOSFETs) ou do
emissor (IGBTs). Além disso, a tensão aplicada no gate deve ter corrente alta o suficiente para
que a capacitância da junção gate/dreno ou gate/coletor não interfira na polarização do
transistor. A polarização dos transistores é feita por circuitos drivers que recebem o sinal de
controle de baixa amplitude e baixa corrente e entrega na saída o sinal com 15V e com poder
de corrente. Esses drivers podem ser circuitos integrados ou circuitos discretos formados
normalmente por dois transistores. Em ambos os casos, a alimentação de 15V deve ser
fornecida por uma fonte que tem o negativo ligado no source ou no emissor do transistor a ser
polarizado.
No diagrama da figura 2.18 podemos ver que os drivers IC5 e IC7 recebem 15V fixo (15V)
fornecido por uma fonte que tem o negativo ligado no terra geral, o driver IC10 recebe 15V fixo
(15Vy) fornecido por uma fonte que tem o negativo ligado na tensão -Vy, os drivers IC1, IC3,
IC4 e IC9 recebem 15V flutuante (15VF) fornecido por uma fonte que tem o negativo ligado na
saída Yout e os drivers IC2, IC6 e IC8 recebem 15V flutuante (15VZ) fornecida por um circuito
bootstrap formado pelo capacitor C3 e pelo diodo D12.
A tensão 15VZ é obtida da seguinte forma: quando Q7 satura, C3 se carrega com 15V através
de D12 e quando Q7 corta, C3 permanece carregado com 15V. Assim, quando uma tensão é
aplica no lado esquerdo de C3 faz o lado direito subir 15V acima do lado esquerdo, com isso
D12 corta e a tensão do lado direito de C3 pode então ser usada para alimentar os CIs drivers.
Por exemplo, se Q6 conduzir, o lado esquerdo de C3 sobe para 200V e o lado direito sobe para
215V e se Q8 conduzir, o lado esquerdo de C3 sobe para 100V e o lado direito sobe para 115V.
Efeito capacitor do display de plasma

Cada célula de descarga no display de plasma se comporta como um capacitor, onde as
placas são os eletrodos Y e Z. O valor da capacitância de cada célula é muito baixo, mas como
no período de sustentação os eletrodos Y ficam ligados ao mesmo ponto, podemos dizer que
todas as células ficam em paralelo formando um capacitor de elevada capacitância, que exige
elevados picos de corrente para ser carregado e descarregado.
Além disso, as células que acumulam cargas de parede durante o período de endereço
necessitam de picos de corrente ainda mais elevados para inverter as cargas de parede e
gerar brilho. Assim, podemos dizer que nas imagens claras os picos de corrente são muito
mais altos que nas imagens escuras.
Para suportar os picos de corrente exigidos pelo display de plasma o circuito de sustentação
utiliza transistores IGBTs, além disso, para diminuir a corrente pelo circuito de sustentação é
utilizado um circuito para auxiliar na formação dos pulsos de sustentação. Esse circuito é
chamado de Circuito ER.
Circuito ER
O circuito ER (Energy Recovery - recuperação de energia) tem a função de recuperar a carga
acumulada nos eletrodos Y e Z para em seguida aplicar novamente nos eletrodos Y e Z,
auxiliando na formação dos pulsos de sustentação para reduzir a corrente pelo circuito de
sustentação.
O circuito ER tem como componente peculiar um indutor que pode estar em série ou em
paralelo com o display. Quando o indutor está em série com o display o circuito é chamado de
ER série e quando o indutor está em paralelo com o display o circuito é chamado de ER
paralelo.
Em ambos os circuitos a carga do display de plasma é feita através do indutor, de modo que a
corrente que passa pelo indutor cria uma tensão induzida que é aplicada no display. Para
entender como isso funciona vamos analisar o funcionamento dos dois tipos de circuitos ERs.
Circuito ER série
A figura 2.20 mostra um circuito ER série formado pelo circuito Y-ER na placa Y e pelo circuito
Z-ER na placa Z. Vamos analisar esse circuito acompanhando o diagrama de tempo.
Considerando que estamos no período de sustentação e que os capacitores C1 e C2 estão
carregados, ocorre a seguinte sequência:
Tempo 1 - O sinal Z-SUS-DN sobe e satura Q4 que liga os eletrodos Z no terra, enquanto o sinal
Y-ER-UP sobe e satura Q5 que transfere a tensão do capacitor C1 para o display através de D5
e L1. A corrente que passa por L1 cria um campo magnético e assim que a tensão se iguala
nos dois lados de L1, o campo magnético é convertido em tensão e devolvido ao circuito
fazendo a tensão subir nos eletrodos Y, nesse instante o sinal Y-SUS-UP sobe e satura Q1 que
liga os eletrodos Y na tensão VS.
Tempo 2 - O sinal Z-SUS-DN continua alto mantendo Q4 saturado, os sinais Y-ER-UP e Y-SUS-
UP caem e o sinal Y-ER-DN sobe e satura Q6 que transfere a tensão dos eletrodos Y para o
capacitor C1 através de L1 e D6.
Tempo 3 - O sinal Y-SUS-DN sobe e satura Q2 que liga os eletrodos Y no terra, enquanto o sinal
Z-ER-UP sobe e satura Q7 que transfere a tensão do capacitor C2 para o display através de D7
e L2. A corrente que passa por L2 cria um campo magnético e assim que a tensão se iguala
nos dois lados de L2, o campo magnético é convertido em tensão e devolvido ao circuito
fazendo a tensão subir nos eletrodos Z, nesse instante o sinal Z-SUS-UP sobe e satura Q3 que
liga os eletrodos Z na tensão VS.
Tempo 4 - O sinal Y-SUS-DN continua alto mantendo Q2 saturado, os sinais Z-ER-UP e Z-SUS-
UP caem e o sinal Z-ER-DN sobe e satura Q8 que transfere a tensão dos eletrodos Z para o
capacitor C2 através de L2 e D8. Após o tempo T4 todo o ciclo se repete até terminar o período
de sutentação.
VS VS
Y-ER Z-ER
Q5 Q1 Q3 Q7
Y-ER-UP Y-SUS-UP Z-SUS-UP Z-ER-UP
D1 D3
D5 L1 DISPLAY L2 D7
Y Z
C1 D6 D8 C2
D2 D4
Q6 Q2 Q4 Q8
Y-ER-DN Y-SUS-DN Z-SUS-DN Z-ER-DN
TEMPO T1 TEMPO T2 TEMPO T3 TEMPO T4
Q4
Z-SUS-DN
Q5
Y-ER-UP
Q1
Y-SUS-UP
Q6
Y-ER-DN
Q2
Y-SUS-DN
Q7
Z-ER-UP
Q3
Z-SUS-UP
Q8
Z-ER-DN
Figura 2.20 - Circuito ER série.

Circuito ER paralelo
A figura 2.21 mostra um circuito ER paralelo formado pelos circuitos Y-ER e Z-ER. Os dois
circuitos podem estar na mesma placa (geralmente na placa Y) ou cada circuito pode estar em
sua respectiva placa. Em ambos os casos há uma ligação entre os dois circuitos para colocar o
indutor em paralelo com o display. Vamos analisar o funcionamento desse circuito
acompanhando o diagrama de tempo.
Considerando que estamos no período de sustentação e que os transistores Q2 e Q3 estão

conduzindo teremos agora a seguinte sequência:
Tempo 1 - Os transistores Q2 e Q3 cortam, o sinal Y-ER sobe e satura Q5 que transfere a tensão
dos eletrodos Z para os eletrodos Y através de D6 e L1. A corrente que passa por L1 cria um
campo magnético e assim que a tensão se iguala nos dois lados de L1, o campo magnético é
convertido em tensão e devolvido ao circuito fazendo a tensão cair nos eletrodos Z e subir nos
eletrodos Y. Nesse instante o sinal Y-SUS-UP sobe e satura Q1 que liga os eletrodos Y na
tensão VS enquanto o sinal Z-SUS-DN sobe e satura Q4 que liga os eletrodos Z no GND.
Tempo 2 - Os transistores Q1 e Q4 cortam, o sinal Z-ER sobe e satura Q6 que transfere a tensão
dos eletrodos Y para os eletrodos Z através de D5 e L1. A corrente que passa por L1 cria um
campo magnético e assim que a tensão se iguala nos dois lados de L1, o campo magnético é
convertido em tensão e devolvido ao circuito fazendo a tensão cair nos eletrodos Y e subir nos
eletrodos Z. Nesse instante o sinal Z-SUS-UP sobe e satura Q3 que liga os eletrodos Z na
tensão VS enquanto o sinal Y-SUS-DN sobe e satura Q2 que liga os eletrodos Y no GND.
Para concluir, podemos dizer que o circuito ER aproveita a tensão gerada no indutor ER para
iniciar os pulsos de sustentação e o circuito de sustentação completam os pulsos. Com isso
diminui consideravelmente a corrente drenada da fonte VS e a corrente que passa pelo circuito
de sustentação.
Se o circuito ER não funcionar a corrente pelo circuito de sustentação aumenta drasticamente

e acaba danificando os transistores de saída.
A descrição feita aqui para o circuito ER paralelo serve também para o circuito ER da figura
2.18, que também é um circuito ER paralelo.
VS VS
Q5 L1 Q6
Y-ER Z-ER
Q1 Q3
Y-SUS-UP D5 D6 Z-SUS-UP
D1 D3
Y-ER Z-ER
DISPLAY
Y Z
D2 D4
Q2 Q4
Y-SUS-DN Z-SUS-DN
TEMPO T1 TEMPO T2
Q5
Y-ER
Q1
Y-SUS-UP
Q4
Z-SUS-DN
Q6
Z-ER
Q3
Z-SUS-UP
Q2
Y-SUS-DN
Figura 2.21 - Circuito ER paralelo.

Conversor DC/DC na placa Y

A placa fonte fornece a tensão VS (200V) para alimentar as placas Y e Z, a tensão VA (60V) para
alimentar os CIs data drivers e também fornece uma tensão de 5V para alimentar a placa
controladora. As demais tensões usadas nas placas Y e Z são fornecidas por um conversor
DC/DC localizado na placa Y.
A figura 2.22 mostra o diagrama simplificado de um conversor DC/DC incluindo somente os

principais componentes, entre eles, o transformador (T1), o circuito integrado gerador de PWM
(IC1), o regulador de tensão 431 (IC2) e o foto acoplador (PC1). A partir da tensão VS o
conversor DC/DC gera as seguintes tensões:
-Vy _ -200V para alimentar o circuito set-down.

VSC _ 150V para alimentar os CIs Buffers.
+15V _ 15V fixo para alimentar os drivers ligados ao terra geral.
+15Vy _ 15 V com referência na tensão -Vy para alimentar os drivers set-down.
+15VF _ 15V flutuante para alimentar os drivers ligados ao terra flutuante.
+5VF _ 5V flutuante para alimentar os CIs lógicos ligados no terra flutuante.
IC3
+5VF
T1 D2
+15VF
C2
VS
D3
VSC
IC1 C3
DRAIN
START
D4
FB
PWM +15Vy
GND C4
VCC D1 D5
15V -Vy
C1 C5
R3
4 1
GND GERAL PC1 R1 R2 VR1
FGND 3 2
31 2
IC2
Figura 2.22 - Diagrama simplificado do conversor DC/DC.

Análise de funcionamento
A tensão VS passa pelo primário de T1 e chega no pino drain do IC1 e através do bloco start
carrega o capacitor C1. Quando a tensão sobre C1 atinge o nível de partida o CI gera um PWM
que alimenta o primário de T1 induzindo tensão nos demais enrolamentos. A tensão que surge
no enrolamento auxiliar carrega C1 através de D1 e mantém o IC1 alimentado com 15V.
Circuito de controle
O controle da tensão de saída é feito pelo circuito de controle formado pelo regulador 431
(Ic2), pelo foto acoplador (PC1) e pelo divisor de realimentação R1, R2 e VR1. Uma amostra da
tensão -Vy é levada ao pino 1 do regulador 431 através do divisor de realimentação. O
regulador 431 compara essa amostra com uma referência interna de 2,5V e ajusta a condução
do foto acoplador que ajusta a tensão no pino FB do IC1, mantendo a tensão na saída
estabilizada.
A tensão -Vy pode ser ajustada através do trimpot VR1, esse ajuste é necessário quando a
rampa set-down estiver com pouca amplitude. Embora esse ajuste altere todas as tensões,
essa alteração não prejudica os circuitos aimentados pelo conversor DC/DC.
Proteções OVP e OCP

Esse conversor DC/DC possui proteções do tipo OVP e OCP. A proteção OVP (Overvoltage
Protection - proteção por sobre tensão) desliga a fonte quando a tensão na saída sobe devido
a falha no circuito de controle. Esse erro é identificado quando medimos a tensão -Vy e
notamos que fica maior que 200V antes da fonte desligar.
A proteção OCP (Overcurrent Protection - proteção por sobrecorrente) desliga a fonte quando
a tensão na saída cai devido a um consumo excessivo. Esse erro é identificado quando
medimos a tensão na saída e notamos que a tensão não sobe ou fica pulsando com valor muito
baixo. Geralmente o que provoca uma situação de OCP é quando há curto ou fuga num dos
CIs Buffers matando a tensão VSC ou quando há um curto na placa Y matando a tensão -Vy.
FONTE DE
3 ALIMENTAÇÃO
NAS TVS DE
PLASMA
AS FONTES DE ALIMENTAÇÃO NAS TVs
DE PLASMA SÃO DO TIPO CHAVEADAS,
SEMELHANTES AS FONTES UTILIZADAS
EM UMA DIVERSIDADE DE APARELHOS
ELETRÔNICOS. SE CONHECERMOS AS
CONFIGURAÇÕES E AS FUNÇÕES DOS
CIRCUITOS PRESENTES NESSAS FONTES
SERÁ POSSÍVEL ANALISAR E FAZER A
REPARAÇÃO MESMO SEM O ESQUEMA
ELÉTRICO. NESSE CAPÍTULO VAMOS
ANALISAR CIRCUITOS GENÉRICOS QUE
SERVIRÃO COMO BASE PARA ENTENDER
AS FONTES UTILIZADAS NA MAIORIA DAS
TVS DE PLASMA. INICIAMOS COM A
FONTE STANDBY, EM SEGUIDA
ANALISAMOS A FONTE PFC E
FINALIZAMOS COM A FONTE VS.
Geralmente, uma placa fonte de TV de plasma inclui as seguintes fontes: Fonte Standby, Fonte
PFC e Fonte VS. A figura 3.2 mostra o diagrama simplificado de uma fonte de alimentação para
TV de plasma. É um circuito genérico que usaremos como base para analisarmos os circuitos
presentes na placa fonte.
A fonte Standby fornece 5V para alimentar a placa principal, tanto no modo “ON” quanto no
modo “Standby”, em alguns casos a fonte Standby pode fornecer outras tensões, mas que
serão utilizadas somente no modo ON. A fonte PFC fornece uma tensão de 400V para
alimentar a fonte Standby e a fonte VS. A fonte VS fornece as tensões VA (60V) para alimentar a
placa X e a tensão VS (200V) para alimentar as placas Y e Z.
A figura 3.1 mostra um gráfico com a sequência “power ON”. Ao conectar a fonte a rede
somente a fonte Standby funciona, e nesse instante teremos sobre o capacitor C21 uma tensão
em torno de 150V na rede de 110V ou 300V na rede de 220V. Quando a TV vai para o modo ON
a placa principal muda o comando PS-ON para ON e liga as tensões de 15V, 12V e 5V. Nesse
instante, a fonte PFC começa funcionar fazendo a tensão sobre C21 subir para 400V. Logo em
seguida a placa principal muda o comando VS-ON para ON e liga a fonte VS que passa a
fornecer as tensões VS e VA.
VS-ON “ON”
PS-ON “ON” PS-ON “OFF”
REDE AC “ON” VS-ON “OFF”
ST-BY5V
15V / 12V / 5V
VS / VA
PS-ON
VS-ON
Figura 3.1 - Gráfico mostrando a sequência power ON.

AC PFC PRIMÁRIO SECUNDÁRIO
BD21
D21 T11 D13
400V 5V
L21 STB5V
IC11
C21 DRAIN C13
AC
FB STB D11 D14 Q12
PWM VCC 18V 5V
5V
C14
IC21 R24
R14 Q13
OUT 12V
Q21 12V
4 1
PFC R25
PWM PC11
VCC R14
FB 3
3 2 1
IC12
15V Q11 2
STB5V R15
4 1
Q14 PS-ON
C12
PC12
3 2
FONTE PFC FONTE STANDBY
VS-ON FONTE VS
4 1
PC31
3 2
PFC T31 D34
IC31 60V
VA
EN OUT-H D35
Q31
C34
VCC VS D36
PWM
FB OUT-L 200V
Q32
VS
D37
C32 C35
STB5V R38
4 1 3
1
IC32
PC32 2
R39
3 2
Figura 3.2 - Diagrama simplificado de uma fonte para TV de Plasma

Análise da Fonte Standby

(circuito genérico)
A figura 3.3 mostra um circuito genérico de fonte standby incluindo somente os componentes
necessários para analisarmos o funcionamento. A fonte standby é uma fonte do tipo Flyback
que fornece uma tensão de 5V para alimentar a placa principal e também fornece uma tensão
de 18V para alimentar o CI da própria fonte standby e para alimentar os CIs da fonte PFC e da
fonte VS. Embora a fonte standby aqui analisada forneça também uma tensão de 12V, essa
tensão é usada somente no modo ON.
No diagrama interno do IC11 podemos ver que, além do transistor chaveador o CI inclui
também o bloco gerador de PWM, o bloco UVL, o comparador CS e os blocos de proteção
OVP e OLP. A função de cada bloco será descrita no decorrer dessa análise.
PRIMÁRIO SECUNDÁRIO
T11
150V/300V (STB) 400V (ON)
C21 R12 C12 D13

12V
IC11
C13
GND UVL VCC
VCC
START
VCC
Rstart
C11 D12
STOP
D14 STB5V
FB DRAIN
OLP OVP
C14
Vref CS VCC18V
D11
B A
PWM Q1
C CS Rsense
R13
4 1
PC11 R14
3
3 2 IC12 1 2.5V
431 2
R15
Figura 3.3 - Diagrama simplificado da fonte Standby.
Quando a fonte está em standby o capacitor C21 se carrega com os picos da tensão da rede,
sendo que na rede de 110V C21 se carrega com uma tensão em torno de 150V, e na rede de
220V C21 se carrega com uma tensão em torno de 300V. Quando a fonte está no modo ON C21
se carrega com a tensão de 400V fornecida pela fonte PFC.
A tensão do capacitor C21 chega ao pino Drain do IC11 através do primário do transformador
T11. O IC11 é alimentado através do pino VCC pela tensão gerada no enrolamento auxiliar do
transformador T11, sendo assim, só haverá tensão de alimentação para o IC11 quando a fonte
estiver funcionando. Portanto para que a fonte comece funcionar é preciso uma alimentação
inicial chamada de alimentação de partida.
Alimentação de partida
Todas as fontes chaveadas que tem o CI gerador de PWM alimentado pelo próprio
transformador necessitam da alimentação de partida. A alimentação de partida fornece uma
baixa corrente para carregar o capacitor ligado no pino VCC do CI. Essa corrente é fornecida
através de um resistor de alto valor chamado de Rstart que pode estar dentro ou fora do CI.
Quando o resistor está fora do CI ele fica ligado entre o pino VCC e a tensão de entrada, e
quando o resistor está dentro do CI haverá um pino do CI ligado na tensão de entrada.
No diagrama da figura 3.3 podemos ver que o resistor Rstart está dentro do CI ligado nos pinos
Drain e VCC. Além do resistor Rstart-up, podemos ver que ligado internamente no pino VCC
temos também o bloco UVL.
Bloco UVL
O bloco UVL (Undervoltage Lockout - bloqueio por subtensão) é uma chave eletrônica com
histerese que tem a função de ligar e desligar a alimentação interna do CI. A histerese é uma
faixa de tensão com dois níveis chamados de start e stop.
Start é o nível de tensão no pino VCC que liga a alimentação interna enquanto Stop é o nível de
tensão no pino VCC que desliga a alimentação interna. A histerese entre os níveis start e stop é
muito importante para o início de funcionamento da fonte, como veremos a seguir.
Ao conectar a fonte a rede, flui corrente através do resistor Rstart e carrega o capacitor C11.
Quando a tensão sobre C11 atinge o nível start o bloco UVL liga a alimentação interna do CI
que consome a carga do capacitor. Antes que a tensão do capacitor caia até o nível stop,
surge tensão no enrolamento auxiliar de T11 que através de D11 repõe a carga do capacitor
C11, mantendo o CI alimentado. A partir daí a fonte permanece funcionando e não precisa
mais da alimentação de partida.
O osciloscópio 11 mostra a tensão no pino VCC do IC11 e a tensão no enrolamento auxiliar de

T11 no instante da partida. Ao conectar a fonte a rede a tensão no pino VCC sobe lentamente
formando uma rampa, assim que a tensão atinge o nível start surge tensão no enrolamento
auxiliar do transformador mantendo o pino VCC com uma tensão um pouco abaixo do start.
Note que após atingir o start ocorre uma queda de tensão no pino VCC, essa queda de tensão
mostra o consumo da carga do capacitor no instante que o bloco UVL liga a alimentação
interna.
Osciloscópio 11
1
2
CH1 5V CH2 10V SEC 100mS
CH1 - Pino VCC do IC11

CH2 - Enrolamento auxiliar do transformador T11
Se após atingir o nível start o pino VCC não receber tensão do transformador a tensão no
pino VCC ficará pulsando entre os níveis start e stop. O osciloscópio 12 mostra o que
ocorre quando a tensão do transformador não chega ao pino VCC do CI.
Note que a tensão no pino VCC está pulsando entre os níveis start e stop, e durante a
queda da tensão surgem pacotes de PWM no transformador, pois nesse período, a carga
acumulada no capacitor C11 mantém o CI funcionando até a tensão cair no nível stop.
Note também que os picos no pino VCC chegam a 16V e os vales chegam a 9V, assim
podemos dizer que o start é de 16V e o stop é de 9V.
Osciloscópio 12

CH1 - pino VCC do IC11
CH2 - enrolamento auxiliar do transformador T11
Controle do PWM nas fontes Flyback

Para estabilizar a tensão na saída da fonte é necessário controlar a largura do PWM, senque
esse controle é feito comparando-se a queda de tensão sobre o resistor Rsense com uma
tensão de referência interna (Vref), onde a Vref é ajustada através do pino FB pelo foto
acoplador e pelo regulador 431. Podemos ver na figura 3.3 que o regulador 431 recebe no pino
1 uma amostra da tensão de saída através do divisor de tensão R14 e R15. O regulador 431
compara essa amostra com uma referência interna de 2,5V e com isso, ele ajusta a condução
do foto acoplador que ajusta a tensão no pino FB mantendo a tensão na saída estabilizada.
Nessa situação, a saída da fonte fica com 5V e o pino 1 do regulador 431 fica com 2,5V.
Na figura 3.4 temos um gráfico mostrando o controle do PWM. Quando o PWM (A) vai para nível
alto, Q1 satura fazendo fluir corrente através do primário de T11 e através do resistor Rsense.
Devido a reatância do primário de T11 a corrente inicial é muito baixa, mas a medida que a
reatância diminui, a corrente aumenta fazendo a tensão sobre Rsense subir em forma de
rampa (C). Assim que essa rampa atinge a tensão Vref (B) a saída do comparador CS sobe e
leva o PWM para nível baixo, com isso Q1 corta, a tensão sobre Rsense cai enquanto a tensão
no dreno de Q1 sobe. Logo em seguida o PWM vai novamente para nível alto repetindo o ciclo.
BAIXO CONSUMO CONSUMO NORMAL ALTO CONSUMO
C
A PWM NO GATE DE Q1
B TENSÃO VREF AJUSTADA PELO REGULADOR 431
C TENSÃO SOBRE RSENSE
Figura 3.4 - Gráfico mostrando o controle do PWM.
Considerando que a tensão na saída da fonte é proporcional ao tempo de saturação do

transistor e que a tensão Vref é ajustada pelo regulador 431, podemos tirar as seguintes
conclusões:
Quando o consumo diminui, a tensão na saída da fonte aumenta e faz aumentar a condução do
regulador 431 e do foto acoplador que diminui a Vref. Com isso a rampa sobre Rsense atinge a
Vref rapidamente fazendo diminuir o tempo de saturação de Q1 e, consequentemente diminui
a tensão na saída. Quando o consumo aumenta, a tensão na saída da fonte diminui e faz
diminuir a condução do regulador 431 e do foto acoplador que aumenta a Vref. Com isso a
rampa sobre Rsense demora para atingir a Vref fazendo aumentar o tempo de saturação de Q1
e, consequentemente aumenta a tensão na saída.
O osciloscópio 13 mostra o PWM no dreno do transistor chaveador e a rampa sobre o resistor
Rsense. Note que a tensão no dreno do transistor fica baixa até a tensão sobre Rsense subir a
500mV. Assim podemos dizer que para essa forma de onda a tensão de referência está
ajustada em 500mV.
Osciloscópio 13
CH1 100V CH2 500mV SEC 2uS

CH1 - dreno do transistor chaveador
CH2 - tensão sobre Rsense
Como calcular a tensão de saída

Para calcular a tensão na saída de qualquer fonte basta conhecermos o valor da tensão de
referência e o valor dos resistores de realimentação. Como nas fontes com regulador 431 a
tensão de referência é de 2,5V, devemos então localizar o resistor Rup (ligado da saída ao pino
1 do 431) e o resistor Rdown (ligado entre os pinos 1 e 2 do 431). Considerando que a tensão
sobre Rdown é 2,5V a tensão sobre Rup será maior que 2,5V na mesma proporção que Rup é
maior que Rdown. Assim, para encontrar a tensão de saída basta aplicar a seguinte equação:
Rup
Vout = + 1 x 2,5V
Rdown
Vout - Tensão de saída / Rup - Resistor de cima / Rdown - Resistor de baixo
1 - Proporção de Rdown / 2,5V - Referência do regulador 431
Proteções nas fontes Flyback

As fontes Flyback possuem no mínimo duas proteções, OVP e OLP. A proteção OVP
(Overvoltage Protection) é acionada por sobretensão e desliga a fonte quando a tensão na
saída sobe devido a falha no circuito de controle. A Proteção OLP (Overload Protection) é
acionada por sobrecarga e desliga a fonte quando a tensão na saída cai devido a um consumo
excessivo.
As proteções OVP e OLP podem ser do tipo restart ou no-restart. Proteções restart são
desativadas quando o VCC cai até o stop enquanto as proteções no-restart são desativadas
quando a tensão VCC cai abaixo do stop. Assim, quando uma proteção restart é acionada a
fonte volta a funcionar após o VCC cair até o stop e subir até o start, e quando uma proteção no-
restart é acionada é preciso desligar e ligar o VCC para que a fonte volte a funcionar.
Proteção OVP
A proteção OVP monitora a tensão no pino VCC do CI e quando ocorre falha no circuito de
controle a tensão gerada no transformador sobe fazendo o pino VCC do CI subir até acionar a
proteção OVP que desliga a fonte. O osciloscópio 14 mostra o acionamento de uma proteção
OVP restart e o osciloscópio 15 mostra o acionamento de uma proteção OVP no-restart.
No osciloscópio 14, ao conectar a fonte a rede a tensão no pino VCC sobe e quando atinge o
start surge tensão no transformador fazendo o pino VCC subir até acionar a proteção OVP que
desliga o PWM. Com isso a tensão no pino VCC cai lentamente e quando atinge o stop a
proteção OVP é desativada. Logo em seguida, a tensão sobe e quando atinge o start a fonte
funciona novamente até acionar a proteção OVP, e a partir daí o ciclo se repete.
No osciloscópio 15, após ser acionada a proteção OVP a tensão no pino VCC fica pulsando
entre os níveis start e stop, mas a fonte não funciona mais. Para desativar a proteção OVP é
necessário desligar a fonte da rede, aguardar a tensão no pino VCC cair abaixo do nível stop, e
ligar a fonte à rede novamente.
Osciloscópio 14 - Proteção OVP restart
1
2
CH1 - pino VCC do CI gerador de PWM

CH2 - tensão no enrolamento auxiliar do transformador
Osciloscópio 15 - Proteção OVP no-restart
1
2
CH1 - pino VCC do CI gerador de PWM

CH2 - tensão no enrolamento auxiliar do transformador
Proteção OLP
A proteção OLP monitora a tensão no pino FB do CI. Quando ocorre consumo excessivo a
tensão na saída da fonte cai, com isso o regulador 431 e o foto acoplador conduzem pouco ou
até mesmo param de conduzir fazendo a tensão subir no pino FB do CI. Se a tensão no pino FB
subir até atingir o nível de proteção, que geralmente é de 5V, a proteção OLP é acionada e
desliga o PWM.
O osciloscópio 16 mostra o acionamento da proteção OLP. Note que ao ligar a fonte a rede, a
tensão sobe no pino VCC do IC11 e quando atinge o start a tensão também sobe no pino FB.
Como há consumo excessivo, o foto acoplador não conduz e com isso a tensão no pino FB
permanece alta até acionar a proteção OLP que desliga o PWM. Logo em seguida a tensão cai
no pino VCC e quando atinge o stop o ciclo se repete.
Como nesse osciloscópio não estamos monitorando o PWM, não é possível determinar se
essa proteção é do tipo restart ou no-restart. Se surgir PWM somente no primeiro ciclo a
proteção é do tipo no-restart, mas se surgir PWM em todos os ciclos a proteção é do tipo
restart.
Osciloscópio 16 - Proteção OLP
1
2
CH1 - pino VCC do IC11

CH2 - pino FB do IC11
Note que tanto a proteção OVP quanto a proteção OLP são acionadas pela falta de
condução do foto acoplador, a diferença é que na proteção OVP a tensão no pino VCC
sobe rapidamente e aciona a proteção OVP antes da proteção OLP, já na proteção OLP,
devido o consumo excessivo a tensão no pino VCC não sobe, mas a tensão no pino FB
sobe e permanece alta até acionar a proteção OLP.
Circuito snubber
Nas fontes flyback no instante que o transistor chaveador corta, a tensão no dreno pode atingir
picos extremamente elevados e danificar o transistor chaveador. Para evitar isso, a maioria
das fontes flyback possuem um circuito chamado snubber (retentor) que tem a função de
“amortecer” os picos de tensão no dreno do transistor chaveador.
Na figura 3.3 podemos ver que o circuito snubber é formado pelo diodo D12, pelo capacitor
C12 e pelo resistor R12. Quando Q1 corta, a tensão no dreno sobe acima da tensão de entrada
e através do diodo D12 carrega C12 que amortece a subida do pulso. Quando Q1 satura, a
tensão no dreno cai e corta D12, com isso R12 descarrega C12 preparando-o para amortecer
o próximo pulso. A figura 3.5 mostra a forma de onda no dreno do transistor chaveador onde
podemos ver o detalhe da ação do circuito snubber.
PULSO SEM AÇÃO

DO SNUBBER
PULSO COM
AÇÃO DO SNUBBER TEMPO OFF
TENSÃO GERADA NO
TRANSFORMADOR
TENSÃO DE
ENTRADA
TEMPO ON
MAGNETIZAÇÃO DO
TRANSFORMADOR OSCILAÇÕES
AMORTECIDAS
Figura 3.5 - Detalhe da ação do circuito snubber.
O ociloscópio 17 mostra o PWM de uma fonte flyback sem circuito snubber enquanto o
osciloscópio 18 mostra o PWM de uma fonte flyback com circuito snubber. Podemos ver no
osciloscópio 17 um pulso agudo no instante do corte do transistor, já no osciloscópio 18 esse
pulso é bastante atenuado devido a ação do circuito snubber.
1
1
CH1 50V CH2 OFF SEC 2uS CH1 100V CH2 OFF SEC 2uS
PWM de uma fonte flyback sem circuito snubber PWM de uma fonte flyback com circuito snubber
Circuito ON/OFF
A figura 3.6 mostra o circuito ON/OFF que tem a função de ligar as fontes que devem funcionar
no modo ON. Quando a TV está no modo ON a placa principal coloca o comando PS-ON em
nível alto fazendo conduzir o transistor Q14 (canal N) que aterra o gate de Q13 (canal P), com
isso Q13 conduz e libera a passagem da tensão de 12V para alimentar a placa principal. A
tensão de 12V polariza o gate de Q12 (canal N) que conduz e permite a passagem da tensão
de 5V para alimentar a placa controladora.
Note que a condução de Q14 também faz conduzir o foto acoplador PC12 que leva 18V para a
base de Q11, com isso Q11 conduz e permite a passagem da tensão de 15V para alimentar a
fonte PFC e a fonte VS. Com a liberação da tensão de 15V a fonte PFC começa funcionar, já a
fonte VS funciona somente após receber o comando VS-ON.
Q12
VCC18V STB5V STB5V 5V PLACA
CONTROL
Q11
FONTE PFC 15V R16
FONTE VS
4 1 12V Q13 12V PLACA
PRINCIPAL
PC12
D16
3 2
R17
DZ11 P-SON PLACA
Q14 PRINCIPAL
Figura 3.6 - Diagrama simplificado do circuito ON / OFF.

Análise da Fonte PFC

A figura 3.7 mostra um circuito genérico de uma fonte PFC incluindo somente os componentes
relevantes para analisarmos o funcionamento, entre eles, o indutor PFC (L21), o CI gerador de
PWM (IC21) e o transistor chaveador (Q21).
A fonte PFC (Power Factor Correction) é um conversor DC/DC do tipo step-up (elevador de
tensão) que através de um PWM converte a tensão AC da rede em uma tensão DC em torno de
400V para alimentar a fonte standby e a fonte VS. A ponte BD21 deixa passar somente os picos
positivos da tensão AC da rede formando uma tensão DC pulsante para alimentar o indutor
PFC. Como a DC pulsante varia regularmente entre os picos e vales, para manter a tensão de
saída estabilizada o PWM deve ser corrigido conforme as variações da DC pulsante.
DC PULSANTE PWM
DC
AC BD21
A D21
B C
L21 PFC400V
C22 C21
AC
D22
IC21
OUT
DRV Q21
R22
ZCD
ZCD OCP
VCC PWM OVP R23
VCC
VCC15V UVLO UVP R24
FB
COMP
2.5V
R25
C23
Figura 3.7 - Diagrama simplificado da fonte PFC.

Na figura 3.8 temos um gráfico mostrando a correção do PWM na fonte PFC conforme a
amplitude da DC pulsante. A DC pulsante excursiona de 0V até o pico da tensão da rede e
conforme a variação da amplitude da DC pulsante (A) o PWM (B) varia a largura para manter a
tensão DC na saída (C) estabilizada em 400V. Quando a DC pulsante está no vale o PWM fica
com o tempo ON (nível baixo) mais largo e quando a DC pulsante está no pico o PWM fica com
o tempo ON (nível baixo) mais estreito.
CONFORME A TENSÃO DC PULSANTE VARIA A AMPLITUDE, O PWM

VARIA A LARGURA PARA MANTER A TENSÃO NA SAÍDA ESTABILIZADA.
B
A TENSÃO DC PULSANTE NA ENTRADA DA FONTE
B PWM NO DRENO DO TRANSISTOR CHAVEADOR
C TENSÃO DC NA SAÍDA DA FONTE
Figura 3.8 - Correção do PWM na fonte PFC conforme

a amplitude da tensão DC pulsante.
O osciloscópio 19 mostra a tensão DC pulsante, o osciloscópio 20 mostra o PWM no dreno do

transistor chaveador e os osciloscópios 21 e 22 mostram a comparação entre a DC pulsante e
o PWM. Como a DC pulsante é de baixa frequência (120Hz) e os osciloscópios 21 e 22 estão
com sec/div em 2us, aparece somente uma pequena parte da DC pulsante que é mostrada
como um traço reto. Note que no osciloscópio 22 a DC pulsante está no vale e o PWM está com
o tempo ON mais largo, enquanto no osciloscópio 23 a DC pulsante está no pico e o PWM está
com o tempo ON mais estreito.
1 1
CH1 50V CH2 OFF SEC 2mS CH1 100V CH2 OFF SEC 2uS
Tensão DC pulsante na entrada da fonte PFC PWM na fonte PFC (dreno de Q21)
1 1
2 2
CH1 100V CH2 100V SEC 2uS CH1 100V CH2 100V SEC 2uS
CH1 - PWM na fonte PFC (dreno de Q21) CH1 - PWM na fonte PFC (dreno de Q21)
CH2 - Tensão DC pulsante na entrada da fonte PFC CH2 - tensão DC pulsante na entrada da fonte PFC
Quando a TV está no modo “ON” o IC21 recebe no pino VCC uma tensão de 15V fornecida pela
fonte standby, com isso o CI libera um PWM pelo pino OUT que mantém Q21 chaveando.
Quando Q21 satura flui corrente pelo indutor criando um campo magnético e quando Q21
corta o campo magnético é convertido em um elevado pulso de tensão que através de D21
carrega C21 com 400V.
Controle do PWM nas fontes PFC

Como o indutor PFC é alimentado com tensão DC pulsante, para estabilizar a tensão na saída é
necessário controlar o PWM monitorando a tensão na saída e na entrada da fonte. O controle
pela tensão de saída é feito pelo circuito FB enquanto o controle pela tensão de entrada é feito
pelo circuito ZCD.
Controle pelo circuito FB

Para controlar o PWM pela tensão de saída uma amostra da tensão de saída é levada ao pino FB
através do divisor R24 e R25. Dentro do IC, o comparador FB compara a tensão do pino FB com
uma tensão de referência de 2,5V e ajusta o PWM de modo que a tensão no pino FB fique com 2,5V
e a tensão na saída da fonte fique com 400V.
A saída do comparador FB está ligada no pino COMP (compensação) que tem a função de filtrar as
variações de tensões que ocorrem durante o ajuste do PWM. Dessa forma, a tensão no pino COMP
varia conforme o consumo enquanto as tensões na saída da fonte e no pino FB permanecem
estabilizadas. Se aumentar o consumo, a tensão na saída da fonte diminui fazendo diminuir a
tensão no pino FB, com isso a tensão aumenta no pino COMP e ajusta o PWM corrigindo o erro na
saída. Se diminuir o consumo, a tensão na saída da fonte aumenta fazendo aumentar a tensão no
pino FB, com isso a tensão diminui no pino COMP e ajusta o PWM corrigindo o erro na saída.
Controle pelo circuito ZCD

O circuito ZCD (Zero Current Detect) tem a função de sincronizar o gerador de PWM para gerar
o tempo ON assim que cessar a tensão gerada no indutor PFC. Para isso, o CI gerador de PWM
recebe no pino ZCD uma amostra da tensão gerada no indutor PFC, como podemos ver na
figura 3.7.
Quando o PWM vai para o tempo ON, Q21 satura e magnetiza o indutor PFC e quando o PWM
vai para o tempo OFF, Q21 corta e ocorre a desmagnetização do indutor fazendo a tensão
subir no dreno de Q21 e no pino ZCD do IC21. Quando cessa a tensão no indutor PFC a tensão
cai no pino ZCD do CI, com isso o gerador de PWM gera um novo tempo ON e magnetiza
novamente o indutor PFC.
Com a ação do circuito ZCD não ocorrem oscilações amortecidas na fonte PFC, pois assim
que cessa a tensão gerada no indutor PFC o transistor chaveador satura para gerar nova
magnetização.
Além disso, a fonte PFC não necessita de circuito snubber, pois o capacitor de saída (C21) e o
diodo retificador (D21) fazem a mesma função do circuito snubber.
O osciloscópio 23 mostra um PWM de uma fonte flyback e o osciloscópio 24 mostra o PWM de

uma fonte PFC. Note que no osciloscópio 23, logo após cessar a tensão gerada no
transformador ocorrem oscilações amortecidas que se estentem até o próximo tempo ON, já
no osciloscópio 24 quando cessa a tensão no indutor PFC surge um novo tempo ON devido
a atuação do circuito ZCD.
TENSÃO GERADA NO TRANSFORMADOR
TENSÃO GERADA NO INDUTOR PFC
1 1
TEMPO ON TEMPO ON
PWM de uma fonte Flyback PWM de uma fonte PFC
Proteções na fonte PFC

Os CIs geradores de PWM nas fontes PFC possuem proteções que desligam o PWM quando
ocorre alguma falha específica. Saber como atuam essas proteções é muito importante para
analisarmos defeitos na fonte PFC. Praticamente todos os CIs de fonte PFC possuem
proteções do tipo OVP, UVP, OCP e UVL.
Proteções OVP e UVP

As proteções OVP (Overvoltage Protection) e UVP (Undervoltage Protection) monitoram a
tensão do pino FB. Se ocorrer falha no controle do PWM a tensão sobe na saída da fonte e
também sobe no pino FB. Se a tensão no pino FB passar de 2,5V a proteção OVP é acionada e
desliga o PWM.
Se ocorrer qualquer falha no circuito FB que faça a tensão no pino FB cair abaixo de 0,5V a
proteção UVP é acionada e desliga o PWM. Essa proteção tem como principal objetivo
detectar interrupção no circuito que leva tensão ao pino FB. Caso isso aconteça, o PWM fica
sem controle e se não houvesse a proteção UVP a tensão na saída da fonte ficaria
extremamente elevada causando sérios danos a fonte.
Proteção OCP
A proteção OCP (Overcurrent Protection)monitora a queda de tensão no resistor Rsense.
Quando ocorre excesso de consumo a tensão na saída diminui e com isso o circuito de
controle aumenta o tempo de saturação do transistor chaveador fazendo aumentar a queda de
tensão sobre Rsense. Se a tensão sobre Rsense atingir o nível OCP a proteção OCP é
acionada e desliga o PWM.
Proteção UVL
A proteção UVL (Undervoltage Lokcout - bloqueio por subtensão) tem a função de desligar a
alimentação interna do CI se a tensão no pino VCC ficar muito baixa. Essa proteção impede
que o CI libere um PWM com amplitude abaixo do necessário para saturar o transistor
chaveador.
Análise da Fonte VS
A figura 3.9 mostra um circuito genérico de uma fonte VS incluindo somente os principais
componentes para analisarmos o funcionamento. A fonte VS é uma fonte chaveada do tipo
Half-Bridge (meia ponte) que alimenta o primário do transformador com um PWM simétrico
possibilitando usar retificação em onda completa para aumentar o poder de corrente na saída.
A alimentação do enrolamento primário é feita por dois MOSFETs, Q32 ligado ao GND e Q31
ligado a tensão de 400V. A comutação alternada dos dois transistores carrega e descarrega o
capacitor C32 através do primário do transformador T31. Com isso cria-se no primário uma
corrente simétrica que induz tensão simétrica permitindo a retificação em onda completa.
15V VS-ON
PC31
R31
IC31 PFC 400V T31 D34

HVCC D32
Q31 VA 60V
HOUT
HDR
R32 C34
EN HGND
EN D35
VCC C31
PWM
OC A
OCP
UVLO D36
D31
ADJ LVCC
CTL VCC15V VS 200V
Q32 B
LOUT R33
LDR
C35
LGND
C32 D37
D33
R37 STB5V
R34 4 1
C33
PC32
R35
3 2
R38
3
IC32 1
R36 431 2
R39
Figura 3.9 - Diagrama simplificado da fonte VS.

Quando a TV está no modo ON o CI gerador de PWM IC31 recebe no pino LVCC uma tensão de
15V fornecida pela fonte Standby e também recebe no pino EN (enable) um nível alto fornecido
pelo foto acoplador PC31 a partir do comando VS-ON. Nessa situação o CI fornece dois PWMs
em 180 graus, um para o gate de Q31 e outro para o gate de Q32. Com isso os dois Mosfets
comutam de forma alternada, quando Q32 corta, Q31 satura e carrega C32 através do
primário de T31 e quando Q31 corta, Q32 satura e descarrega C32 através do primário de T31.
O osciloscópio 25 mostra o PWM no primário do transformador, o osciloscópio 26 mostra a

senoide sobre o capacitor C32 e o osciloscópio 27 mostra a comparação entre o PWM e a
senoide. Note que a senóide está invertida em relação ao PWM. Isso ocorre porque a tensão
gerada no primário do transformador é transferida para o capacitor fazendo a senoide
continuar subindo quando o PWM cai e fazendo a senoide continuar caindo quando o PWM
sobe. Portanto a amplitude efetiva sobre o primário do transformador é a diferença entre a
senóide e o PWM.
1 1
PWM aplicado no primário do transformador T31 Senoide sobre capacitor 32
Osciloscópio 27
1
2
CH1 - PWM no primário do transformador T31

CH2 - senoide sobre o capacitor C32
O osciloscópio 28 mostra o PWM sobre o primário do transformador e o osciloscópio 29 mostra

as tensões nos extremos do enrolamento secundário que gera a tensão VS.
CH1 100V CH2 OFF SEC 2uS CH1 200V CH2 200V SEC 2uS
PWM sobre o primário do transformador T31 PWM simétrico no secundário do transformador T31
Circuito bootstrap
Como o transistor Q32 tem o source ligado no terra, o gate recebe um PWM que excursiona de
0V a 15V fornecido pelo driver LDR (Low Driver) que é alimentado pela tensão de 15V. Já o
transistor Q31 tem o source ligado no dreno de Q32 onde a tensão varia de 0V a 400V, portanto
o PWM no gate de Q31 deve acompanhar essa variação, ou seja, deve ser 15V acima do
source. O PWM para o gate de Q31 é fornecido pelo driver HDR (High Driver) que é alimentado
por um circuito bootstrap (impulso) formado pelo diodo D31 e pelo capacitor C31.
Na figura 3.10 temos um gráfico mostrando como o circuito bootstrap polariza o transistor Q31.
No tempo 1, Q31 corta enquanto Q32 satura e liga o lado direito de C31 (B) no terra, com isso
C31 se carrega com 15V (A) através de D31. No tempo 2, Q32 corta enquanto Q31 satura e
coloca 400V (B) no lado direito de C31 e como C31 está carregado com 15V seu lado esquerdo
(A) sobe para 415V. Com isso D31 corta e a tensão de 415V chega ao gate de Q31 através do
driver HDR.
TEMPO 1 TEMPO 2
415V
IC31 PFC 400V
HVCC D32
Q31 A
HOUT
HDR
R32
HGND 15V
VCC C31
PWM
A B
UVLO 400V
D31
LVCC
VCC15V
Q32 B
LOUT R33
LDR
LGND
D33 0V
A PWM NO LADO ESQUERDO DE C31

B PWM NO LADO DIREITO DE C31
Figura 3.10 - Polarização do transistor Q31 pelo circuito bootstrap.

Controle do PWM nas fontes Half Bridge

Na fonte Half Bridge, o PWM aplicado no primário do transformador deve se manter simétrico
para não prejudicar a retificação da tensão na saída da fonte. Dessa forma, para não alterar a
simetria do PWM, o controle nas fontes Half Bridge é feito ajustando-se a frequência do PWM.
Considerando que a reatância (resistência indutiva) do primário do transformador é

proporcional a frequência, ou seja, se aumentar a frequência aumenta a reatância e se diminuir
a frequência diminui a reatância, podemos dizer que se aumentar a frequência, diminui a
corrente pelo primário e diminui a tensão na saída e se diminuir a frequência, aumenta a
corrente pelo primário e aumenta a tensão na saída.
A frequência do PWM é ajustada pelo regulador 431 (IC32) e pelo foto acoplador (PC32). O
regulador 431 recebe no pino 1 uma amostra da tensão de saída através de R38 e R39 e ajusta
a condução do foto acoplador que ajusta a frequência do PWM mantendo a tensão na saída
estabilizada. Quando o consumo está normal a frequência do PWM fica em torno de 100KHz.
Na figura 3.11 temos um gráfico mostrando a alteração da frequência do PWM conforme o

consumo. Quando o consumo diminui, a tensão na saída aumenta e faz o regulador 431 e o foto
acoplador conduzirem mais, com isso a frequência do PWM aumenta e a tensão na saída
diminui. Quando o consumo aumenta, a tensão na saída diminui e faz o regulador 431 e o foto
acoplador conduzirem menos, com isso a frequência do PWM diminui e a tensão na saída
aumenta.
~200KHz ~100KHz ~50KHz
Figura 3.11 - Correção da frequência do PWM conforme o consumo.
Proteções nas fontes Half Bridge

Geralmente, as fontes Half Bridge possuem ao menos duas proteções, OCP e OVP. A proteção
OCP desliga o PWM se houver excesso de corrente na saída da fonte enquanto a proteção
OVP desliga o PWM se houver excesso de tensão na saída da fonte.
Proteção OCP
O circuito de proteção OCP monitora a corrente pelo primário do transformador, ou mais
precisamente, monitora a amplitude da senoide sobre o capacitor C32. A amplitude da
senoide sobre o capacitor C32 varia conforme o consumo, como mostra o gráfico da figura
3.12. Quando o consumo diminui, o circuito de controle aumenta a frequência do PWM
fazendo diminuir a corrente pelo primário e com isso diminui a amplitude da senoide sobre
C32. Quando o consumo aumenta, o circuito de controle diminui a frequência do PWM fazendo
aumentar a corrente pelo primário e com isso aumenta a amplitude da senoide sobre C32.
~200KHz ~100KHz ~50KHz
A PWM APLICADO NO PRIMÁRIO DO TRANSFORMADOR

B SENOIDE SOBRE O CAPACITOR C32
Figura 3.12 - Variação da amplitude da senoide sobre C32 conforme o consumo.
Podemos ver na figura 3.9 que uma amostra da senoide que surge sobre C32 é levada ao pino
OC do CI através de C33 e do divisor R35 e R36. A proteção OCP monitora a senoide que
chega no pino OC, se o pico positivo dessa senoide atingir o nível de proteção a proteção OCP
é acionada e desliga o PWM.
Proteção OVP
O CI gerador de PWM da fonte VS possui proteção OVP que monitora a tensão no pino VCC,
mas como a tensão nesse pino vem da fonte standby não é possível acionar a proteção OVP se
as tensões da fonte VS subirem. Geralmente, as fontes de TVs de Plasma possuem no
secundário um microprocessador que monitora as tensões de todas as fontes, como mostra a
figura 3.13. As tensões do secundário são monitoradas através de divisores de tensão
enquanto as tensões do primário são monitoradas através de foto acopladores.
Os comandos PS-ON e VS-ON fornecidos pela placa principal passam pelo microprocessador
da placa fonte. Se qualquer uma das tensões monitoradas pelo microprocessador subirem ou
caírem ele desliga o comando PS-ON que desliga todas as fontes, mantendo somente a fonte
standby funcionando.
IC41
15V STB5V PS-ON PS-ON
1 4 12V 5V
MICROPROCESSADOR
PFC-DET VS-ON VS-ON
PC41
R41 R43
3
PFC 1 2 3 PFC-DET
2
R42 R44
STB5V 12V-DET
15V STB5V
1 4 GND 5V-DET
AC-DET PC42 VA-DET
3 VS VA
AC 1 2 3 AC-DET VS-DET
2 R45 R47
R46 R48
Figura 3.13 - Diagrama simplificado do microprocessador da placa fonte.
Como o microprocessador da placa fonte é capaz de desligar o comando PS-ON

independente da placa principal, caso a fonte entre em proteção podemos identificar a fonte
com problema observando o momento que a proteção é acionada, conforme explicamos a
seguir.
Antes do comando PS-ON

Quando a fonte entra em proteção antes do comando PS-ON provavelmente há um problema
no circuito que detecta a tensão da rede, que pode estar do lado primário ou do lado
secundário da fonte.
Após o comando PS-ON e antes do comando VS-ON

Quando a fonte entra em proteção após liberar o comando PS-ON, mas antes de liberar o
comando VS-ON, provavelmente há um problema na fonte PFC ou no circuito que detecta a
tensão da fonte PFC que pode estar do lado primário ou do lado secundário da fonte. Também
podemos ter um problema nas tensões baixas liberadas pelo comando PS-ON.
Após o comando VS-ON

Quando a fonte entra em proteção após liberar o comando VS-ON provavelmente há um
problema na fonte VS, na fonte VA ou no circuito que detecta essas duas tensões.
Efeito capacitor da junção gate/dreno nos MOSFETs

O aquecimento de um componente ocorre somente se houver tensão e corrente ao mesmo
tempo. Como os transistores MOSFETs operam somente no corte e na saturação não devem
aquecer, pois durante a saturação há corrente, mas não há tensão e durante o corte há tensão,
mas não há corrente.
Embora isso tenha lógica, a transição do corte para a saturação e da saturação para o corte
não é instantânea o que acaba gerando tensão e corrente ao mesmo tempo, que apesar de ser
por um curto período, acaba gerando aquecimento no componente. Assim, podemos dizer
que quanto mais rápida for a comutação de um MOSFET menor será seu aquecimento. A
rapidez de comutação de um MOSFET depende da capacitância da junção gate/dreno, pois
essa capacitância tem grande influência na transição da tensão no gate.
O gráfico da figura 3.14 mostra a variação da tensão no gate do MOSFET causada pela
capacitância da junção gate/dreno. No tempo 1 o MOSFET está cortado e nesse período a
junção gate/dreno se carrega com a tensão presente no dreno. No tempo 2 a tensão sobe no
gate e no instante que o MOSFET conduz, a tensão cai no dreno e com isso a carga acumulada
na junção gate/dreno faz cair a tensão no gate que retarda a condução do transistor. No tempo
3 a tensão cai no gate e no instante que o transistor corta, a tensão sobe no dreno e carrega a
junção gate/dreno fazendo subir a tensão no gate que retarda o corte do transistor.
A CAPACITÂNCIA DA JUNÇÃO
GATE/DRENO INFLUENCIA A TEMPO 1 TEMPO 2 TEMPO 3
TRANSIÇÃO DA TENSÃO NO GATE
A
A
OUT B
PWM
B
Figura 3.14 - Efeito da capacitância da junção gate/dreno no MOSFET.
Como o dreno do MOSFET está ligado a um indutor, no instante que o MOSFET conduz a
reatância do indutor é alta e a corrente é baixa, por isso a condução lenta do MOSFET não gera
aquecimento considerável. Mas no instante do corte a reatância já está muito baixa e a
corrente está alta, por isso o MOSFET deve cortar o mais rápido possível para não gerar
aquecimento.
Para que um MOSFET sature corretamente, o CI deve fornecer ao gate um PWM com
amplitude em torno de 15V e com corrente suficiente para evitar que a carga e a descarga da
junção gate/dreno altere a amplitude do PWM no gate.
Circuito de polarização do MOSFET

Na figura 3.15 podemos ver o circuito de polarização do MOSFET formado por um resistor e um
diodo em paralelo. O resistor protege a saída do CI dos efeitos da carga e descarga da junção
gate/dreno enquanto o diodo impede a subida da tensão no gate no instante do corte do
MOSFET. Podemos então dizer que o diodo garante o corte rápido do MOSFET reduzindo seu
aquecimento.
TEMPO 1 TEMPO 2 TEMPO 3
A
A
OUT C B
PWM
B
MOMENTO QUE O DIODO

CONDUZ IMPEDINDO A SUBIDA C
DA TENSÃO NO GATE
Figura 3.15 - Circuito de polarização do MOSFET.
O osciloscópio 30 mostra o PWM no gate do MOSFET (CH1) e o PWM no pino OUT do CI (Ch2).
Note que os dois PWMs sobem ao mesmo tempo, mas no instante que o MOSFET conduz
ocorre uma queda na tensão do gate devido a descarga da junção gate/dreno. Quando o PWM
vai para nível baixo, o MOSFET corta e nesse instante a tensão sobe no dreno e carrega a
junção gate/dreno o que deveria fazer a tensão subir no gate, mas como o diodo conduz
impede a subida da tensão no gate.
Osciloscópio 30
1
CH1 - gate do transistor MOSFET
CH2 - pino OUT do CI gerador de PWM

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Curso Ebook Anáise de TV de Plasma

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Rangel Carvalho

1ª edição, dezembro de 2016

Esse e-book faz parte do material utilizado no curso de Análise de TV

1 - Teoria do display de Plasma........................................................................ 7

Princípio do display de Plasma............................................................................8

Varredura no display de Plasma.......................................................................15

Graduação de brilho no display de Plasma..............................................27

2 - Análise de um painel de Plasma típico............................................34

Painel de Plasma típico............................................................................................35

Análise da placa controladora............................................................................37

Análise da placa X........................................................................................................44

Análise da placa Buffer............................................................................................50

Análise das placas Y e Z..........................................................................................57

3 - Fonte de alimentação nas TVs de Plasma....................................71

Análise da fonte Standby........................................................................................74

Análise da fonte PFC..................................................................................................83

Análise da fonte VS.....................................................................................................88

Conhecimento é um bem valioso e durável.

Tenha um excelente proveito,

Princípio do Display de Plasma

Figura 1.1 - Ilustração didática mostrando um gás em estado neutro, onde

Figura 1.3 Ilustração didática mostrando as descargas UV geradas pelas colisões de

Figura 1.4 - Ilustração didática mostrando os pixels no display de plasma.

Estrutura do Display de Plasma

PLACA DE CONDUTORES PARA

Figura 1.5 - Estrutura do display de plasma.

Tensão de ruptura (BDV)

Figura 1.6 - Detalhe da célula de descarga em corte lateral.

Descargas com tensão menor que a BDV

Sustentação das descargas UV

QUANDO S1 E S4 FECHAM, S2 E S3 ABREM. S1 LIGA O ELETRODO Y NA TENSÃO VS ENQUANTO

Figura 1.7 - Representação do circuito de sustentação.

Apagamento das cargas de parede

AS CARGAS ATRAÍDAS PELOS

Figura 1.8 - Sequência de funcionamento da célula de descarga.

5 - DESCARGAS COM 6 - INVERSÃO DAS

Figura 1.9 - Sequência de funcionamento da célula de descarga.

Figura 1.10 - Diagrama em blocos de um painel de Plasma.

As imagens no display de plasma são formadas utilizando um processo de varredura

No período de reset é feito o apagamento das cargas de parede da varredura anterior e

Período de reset (reinicialização das células)

Período de endereço (seleção das células)

No período de endereço os eletrodos Z ficam ligados na tensão VZB (100V), os eletrodos Y

A diferença de tensão entre os pulsos de varredura (-200V) e os pulsos de dados (60V) é de

Para selecionar todas as células do display, pulsos de varredura são aplicados

Figura 1.11 - Alimentação dos eletrodos Y, Z e X no período de reset.

OS ELETRODOS (Z) RECEBEM A TENSÃO VZB, OS ELETRODOS (Y) PERÍODO DE ENDEREÇO

Figura 1.12 - Alimentação dos eletrodos Y, Z e X no período de endereço.

Período de sustentação (sustentação das descargas)

Função da tensão VZB

Figura 1.13 - Alimentação dos eletrodos Y, Z e X no período de sustentação.

Circuitos didáticos Y, Z, Buffer e Data Driver

CIRCUITO Y BUFFER DISPLAY DE PLASMA

Figura 1.14A - Representação didática dos circuitos Y, Z, Buffer e Data Driver.

Período de reset - set-up

CIRCUITO Y BUFFER DISPLAY DE PLASMA

Figura 1.14B - Representação didática dos circuitos Y, Z, Buffer e Data Driver.

Período de reset - set-down

CIRCUITO Y BUFFER DISPLAY DE PLASMA

Figura 1.14C - Representação didática dos circuitos Y, Z, Buffer e Data Driver.

CIRCUITO Y BUFFER DISPLAY DE PLASMA

Figura 1.14D - Representação didática dos circuitos Y, Z, Buffer e Data Driver.

CIRCUITO Y BUFFER DISPLAY DE PLASMA