Cap - 4 - Conversao de Corrente Continua em Alternada

51
Captulo 4
Converso de corrente contnua em alternada
A corrente quase contnua que o conjunto rectificador / bobina_alisamento fornece tem de ser
modificada de forma a possuir caractersticas que lhe permitam ser injectada na rede elctrica
de distribuio pblica.
As caractersticas impem:
Corrente alternada de componente fundamental sinusoidal e com 50Hz.
Baixo contedo harmnico.
Para obter essas caractersticas a corrente passa por um inversor que a torna alternada e por
um filtro que lhe baixa o contedo harmnico de alta frequncia.
L
C
filtro AC
i nversor
corrente
fonte
corrente
I
dc
corrente
si nusoi dal
Figura 4.1 - Esquema geral da converso dc-ac.
A entrada em corrente do conversor DC/AC obriga ao uso de um inversor de corrente que tem
caractersticas e funcionalidades diferentes do convencional inversor de tenso.
Para minimizar o contedo harmnico o inversor de corrente comandado atravs da tcnica
de modulao de largura de impulsos (PWM). Esta tcnica permite mudar os harmnicos
gerados pela comutao dos interruptores para frequncias elevadas, simplificando assim a
sua filtragem. Simultaneamente o PWM permite regular a amplitude da componente
fundamental, evitando que a fonte de corrente contnua que alimenta o inversor tenha
necessidade de ser controlada.
52
1 Inversor de corrente
1.1 Introduo
Como o prprio nome indica o inversor de corrente um dispositivo que permite transformar
a corrente contnua com que alimentado, em corrente alternada com determinadas
caractersticas. Para o efeito, a corrente DC entrada cortada em impulsos atravs dos
interruptores que ligam a entrada s trs fases da sada.
g2h g1h g3h
g2L g1L g3L
I
R
I
S
I
T
I
dc
I
dc
Figura 4.2 - Esquema bsico do inversor de corrente.
O comando dos interruptores tem de ser efectuado de modo a que as componentes espectrais
sejam as desejveis. O uso de interruptores rpidos e com capacidade de serem comandados
nos dois estados (corte e conduo) permite o uso da tcnica de modulao de largura de
impulsos (PWM - Pulse Width Modulation). Esta tcnica permite o controlo da amplitude da
componente fundamental da corrente de sada e afastar os harmnicos para frequncias
elevadas, simplificando a filtragem.
Normalmente o inversor de corrente ligado a uma carga que pode ser modelizada por um
sistema de tenses trifsico equilibrado, e alimentado por uma fonte que consiste numa fonte
de tenso DC em srie com uma bobina de alisamento.
g2h g1h g3h
g2L g1L g3L
V
R
V
S
V
T
I
R
I
S
I
T
L
al i samento
V
dc fonte
I
dc
V
dc inv
Figura 4.3 - Utilizao normal do inversor de corrente.
53
Dependendo do esfasamento entre a corrente de sada e a tenso de carga, os interruptores
podem ter de suportar tenses inversas aos seus terminais. Isto leva a que os interruptores
tenham de ser implementados com dispositivos que suportem as respectivas tenses.
O inversor de corrente pode ser modelizado quer do lado DC, quer do lado AC, pelo esquema
indicado na figura seguinte:
V
R
V
S
V
T
I
R
I
S
I
T
I
dc
I
dc
Inversor
de
corrente
V
dc
Parmetros de controlo:
im -> ndice de modulao [0..1]
-> esfasamento entre a corrente de sada e a tenso de
carga [-..]
Valores que no dependem do inversor:
V (t) V sin(2 . . t)
V (t) V sin(2 . . t )
V (t) V sin(2 . . t )
I (t) I
R
2
3 C r
S
2
3 C r
2
3
T
2
3 C r
4
3
DC DC

f
f
f
V
C
tensao composta da rede
r
frequencia da rede
f
Valores impostos pelo inversor:
I (t) I sin(2 t ). im
I (t) I sin(2 t ). im
I (t) I sin(2 t ).im
V im V cos ( )
R DC
S DC
T DC
DC
3
2 C

.f .
.f .
.f .
r
r
r
2
3
4
3
Figura 4.4 - Modelao do inversor de corrente.
A relao entre a potncia activa e reactiva vista pela carga, dada pelo esfasamento imposto
entre a corrente de sada e a tenso de carga.
Se a corrente DC de entrada no depender do inversor (Ex: Se a fonte de corrente for ideal ou
num caso mais realista e praticvel, se a fonte de tenso DC de entrada for controlada de
forma a manter a corrente constante), o trnsito de potncia activa (P) e reactiva (Q) pode ser
controlado independentemente um do outro atravs do ndice de modulao (im) e do
esfasamento ():
P Idc Vc im cos( )
Q Idc Vc im sin( )
3
2
3
2

(4.1)
onde Idc a corrente DC de entrada e Vc a tenso composta da carga.
Se a corrente DC de entrada tiver de ser controlada atravs da tenso Vdc gerada pelo inversor
sua entrada, o trnsito das potncias activa e reactiva fica condicionado uma vez que os
parmetros de controlo do inversor im e ficam relacionados pela seguinte frmula:
V im V
DC c
3
2
cos( ) (4.2)
pelo que a sua escolha fica dependente da tenso que o inversor tem de gerar entrada,
deixando de ser independentes.
54
1.2 Regras para o controlo
Ao contrrio do inversor de tenso onde cada fase do inversor pode ser controlada
individualmente e independentemente das outras duas
1
, no inversor de corrente o controlo das
trs fases tem de ser feito em conjunto.
A primeira regra surge pela necessidade de haver sempre um caminho por onde a corrente da
bobina de alisamento circular. Se em algum instante a corrente no tiver um circuito por onde
fluir, criar uma sobretenso aos terminais do inversor de modo a abrir caminho para a
corrente fluir e dissipar a energia armazenada na bobina. Naturalmente esta sobretenso levar
destruio do inversor.
Por este facto a primeira regra indica que em cada instante pelo menos um dos trs
interruptores superiores (g1h, g2h e g3h) e pelo menos um dos trs interruptores inferiores
(g1L, g2L e g3L) devem estar ligados para permitir um caminho corrente.
A segunda regra surge pela necessidade de se garantir que a forma de onda da corrente de
sada das trs fases depende unicamente do controlo do inversor, e no da tenso existente e
criada pela carga nas fases.
Suponha-se que num dado instante os interruptores g1h e g2L esto ligados e que na bobina
passa a corrente Idc. Neste caso a corrente nas fases R, S e T est bem definida e vale
respectivamente Idc, -Idc e zero.
g2h g1h g3h
g2L g1L g3L
V
R
V
S
V
T
I
R
I
S
I
T
I
dc
I
dc
I
R
= -I
S
= I
dc
g2h g1h g3h
g2L g1L g3L
V
R
V
S
V
T
I
R
I
S
I
T
I
dc
I
dc
I
R
- I
S
= I
dc
I
R
e I
S
desconhecidos pelo controlador
Dependem das tenses V
S
e V
T
??
Figura 4.5 - Demonstrao da necessidade de haver apenas 1 interruptor a
conduzir nos grupos superior e inferior.
Suponha-se agora que o interruptor g3L tambm est ligado. Neste caso a repartio da
corrente Idc pelas fases R e T depende das tenses Vrs e Vts fluindo maioritariamente pela
fase que oferecer menor resistncia (menor tenso). Neste caso o comando do inversor nunca
poderia garantir qual a corrente que est a circular nas 3 fases, uma vez que a distribuio de
correntes dependeria tambm das tenses de carga.
Realmente, se no fossem os dodos em serie (ver seco 3), neste caso onde esto 3
interruptores ligados, poderia inclusive, dar-se o caso de haver uma corrente de circulao da
fase com maior tenso para a fase com menor tenso.

1
Na realidade a nica regra a cumprir no caso do inversor de tenso garantir que os dois interruptores de cada
fase nunca esto simultaneamente ligados, de forma a evitar que a fonte de tenso DC seja curto-circuitada.
55
Assim a segunda regra indica que apenas um interruptor de cada grupo superior e inferior
pode estar a conduzir num dado instante.
Estas duas regras combinam-se para gerar a regra de ouro para o inversor de corrente: Em
cada instante deve estar um e um s interruptor ligado em cada grupo, superior e inferior.
Para se controlar a potncia entregue carga, em vez de se abrirem os 6 interruptores como no
caso do inversor de tenso, fecham-se alternadamente os dois interruptores de cada fase
efectuado assim uma roda livre na corrente da bobina e isolando a corrente de carga da
corrente de entrada DC.
1.3 Base de PWM
O PWM usado neste trabalho baseia-se no mtodo descrito por Ohnishi e Okitsu [8].
Segundo os autores, este PWM melhora a eliminao dos harmnicos de ordens mais baixas e
o ganho para o lado DC (a tenso rectificada obtida mais elevada e o ripple mais baixo)
em relao s outras tcnicas existentes.
O PWM baseia-se no facto de apenas duas das trs referncias da corrente de sada serem
independentes, uma vez que a soma das 3 correntes deve ser nula em cada instante de tempo.
I
R
I
S
I
T
( ) ( ) ( ) t t t + + 0 (4.3)
Isto significa que depois de se definirem os pulsos de PWM para duas correntes, os pulsos
para a terceira ficam automaticamente definidos.
A construo do PWM desenvolve-se pela composio de duas moduladoras (M
1
e M
2
)
obtidas a partir das trs correntes pretendidas (I
R
, I
S
e I
T
). Os sinais M
1
e M
2
so obtidos
dividindo o perodo das correntes I
R
, I
S
e I
T
em seis intervalos iguais. Em cada intervalo, S
1
e
S
2
so compostos tomando o valor absoluto dos sinais I
R
, I
S
e I
T
de menor valor absoluto.
t
t
t
I
R
I
S
I
T
T
1
T
2
T
6
T
3
T
4
T
5
M1
M2
M t
I
R
se t T
I
S
se t T
I
S
se t T
I
T
se t T
I
T
se t T
I
R
se t T
1
1
2
3
4
5
6
( )
'

M t
I
T
se t T
I
T
se t T
I
R
se t T
I
R
se t T
I
S
se t T
I
S
se t T
2
1
2
3
4
5
6
( )
'
Figura 4.6 - Construo das moduladoras M

1
e M
2
.
As moduladoras obtidas vo modular duas portadoras (P
1
e P
2
) com frequncia:
( ) f m f
P r
+ 6 3 . . (4.4)
56
onde f
r
a frequncia das moduladoras e m um nmero inteiro. A restrio da frequncia
das portadoras pela equao anterior, deve-se ao facto de ser necessrio garantir algumas
simetrias entre os 6 intervalos de tempo em que as moduladoras so divididas.
A modulao efectuada atravs da comparao entre a portadora e a moduladora em cada
instante de tempo:
r t
se m t p t
se m t p t
( )
( ) ( )
( ) ( )
>
'
1
0
(4.5)
onde r(t) o resultado da modulao, m(t) a moduladora e p(t) a portadora.
Figura 4.7 - Operao de modulao.
A relao entre a amplitude das portadoras P
1
e P
2
e a amplitude das correntes de referncia
I
R
, I
S
e I
T
indica a relao entre a corrente I
DC
e a amplitude das correntes obtidas na sada do
inversor.
Para simplificar, mantm-se a amplitude das portadoras igual a 1 e varia-se a amplitude das
correntes de referncia entre 0 e 1 atravs da sua multiplicao por um factor im, o qual se
denomina por ndice de modulao.
Desta forma , o ndice de modulao ao determinar a amplitude das correntes de referncia:
( )
( )
( )
I t
I t
I t
R
S
T

im
im
im
.sin .
.sin .
.sin .

2
3
4
3
(4.6)
impe a relao entre a corrente I
DC
e a amplitude das correntes obtidas na sada do inversor.
Da modulao entre M
1
e P
1
resulta o sinal S
1
e da modulao entre M
2
e P
2
o sinal S
2
. Um
terceiro sinal: S
3
, obtido atravs da negao de um ou lgico entre os sinais S
1
e S
2
:
S S S 3 1 2 + (4.7)
57
g2h
g1L g2L
g3h
g3L
g1h
I
Rs
I
DC
I
Ss
I
Ts
Figura 4.8 - Inversor de corrente.
Os sinais de comando dos interruptores (g1h, g2h, g3h, g1l, g2l, g3l) so calculados a partir
dos sinais S
1
, S
2
e S
3
e a partir do intervalo de tempo T
1
..T
6
correspondente ao momento, a
partir das seguintes expresses lgicas:
g1h T S T T S T S
g2h T S T S T T S
g3h T S T S T S T
g1l T S T S T T S
g2l T T S T S T S
g3l T S T T S T S
1 1 2 3 2 5 3
1 3 3 1 4 5 2
1 2 3 3 5 1 6
2 3 4 2 5 6 1
1 2 1 4 3 6 2
2 2 3 4 1 6 3
+ + +
+ + +
+ + +
+ + +
+ + +
+ + +
. . .
. . .
. . .
. . .
. . .
. . .
(4.8)
Analisando as expresses anteriores possvel verificar que este PWM garante o respeito das
regras indicadas na Seco (1.2). Em cada instante de tempo existe sempre um e apenas um
IGBT a conduzir nos ramos superior (g1h, g2h, g3h) e inferior (g1l, g2l, g3l) do inversor.
Em cada intervalo de tempo os sinais S
1
e S
2
do os instantes em que o inversor injecta
corrente na sada. O sinal S
3
d os instantes em que o inversor desliga as sadas, ligando o
IGBT superior e inferior do mesmo ramo, fazendo a corrente de entrada circular em roda livre.
Verifica-se assim que este PWM controla a quantidade de corrente injectada na carga,
variando o tempo em que o inversor est em roda livre. Para ndices de modulao prximos
da unidade S
3
pequeno, crescendo medida que o im desce, ficando o inversor
permanentemente em roda livre com o im igual a zero.
As correntes de sada I
Rs
, I
Ss
e I
Ts
so obtidas a partir do comando das gates e da corrente de
entrada I
DC
.
( )
( )
( )
I I g h g l
I I g h g l
I I g h g l
Rs DC
Ss DC
Ts DC

.
.
.
1 1
2 2
3 3
(4.9)
Para controlar a fase das correntes de sada toma-se como referncia a fase R da tenso da
rede (V
R
) para a qual o inversor debita corrente. O esfasamento entre a tenso da rede e a
corrente de referncia I
R,
impe a fase das correntes debitadas pelo inversor (I
Rs
, I
Ss
e I
Ts
) em
relao tenso da rede.
As figuras seguintes exemplificam o processo de construo do PWM. Para que os impulsos
consigam ser visualizados com clareza no grfico, optou-se por fazer m=3. Isto significa que
58
as portadoras tm uma frequncia de 21 vezes a frequncia das correntes de referncia
(eq.4.4).
Figura 4.9 - Gerao dos sinais de comando do inversor e correntes obtidas
na sada para im=1
59
na sada para im=0.5
60
na sada para im=0.1
1.4 Implementao do PWM
O controlo dos interruptores feito directamente a partir do C. Como no possvel obter
frmulas explcitas, simples e rpidas de calcular os impulsos de controlo, optou-se por
tabelar os sinais de comando.
Uma definio que ajuda a compreender a forma de controlo do inversor implementada e a
construo das tabelas de comando o estado de inversor (est_inv). O est_inv indica se os
interruptores esto ligados ou desligados e durante quanto tempo assim permanecem.
A forma escolhida para representar o estado do inversor a seguinte:
61
estado g h g h g h g l g l g l tempo
estado estado gates tempo estado
1 2 3 1 2 3 ; ; ; ; ; ;
_ ; _
(4.10)
onde gij assume os valores 1 ou 0 consoante o respectivo interruptor est ligado ou desligado,
e tempo representa a durao temporal do estado. O termo estado_gates tem origem no
sinal que comanda o interruptor utilizado: o IGBT.
Como bvio, possvel representar todo o comando de um inversor a partir de uma
sequncia de estados. Como exemplo, mostra-se a sequncia de estados para o controlo em
onda quadrada.
Figura 4.12 - Forma de onda das correntes de sada para um controlo em onda
quadrada e respectiva sequncia de estados de controlo.
Das Figuras 4.9 a 4.11 verifica-se que os sinais S
1
, S
2
e S
3
repetem-se a cada 1/6 de perodo
das ondas de referncia. O sinal S
2
pode ser obtido se invertermos S1 no tempo, isto : S
2
(t) =
S
1
(-t). O sinal S
3
obtido a partir de S
1
e S
2
segundo a equao 4.7. Isto quer dizer que todo o
controlo do inversor fica definido a partir do sinal S
1
durante o primeiro 1/6 de perodo (T
1
).
As transies do sinal S
1
(durante T
1
) so dadas pelos pontos de interseco dos sinais P
1
e
M
1
, conforme pode ser visto na figura seguinte.
m im
T
t 1
2
_
,
sin

Os tempos de
cruzamento t
1
..t
14
so
calculados por
processos numricos.
Figura 4.13 - Transies do sinal S
1
em funo de P
1
e M
1
.
Os pontos de transio so obtidos resolvendo numericamente para x, equaes da forma:
62
a x b im x . .sin( ) + (4.11)
A partir da equao 4.8 e definindo os sinais: C
1
, C
2
, e C
3
respectivamente como S
1
(t), S
1
(-t)
e S (t) ou S (t)
2 2
apenas durante o primeiro 1/6 perodo, obtida a tabela de controlo dos
interruptores do inversor que se representa na seguinte tabela.

T1 T2 T3 T4 T5 T6
g1h c1 1 c2 0 c3 0
g2h c3 0 c1 1 c2 0
g3h c2 0 c3 0 c1 1
g1L 0 c3 0 c1 1 c2
g2L 1 c2 0 c3 0 c1
g3L 0 c1 1 c2 0 c3
Tabela 4.1 - Sinais que devem ser aplicados no comando dos interruptores em
funo do intervalo de tempo respectivo.
Como se verifica na Figura 4.14, existe uma mudana de estado sempre que C
3
possui uma
transio. Desta forma, os tempos de durao dos estados so dados pelos tempos do sinal C
3
,
e como bvio repetem-se a cada 1/6 de perodo. Uma outra simetria que visvel no sinal C
3
a repetio na segunda metade do sinal, dos valores da primeira metade por ordem inversa.
Figura 4.14 - Obteno do sinal de comando dos interruptores durante o
primeiro 1/6 de perodo (T
1
)
Desta forma a obteno da sequncia de estados no caso do PWM utilizado conseguida
atravs dos tempos de transio do sinal C
3
e do intervalo de tempo considerado (T
1
..T
6
)
segundo a Tabela 4.1.
A sequncia total dos estados obtidos indicada na prxima tabela. Os valores de tempo
referidos so obtidos atravs da Figura 4.14. Naturalmente, os intervalos de tempo d
1
..d
15
so
calculados a partir dos intervalos de tempo do sinal C
1
(k
1
..k
15
) que so obtidos a partir da
modulao realizada como se mostra na Figura 4.13.
63
Tabela 4.2 - Constituio da tabela de controlo do inversor para o PWM
usado neste trabalho. A frequncia das portadoras de 45 vezes a frequncia
das correntes de referncia. Os tempos d
1
..d
15
so funo do ndice de
modulao.
64
Cada ndice de modulao (im) possui uma tabela de controlo. Como bvio a sequncia do
comando dos interruptores igual para todos os im. O que varia o tempo de permanncia em
cada estado. Por outras palavras: o que varia com o im so os tempos d
1
..d
15
.
A redundncia de informao na tabela grande. Para 174 tempos de estado, apenas 15 so
diferentes e colocados por uma ordem perfeitamente definida.
Isto sugere que se crie apenas uma tabela com a sequncia do comando dos interruptores para
todos os im, e uma tabela com os valores d
1
..d
15
para cada im.
No entanto, para o C conseguir controlar o inversor com eficincia e para que a rotina que
executa a mudana de estado seja executada no menor tempo possvel, a construo das
tabelas feita de uma forma ligeiramente diferente, ficando com alguma redundncia de
informao.
Durante o clculo dos valores d
1
..d
15
no se coloca nenhuma restrio ao seu valor. No
entanto a durao de um estado est restringida s seguintes condies:
O tempo de um estado est limitado inferiormente pelo tempo mnimo de conduo ou
corte dos interruptores. Optou-se por fazer a durao mnima de conduo ou corte dos
IGBTs de 10s.
O tempo de um estado est limitado inferiormente pelo tempo que a rotina do C que
executa a mudana de estado demora a ser executada. Esta rotina demora no mximo 8.6s
a ser executada.
A resoluo do tempo de um estado est limitada resoluo do contador que implementa
o controlo do tempo. Como o contador tem uma resoluo de 200ns (rct), o tempo tem de
respeitar a seguinte frmula:
tempo nc ns n . , 200 inteiro (4.12)
onde nc representa o valor colocado no contador do C.
Como bvio as duas primeiras restries so combinadas numa s, limitando a durao
mnima a 10s. Isto significa que o valor mnimo de nc 50 (10s/200ns).
A influncia destas restries no tempo de durao dos estados de PWM analisada na seco
(1.7).
1.5 Comando do inversor
O mdulo de software responsvel pelo comando do inversor recebe o ndice de modulao
atravs da varivel global G_pwm_im e da funo muda_im_pwm(). A fase indicada atravs
da funo muda_fase_pwm(fase). Depois de receber estes dois valores, o mdulo
responsvel por todos os acontecimentos relativos ao comando do inversor.
65
Modul o de
comando do
inversor
G_pwm_i m
muda_i m_pwm( )
muda_f ase_pwm( f ase)
ar r anque_ i nver sor ( )
par agem_ i nver sor ( )
i ni ci al i za_i nversor()
G_f l ag_er r o_pwm_f ase
G_er r o_pwm_f ase
G_f l ag_er r o_pwm_sync_br ut a
G_er r o_pwm_sync_br ut a
G_f l ag_er r o_zer o_r ede
G_er r o_zer o_r ede
Figura 4.15 - Modelo do mdulo de software de comando do inversor.
As flags e as variveis de sada indicam erros na sincronizao do PWM com a rede elctrica.
O seu significado explicado nas seces seguintes.
Com o intuito de sincronizar a onda da corrente de sada com a onda da tenso da rede, existe
um sinal de sincronismo (S
sync
) que gera uma interrupo no C sempre que a onda da tenso
V
R
passa por zero no sentido ascendente. Esta interrupo vai servir no s para manter o
sincronismo, mas tambm para medir o perodo real (em cada ciclo) da rede elctrica.
O mdulo possui uma base de dados com as tabelas necessrias ao controlo do inversor para
1000 ndices de modulao. A forma como as tabelas esto construdas e colocadas na
memria do C est optimizada para que a rotina responsvel pela mudana de estado do
inversor seja executada no menor tempo possvel. Isto leva necessariamente a uma elevada
redundncia de informao contida na base de dados do PWM. A quantidade de memria
ocupada pela base de dados no preocupante, uma vez que a plataforma utilizada possui
memria suficiente. Pelo contrrio o tempo de execuo da rotina que implementa a mudana
de estado do inversor um factor de extrema importncia uma vez que limita o tempo mnimo
de durao dos estados e executada durante 174 vezes (o nmero de estados) durante cada
perodo da rede elctrica (20ms).
Para alm da base de dados com as tabelas de PWM e do sinal de interrupo para
sincronismo o mdulo de controlo do inversor utiliza ainda os seguintes recursos do C:
Temporizador / Contador T6 - Para a contagem do tempo de durao dos estados,
provocando uma interrupo que executa a mudana de estado sempre que o tempo de
durao do estado anterior expira.
Temporizador / Contador T1 - Para a contagem do tempo que decorre entre duas
interrupes consecutivas do sinal de sincronismo. Gera ainda uma interrupo que
assinala um erro no caso do sinal de sincronismo no surgir ao fim de 26ms contados a
partir da ultima passagem por zero detectada.
Temporizador / Contador T3 - Utilizado para implementar o controlo do esfasamento entre
a corrente de sada e a tenso da rede. Controla o tempo que decorre entre uma interrupo
de sincronismo S
sync
(passagem por zero da tenso da rede) e a colocao na origem do
PWM (passagem por zero da corrente de sada).
Porta P7 - Porta utilizada para controlar os interruptores do inversor (P7.0 P7.5) e manter o
sincronismo do PWM com a rede (P7.6 e P7.7).
66
2 bancos de registos (pwm_regs e sync1_regs) - Para processamento e armazenamento de
dados entre chamadas de rotinas. A utilizao de registos para armazenamento de
informao entre chamadas de rotinas permite tornar essas rotinas mais rpidas uma vez
que no feito acesso memria convencional.
Apontador DPP0 (data page pointer 0) - utilizado para aceder informao das tabelas
do PWM como se fossem variveis do tipo near. O acesso a variveis atravs dos data
page pointer (variveis near) mais rpido do que o acesso tipo extended page ou
extended segment.
A maior parte das rotinas responsveis pelo comando do inversor foram escritas em assembly
de modo a optimizar o tempo de execuo. O cdigo est descrito no Anexo C e encontra-se
documentado. No entanto a sua total compreenso exige o conhecimento da arquitectura do
C167 e do seu assembly.
1.5.1 Organizao e armazenamento das tabelas de PWM
A rotina que executa a mudana de estado do inversor utiliza o apontador DPP0 para aceder
informao necessria a cada estado: o estado dos interruptores (gates) e a durao do
respectivo estado (tempos).
Na Seco 1.4 foi visto que 15 valores (d
1
..d
15
) so suficientes para indicar o tempo de
durao dos estados para cada ndice de modulao (im). Aparentemente a melhor forma de
construir as tabelas seria formar uma tabela de 15 valores para cada im. Esta tabela seria
alternadamente percorrida nos dois sentidos sendo assim obtida a sequncia correcta dos
tempos.
No entanto, isto leva a que a rotina que executa a mudana de estado tenha de incluir uma
condio para verificar em que sentido est a percorrer a tabela. Isto significa um tempo de
execuo que pode ser poupado se a tabela for percorrida apenas num sentido.
Desta forma, a tabela de tempos para cada im constituda por 29 valores correspondentes a
1/6 de perodo das correntes de sada. Cada valor da tabela armazenado em 16 bits. Para
indicar o fim da tabela colocado o valor FFFFh (valor negativo em complemento para dois).
Embora 8 bits fossem suficientes, mais rpido mover e operar 16 bits neste C do que 8 bits.
Alem disso para se usar 8 bits seria necessrio baixar a resoluo do contador de 200ns para
400ns, o que levaria a piorar a linearidade entre Vdc e im conforme exposto na Seco 1.7.
Atendendo a que o tamanho das tabelas de tempo sempre o mesmo para cada im, o valor
que indica o fim da tabela dispensvel se a rotina que executa a mudana de estado possuir
um contador que sinalize que chegou ao fim da tabela. No entanto, incrementar e verificar o
contador demora tempo.
Assim cada tabela de tempo ocupa (29+1)2 = 60bytes.
Deve ser notado que a tabela de tempos pode possuir valores com zero, correspondentes aos
estados eliminados por terem uma durao inferior ao limite imposto.
67
d1
d2
d3
......
d14
d15
d14
......
d3
d2
d1
FFFFh
Figura 4.16 - Tabela com a durao dos estados do PWM. Os 29 valores
correspondem aos estados durante 1/6 de perodo que depois se repetem para
os restantes 5/6. A tabela percorrida no sentido descendente e o seu final
sinalizado com o valor FFFFh. Cada im possui uma tabela deste tipo que
ocupa 60bytes.
Como a sequncia de gates sempre a mesma, aparentemente apenas seria necessrio uma
tabela de gates para todos os ndices de modulao. No entanto a informao necessria a
cada estado deve estar contida dentro do alcance do apontador DPP0. O DDP0 permite aceder
apenas a uma pgina (16kb) de memria do C. Como bvio as tabelas de tempo para os
1000 im no cabem em 16kb.
Assim em cada pgina de memria onde existam tabelas de tempo, tem de existir uma tabela
com a sequncia de gates.
A posio de gates relativamente ao incio de cada pgina tem de ser a mesma, de modo a que
o apontador que mantm a posio actual de gates esteja sempre certo, independentemente da
pgina a ser usada.
4 pginas so suficientes para guardar as tabelas de PWM, pelo que a tabela de gates
repetida 4 vezes no incio dessas 4 pginas.
A tabela de gates indica se os interruptores esto ligados ou desligados em cada estado do
inversor. Como o sinal da porta do C que controla os interruptores invertido no
condicionamento de sinal, um 0 indica que interruptor est fechado e um 1 indica que est
aberto.
Como existem 6 interruptores no inversor, seriam necessrios apenas 6 bits para codificar o
seu estado. No entanto a organizao ao byte da memria do C e atendendo a que neste C
mais rpido mover e operar 16bits do que 8bits leva a que cada estado de gates ocupe 16bits.
A tabela de gates terminada com um zero. Desta forma a tabela ocupa
(296+1) 2=350bytes.
Para localizar a tabela correspondente a um determinado im existem dois vectores que esto
ordenados por ordem crescente do im a que se referem. Um dos vectores indica a pgina de
memria, e o outro indica o deslocamento da tabela de tempos do respectivo im.
68
A figura seguinte fornece o panorama geral da organizao das tabelas. Os im so espaados
de 1/1000=0.001.Com a limitao inferior do tempo de durao dos estados, as tabelas de
tempos para os im inferiores a 0,027 so iguais. Desta forma o im mais baixo que se tabela
o 0,027, que corresponde a manter o inversor permanentemente em roda livre.
g 1
g 2
g 3
g 4
. . . . .
g 171
g 172
g 173
g 174
0000h
g
a
t
e
s
i
m

=

0
.
0
2
7
d 1 0. 027
. . . . .
FFFFh
. . . . .
d 1 0. 027
d 2 0. 027
d 3 0. 027
d 3 0. 027
d 2 0. 027
d 14 0. 027
d 14 0. 027
d 15 0. 027
i
m

=

0
.
0
2
8
d 1 0. 028
. . . . .
FFFFh
. . . . .
d 1 0. 028
d 2 0. 028
d 3 0. 028
d 3 0. 028
d 2 0. 028
d 14 0. 028
d 14 0. 028
d 15 0. 028
. . . . .
. . . . .
. . . . .
i
m

=

0
.
2
9
3
d 1 0. 293
. . . . .
FFFFh
. . . . .
d 1 0. 293
d 2 0. 293
d 3 0. 293
d 3 0. 293
d 2 0. 293
d 14 0. 293
d 14 0. 293
d 15 0. 293
015Dh
015Eh
0000h
0199h
019Ah
01D5h
3F86h
3FC1h
Pgina A
of f set
g 1
g 2
g 3
g 4
. . . . .
g 171
g 172
g 173
g 174
0000h
g
a
t
e
s
. . . . .
. . . . .
. . . . .
015Dh
015Eh
0000h
0199h
019Ah
01D5h
3F86h
3FC1h
Pgina B
of f set
i
m

=

0
.
2
9
4
d 1 0. 294
. . . . .
FFFFh
. . . . .
d 1 0. 294
d 2 0. 294
d 3 0. 294
d 3 0. 294
d 2 0. 294
d 14 0. 294
d 14 0. 294
d 15 0. 294
i
m

=

0
.
2
9
5
d 1 0. 295
. . . . .
FFFFh
. . . . .
d 1 0. 295
d 2 0. 295
d 3 0. 295
d 3 0. 295
d 2 0. 295
d 14 0. 295
d 14 0. 295
d 15 0. 295
i
m

=

0
.
5
6
0
d 1 0. 560
. . . . .
FFFFh
. . . . .
d 1 0. 560
d 2 0. 560
d 3 0. 560
d 3 0. 560
d 2 0. 560
d 14 0. 560
d 14 0. 560
d 15 0. 560
g 1
g 2
g 3
g 4
. . . . .
g 171
g 172
g 173
g 174
0000h
g
a
t
e
s
. . . . .
. . . . .
. . . . .
015Dh
015Eh
0000h
0199h
019Ah
01D5h
3F86h
3FC1h
Pgina C
of f set
i
m

=

0
.
5
6
1
d 1 0. 561
. . . . .
FFFFh
. . . . .
d 1 0. 561
d 2 0. 561
d 3 0. 561
d 3 0. 561
d 2 0. 561
d 14 0. 561
d 14 0. 561
d 15 0. 561
i
m

=

0
.
5
6
2
d 1 0. 562
. . . . .
FFFFh
. . . . .
d 1 0. 562
d 2 0. 562
d 3 0. 562
d 3 0. 562
d 2 0. 562
d 14 0. 562
d 14 0. 562
d 15 0. 562
i
m

=

0
.
8
2
7
d 1 0. 827
. . . . .
FFFFh
. . . . .
d 1 0. 827
d 2 0. 827
d 3 0. 827
d 3 0. 827
d 2 0. 827
d 14 0. 827
d 14 0. 827
d 15 0. 827
g 1
g 2
g 3
g 4
. . . . .
g 171
g 172
g 173
g 174
0000h
g
a
t
e
s
. . . . .
. . . . .
. . . . .
015Dh
015Eh
0000h
0199h
019Ah
01D5h
29AEh
29E9h
Pgina D
of f set
i
m

=

0
.
8
2
8
d 1 0. 828
. . . . .
FFFFh
. . . . .
d 1 0. 828
d 2 0. 828
d 3 0. 828
d 3 0. 828
d 2 0. 828
d 14 0. 828
d 14 0. 828
d 15 0. 828
i
m

=

0
.
8
2
9
d 1 0. 829
. . . . .
FFFFh
. . . . .
d 1 0. 829
d 2 0. 829
d 3 0. 829
d 3 0. 829
d 2 0. 829
d 14 0. 829
d 14 0. 829
d 15 0. 829
pof ( 0. 027)
pof ( 0. 028)
pof ( 0. 029)
pof ( 0. 030)
. . . . .
pof ( 0. 997)
pof ( 0. 998)
pof ( 0. 999)
pof ( 1. 000)
pag( 0. 027)
pag( 0. 028)
pag( 0. 029)
pag( 0. 030)
. . . . .
pag( 0. 997)
pag( 0. 998)
pag( 0. 999)
pag( 1. 000)
p
a
g
e

o
f
f
s
e
t
p
g
i
n
a
i
m

=

1
.
0
0
0
d 1 1. 000
. . . . .
FFFFh
. . . . .
d 1 1. 000
d 2 1. 000
d 3 1. 000
d 3 1. 000
d 2 1. 000
d 14 1. 000
d 14 1. 000
d 15 1. 000
3186h
29EAh
3185h
3921h
DPP0 DPP0 DPP0 DPP0
ptr_gates
ptr_tempos
page_offset
pgina
ptr_gates_
RELOAD
ptr_tempos_
RELOAD
DPP0 - > apont a par a o i ni ci o de uma das pgi nas A, B, C ou D
DPP0 = *pgina ( im )
ptr_gates_RELOAD - > i ndi ca o of f set page do i ni ci o da t abel a gat es
ptr_gates_RELOAD = 0000h
ptr_tempos_RELOAD - > i ndi ca o of f set page do i ni ci o da t abel a t empos do act ual i m
ptr_tempos_RELOAD = *page_offset ( im )
page_offset - > vect or par a i ndi car o ptr_gates_RELOAD dos var i os im
pgina - > vect or par a i ndi car a pgi na a ser ut i l i zada par a cada im
ptr_gates - > i ndi ca o of f set page do est ado dos i nt er r upt or es no pr oxi mo est ado do i nver sor
ptr_gates - > var i a ent r e ptr_gates_RELOAD e ptr_gates_RELOAD+2* 6* 29
ptr_tempos - > i ndi ca o of f set page da dur ao do pr oxi mo est ado do i nver sor
ptr_tempos - > var i a ent r e ptr_tempos_RELOAD e ptr_tempos_RELOAD+2* 29
Figura 4.17 - Organizao das tabelas usadas na sntese do PWM.
1.5.2 Mudana de estado
A mudana de estado do inversor realizada atravs de uma rotina (gera_pwm()) chamada
por interrupo. A interrupo gerada pelo contador T6 sempre que o seu valor chega a zero
(T6INT).
69
Sempre que o contador T6 chega a zero, alem de gerar a interrupo, recarregado
automaticamente por hardware com o valor guardado no registo T6RELOAD
(correspondente durao do prximo estado), comeando uma nova contagem decrescente.
A rotina gera_pwm() quando for chamada devido ao tempo do estado i-1 ter expirado, deve
efectuar a sobreposio de conduo entre os estados i-1 e i, colocar o inversor no estado i e
actualizar o registo T6RELOAD com o tempo de durao do estado i+1. Deve ser reparado
que quando a rotina chamada, j o T6 foi carregado com a durao do estado i que estava no
registo T6RELOAD.
O tempo do estado i que a rotina coloca em T6RELOAD, corrigido atravs da soma de um
valor de correco (CORRIGE_TEMPO) ao valor retirado da tabela de tempos (tmp) (ver
Seces 1.5.4.1 e 1.5.4.2).
No caso do valor de tmp ser zero (devido ao seu tempo calculado ser inferior ao mnimo
imposto) a rotina salta para o prximo estado e soma 2 vezes o valor de CORRIGE_TEMPO
ao novo tmp de forma a que a correco global aos 174 estados de um perodo se mantenha
igual. Deve-se notar que a correco do perodo do PWM vale
174*CORRIGE_TEMPO*200ns.
A sobreposio de conduo conseguida efectuando um and entre o estado dos
interruptores do estado i-1 e do estado i. efectuado um and e no um or porque a lgica
de comando dos interruptores negada.
Sequncia de valores na tabela gates
Gates(x)= - - g3L g2L g1L g3H g2H g1H
Gates(1)= - - 1 0 1 1 0 1
Gates(2)= - - 1 1 0 1 0 1
Sequncia de valores na porta P7 do yC
P7 -> 7 6 5 4 3 2 1 0
- - 1 0 1 1 0 1 <-> valor antes da rotina gera_pwm ser chamada
- - 1 0 0 1 0 1 <-> valor de sobreposio
- - 1 1 0 1 0 1 <-> valor depois da rotina acabar
Figura 4.18 - Esquema para realizar a sobreposio de conduo.
Os apontadores para o incio das tabelas gates e tempos so mudados pela rotina que muda o
ndice de modulao. O valor de correco do perodo mudado pelas rotinas de
sincronizao com a rede. Os apontadores actuais para as tabelas gates e tempos tambm so
mudados pelas rotinas que mudam o ndice de modulao e que sincronizam com a rede.
A rotina foi escrita em assembly e foi optimizada de forma a correr no menor tempo possvel.
Para o efeito todas as variveis foram mantidas num banco de registos (pwm_regs) e acedidas
com o apontador DPP0 que usado exclusivamente
1
na sntese do PWM.

1
Deve-se ter muito cuidado em garantir, que as eventuais rotinas fornecidas por terceiros, no utilizem o
apontador DPP0.
70
Em regime normal, a rotina executada em 7,10s com uma sobreposio de conduo de
1,95s. Se a rotina encontrar um estado de durao nula, ou efectuar o reload
1
da tabela de
tempos executada em 7.85s com uma sobreposio de 2,70s. Se a rotina efectuar um
reload simultneo s tabelas de tempos e gates executada em 8,60s com 2,70s de
sobreposio.

1
O reload de tabela significa que o ultimo valor foi obtido, pelo que necessrio voltar ao
incio da tabela.
71
Porta_P7 = Porta_P7 and Proxima_gate
gera_pwm
Proxi mo_tempo = [ ptr_tempos ]
ptr_tempos = ptr_tempos + 1
si m
no
ptr_tempos = ptr_inicio_tempos
Proximo_tempo = [ ptr_tempos ]
Porta_P7 = Proxima_gate
Proxi mo_tempo
=
0
si m
Proxi mo_tempo = [ ptr_tempos ]
ptr_gates = ptr_gates + 1
aux_correco = 2 * corrige_tempo
no
aux_correco = corrige_tempo
Proxi mo_tempo
=
FFFFh
Proxima_gate = [ ptr_gates ]
si m
no
ptr_gates = ptr_inicio_gates
Proxima_gate = [ ptr_gates ]
Proxi ma_gate
=
0
T6RELOAD = Proximo_tempo + aux_correco
FIM
gera_pwm
NOTAS:
As t abel as de " t empos" no podem t er o
pr i mei r o val or i gual a zer o.
O t empo que decor r e ent r e os passos 1
e 2 , o t e mp o d e s o b r e p o s i o d e
conduo
aaa = [ ptr ] -> si gni f i ca que aaa r ecebe
o c ont eudo da memor i a apont ada por
ptr . No pr ogr ama r eal , assume- se que
DPP0 ( dat a page poi nt er 0) est com o
val or cor r ect o.
Rel oad da t abel a de tempos
Rel oad da t abel a de gates
Est ado el i mi nado
A v a n a p a r a o
prxi mo
T 6 e s t e m c o n t a g e m
decrescent e e vai provocar
u ma i n t e r r u p o T 6 I N T
quando chegar a zero
( passo 1 )
( passo 2 )
T6INTerrupt
T6 = T6RELOAD
Figura 4.19 - Fluxograma usado na rotina gera_pwm(). Esta rotina
executada por interrupo quando o contador T6 chega a zero.
72
A prioridade da interrupo T6INT deve ser a mais alta possvel de forma a minimizar os
atrasos na mudana do estado do inversor. A nica interrupo de nvel superior a do ADC
que fica a funcionar via PEC. As interrupes do C nunca so desactivadas para minimizar a
latncia da interrupo. At agora no se utilizou um Sistema Operativo, mas no caso de se vir
a utilizar necessrio ter em ateno o seu efeito na latncia desta interrupo, uma vez que
ao a inibir temporariamente pode estar a introduzir um contedo harmnico considervel.
1.5.3 Mudana de ndice de modulao
A mudana do ndice de modulao efectuada pela rotina muda_im_pwm() e consiste em
colocar o apontador ptr_tempos_inicio para o incio da tabela de tempos correspondente ao
ndice de modulao indicado pela varivel global G_pwm_im, e colocar o DPP0 a apontar
para a pgina correcta.
O apontador para a tabela de tempos (ptr_tempos) mudado de forma a apontar para o
mesmo estado na sequncia de PWM. EX: se o apontador indica a 5 posio da tabela de
tempos para im=0.4, e o im pretendido agora 0.9, o apontador deve indicar a 5 posio da
tabela de tempos para im=0.9.
O apontador para o incio da tabela de gates (ptr_gates_inicio) no precisa de ser mudado
porque as tabelas ocupam sempre a mesma posio nas 4 pginas ocupadas pelas tabelas de
PWM. O mesmo se passa para o apontador actual de gates (ptr_gates).
Para garantir a consistncia dos apontadores no caso desta rotina ser interrompida pela
gera_pwm(), necessrio modifica-los numa sequncia de operaes indivisvel. Como
bvio esta sequncia deve ser executada o mais rapidamente possvel para no afectar
grandemente a latncia da interrupo que chama gera_pwm().
A pgina das tabelas (gates e tempos) dos ndices de modulao obtida a partir da tabela
pgina (Figura 4.17) e o offset da tabela gates obtido a partir da tabela page_offset (Figura
4.17). A varivel G_pwm_im (com valores entre 0 e 973 com incrementos de 1) indica a
posio do ndice de modulao pretendido (respectivamente 1 e 0.027 com incrementos de
0.001).
A rotina escrita em assembly e opera unicamente sobre os registos que guardam os valores
dos apontadores pwm_regs e sobre o DPP0.
73
aux = ptr_inicio_tempos
muda_i m_pwm
ptr_inicio_tempos = aux
ptr_tempos = ptr_tempos - aux + off
DPP0 = pag
FIM
gera_pwm
guar da o of f set i ni ci al do i m
anteri or
pag = pgina( G_pwm_im )
off = page_offset( G_pwm_im )
obt em a pgi na e o of f set do
novo i m
P a r a s e g a r a n t i r a
c o n s i s t n c i a d o s d a d o s ,
est as oper aes t m de ser
r e a l i z a d a s s e m s e r e m
i nt er r ompi das. necessr i o
garanti r a sua atomi ci dade.
1
2
3
4
t abel a de t empos do i m ant eri or pt r_i ni ci o_t empos
5
6
pt r_t empos
1
2
3
4
5
6
t abel a de t empos do novo i m
apontadores antes da roti na ser executada
1
2
3
4
t abel a de t empos do i m ant eri or
pt r_i ni ci o_t empos
5
6
pt r_t empos
1
2
3
4
5
6
t abel a de t empos do novo i m
apontadores depoi s da roti na ser executada
Figura 4.20 - Fluxograma usado para mudar o ndice de modulao.
Desta forma, para se mudar o ndice de modulao do inversor necessrio actualizar a
varivel global G_pwm_im e executar a rotina muda_im_pwm().
1.5.4 Adaptao do PWM s variaes de frequncia da rede
elctrica.
Deve ser notado que as tabelas so construdas para uma frequncia fixa: a frequncia da rede
elctrica onde o sistema est ligado (neste caso 50Hz).
Num sistema onde se requeiram correntes de sada com frequncia varivel, multiplicam-se os
valores d
1
..d
15
de forma a corrigir a frequncia pretendida. Esta correco dos tempos d
1
..d
15
pode ser conseguida atravs da multiplicao valor a valor, ou atravs da variao do perodo
do contador que executa a contagem do tempo. De uma forma ou de outra, o C escolhido no
adequado para o efeito.
No caso de escolhermos a primeira opo, uma plataforma baseada em DSP seria a mais
aconselhvel devido facilidade e rapidez com que estes P executam varias multiplicaes.
No segundo caso necessrio um C que possua um contador com possibilidade de ajuste
fino do seu perodo de contagem mantendo uma perodo aceitvel para a resoluo requerida.
74
O C utilizado consegue criar um contador com perodo varivel atravs da
concatenao/reload de dois contadores. No entanto a resoluo do perodo de contagem seria
muito grande para a aplicao em causa (o contador deste C utilizado nesta aplicao possui
um perodo de contagem de 200ns).
Repare-se que ao fazer variar os tempos d
1
..d
15
desta forma, o que se est a fazer variar a
frequncia de comutao, uma vez que neste PWM a relao freq._corren._sada /
freq_comutao constante (neste caso vale 1/45).
Para manter a frequncia de comutao em valores aceitveis seria necessrio criar tabelas
para varias relaes freq._corren._sada / freq_comutao. Desta forma as grandes variaes
de frequncia das correntes de sada so efectuadas atravs da seleco da tabela que contm a
frequncia pretendida (entre f
x
max e f
x
min na Figura 4.21). Os ajuste finos de frequncia so
obtidos variando os tempos d
1
..d
x
.
Figura 4.21 - Esquema bsico para obteno de frequncia varivel com um
PWM tabelado.
Embora o sistema seja definido para funcionar a 50HZ, o problema que no local onde o
sistema vai ser instalado, a frequncia da rede elctrica caracterizada por grandes desvios de
frequncia. Esta variao grande para efeitos da rede elctrica, mas um pequeno desvio se
pensarmos num sistema a frequncia varivel.
1.5.4.1 Soluo adoptada
A soluo encontrada para satisfazer este requisito foi somar/subtrair um pequeno valor aos
tempos de durao de cada estado. Esta correco faz variar a frequncia das correntes na
sada custa de um ligeiro aumento dos harmnicos.
Note-se que ao somar/subtrair um certo valor durao de cada estado, o perodo da onda est
a ser aumentado/reduzido.
Esta correco realizada muito facilmente pelo C uma vez que executada atravs da soma
de dois registos do C atravs da rotina que realiza a mudana de estado do inversor:
gera_pwm().
75
Como um perodo da corrente de sada gerado atravs de 174 estados e a resoluo do
contador de 200ns, o perodo obtido e a respectiva frequncia so dados por:
T ms n ns
f
ms n ns
+
+
20 174 200
1
20 174 200
(4.13)
onde n representa o valor somado ao tempo de cada estado. Naturalmente, n negativo para
valores de f superiores a 50HZ.
O C para calcular n, utiliza o perodo medido da rede (Trede) da seguinte forma:
n
Trede ms
ns
20
174 200
(4.14)
Como bvio o valor de n tem ser truncado para um inteiro.
Alguns valores de frequncia obtida em funo do valor de correco so indicados na tabela
seguinte:
Tabela 4.3 - Valores de frequncia obtida em funo do valor de correco.
1.5.4.2 Rotina calcula_correcao_periodo()
O perodo real da rede Trede medido atravs do timer T1 com uma resoluo de 400ns e
guardado na varivel G_periodo. Desta forma o valor que ajusta o perodo do PWM ao
perodo real da rede (n) dado pela seguinte equao (ver eq.4.14):
n
G periodo ns ms
ns
_ 400 20
174 200
(4.15)
n
G periodo
G periodo

_
. _ .
50000
87
1149 574 7 10
3
(4.16)
Pela equao anterior verifica-se que necessrio realizar uma diviso (ou uma multiplicao
no inteira (float real)) para calcular o valor n . Como este valor calculado a cada 20ms e
uma diviso (ou multiplicao float) no C167 demora bastante mais tempo do que uma
76
multiplicao simples de dois inteiros (words), aproveita-se o sistema de multiplicaes
inteiras do C167 para calcular n com uma nica multiplicao inteira.
n
G periodo
G periodo

_
,
_
_
50000
87
2
87
2
50000
87
16
16
(4.17)
n
G periodo
753
2
574
16
_
(4.18)
A multiplicao por
753
2
16
realizada segundo o esquema no Anexo B.
O valor de n guardado no registo R1 do conjunto de registos sync1_regs (varivel
n_correcao_periodo).
1.5.5 Sincronismo com a rede e controlo da fase.
Sempre que a tenso da fase R da rede elctrica passa por zero no sentido ascendente, surge
uma interrupo: passagem_zero_rede().
O timer T1 mede o intervalo de tempo que decorre entre duas interrupes consecutivas.
Naturalmente este tempo indica o perodo da rede elctrica (Trede).
O valor de Trede tambm utilizado para calcular o valor (n), que deve ser somado durao
de cada estado do inversor, pela rotina que implementa a mudana de estado: gera_pwm. O
valor n calculado pela rotina calcula_correcao_periodo().
Sempre que a medida do perodo da rede sa fora de um limite inferior ou superior
(respectivamente 19ms e 21ms), gerado um sinal de erro atravs da flag
G_flag_erro_zero_rede, e a varivel que indica o nmero de erros ocorridos incrementada:
G_erro_zero_rede. Este controlo do perodo medido, evita erros de sincronizao provocados
por interrupes intempestivas devidas a rudo.
O timer T1 um contador de 16 bits com uma resoluo de 400ns. Isto significa que T1 pode
medir intervalos de tempo at 26.3ms. Se ao fim de 26.3ms no surgir uma interrupo de
passagem por zero da rede, o timer T1 fica em overflow e provoca uma interrupo:
passagem_zero_rede_falhada(). Esta interrupo sinaliza o erro atravs da flag
G_flag_erro_zero_rede e da varivel G_erro_zero_rede.
Devido filtragem que realizada no circuito que detecta a passagem por zero da rede, a
interrupo gerada com um determinado atraso em relao verdadeira passagem por zero.
A filtragem necessria para evitar falsas deteces de passagem por zero.
77
t empo
Fase R da t enso da r ede
Trede
p
a
s
s
a
g
e
m
_
z
e
r
o
_
r
e
d
e
(
) at r aso
Figura 4.22 - Atraso nas interrupes da deteco de passagem por zero da
tenso da rede provocadas pela filtragem.
A compensao deste atraso feita atravs da calibrao do controlo da fase das correntes de
sada do inversor. EX: para um esfasamento nulo, o tempo t
fase
(Figura 4.23) vale t
cal
.
O controlo da fase conseguido atravs do temporizador T3 que impe o tempo que decorre
desde o surgimento da interrupo de passagem por zero da rede at passagem por zero do
inversor. A passagem por zero do inversor num determinado instante significa que a
passagem do ultimo estado (174) para o primeiro se d nesse instante.
F
a
s
e

R

d
a

t
e
n
s
o

d
a
r
e
d
e
passagem_zer o_r ede( )
F
a
s
e

R

d
a

c
o
r
r
e
n
t
e

d
o
i
n
v
e
r
s
o
r
acert a_f ase_pwm() acert a_f ase_pwm()
t
f ase
t
f ase
T3 T3
est ado 174
est ado 1
est ado 174
est ado 1
t
cal
Figura 4.23 - Controlo do esfasamento entre a tenso da rede e a corrente
gerada pelo inversor.
Durante a interrupo passagem_zero_rede() o timer T3 carregado com o valor t
fase
(Figura
4.23) e posto em contagem decrescente. Quando T3 atingir o valor zero, surge uma
interrupo (acerta_fase_pwm()) que responsvel por garantir que a passagem por zero do
inversor se d neste instante.
78
O valor t
fase
calculado pela rotina calcula_tempo_fase() e guardado na varivel G_pwm_fase
conforme exposto na Seco 1.5.5.1.
Como o perodo da rede pode sofrer ligeiras oscilaes (Trede), o valor t
fase
tem de ser
ajustado para o valor actual de Trede. Note-se que G_pwm_fase calculado para um perodo
de rede de 20ms. Este ajuste realizado pela rotina calcula_tempo_fase_atribui_T3(), que
coloca o resultado do ajuste directamente no timer T3.
O timer T3 posto em contagem decrescente pela interrupo passagem_zero_rede() atravs
do bit de controlo T3R (T3R=1) e parado pela interrupo acerta_fase_pwm() fazendo
T3R=0.
Desta forma, quando a interrupo passagem_zero_rede surgir, o bit T3R deve valer zero,
significando que a interrupo acerta_fase_pwm() j foi atendida. Se tal no acontecer,
significa que houve duas deteces de passagem por zero da tenso da rede consecutivas, sem
que a interrupo acerta_fase_pwm() fosse atendida. Normalmente isto significa que o valor
de t
fase
maior que o perodo da rede.
Se tal acontecer, significa que existem problemas na sincronizao. O facto sinalizado
atravs da flag G_flag_erro_pwm_fase, e a varivel que indica o nmero de erros ocorridos
incrementada: G_erro_pwm_fase.
Como bvio a sincronizao s efectuada se no houver erros devido ao perodo da rede
estar fora de limites ou devido ao valor t
fase
. melhor no sincronizar o PWM do que
sincroniz-lo com base em valores errados. A deciso de parar o sistema em caso de erro
(sinalizado atravs das flags G_flag_erro_zero_rede e/ou G_flag_erro_pwm_fase) tomada
por outras rotinas que esto numa posio hierarquicamente superior na estrutura do
controlador.
O fluxograma da interrupo passagem_zero_rede() indicado na Figura 4.24.
79
G_periodo = T1
T1=0
passagem_zero_rede
si m
no
calcula_correcao_periodo
G_peri odo > MI NI MO
e
G_peri odo < MAXI MO
si m
no
G_flag_erro_rede = 1
i ncr ement a G_erro_zero_rede
T3R = 1
Ver i f i ca se o per odo
medi do es t dent r o
dos l i mi t es
obt em o val or do cont ador
e pr epar a- o par a a pr xi ma
medi da
Obt em o v al or que nec es s r i o s omar
dur ao de cada est ado de f or ma a aj ust ar o
per odo do PWM ao per odo r eal da r ede
interrupo externa
CC0I NT
P2.0
Ve r i f i c a s e o t i me r T 3 j e s t
par ado.
Se n o e s t i v e r , s i g n i f i c a q u e a
i nt er r upo que si ncr oni za o PWM
( acer t a_f ase_pwm( )) ai nda no f oi
execut ada.
G_flag_erro_pwm_fase = 1
i ncr ement a G_erro_zero_pwm_fase
calcula_tempo_fase_atribui_T3
Col oca no t i mer T3 o val or necessr i o
p a r a a f a s e p r e t e n d i d a . O v a l o r
aj ust ado em f uno do per odo r eal da
r ede.
T3R=1
Col oca o t i mer T3 a f unci onar
Qu a n d o o t i me r T 3 c h e g a r a z e r o , p r o v o c a a
i nt er r upo acer t a_f ase_pwm( ) que obr i ga o PWM a
passar por zer o nesse i nst ant e.
FI M
passagem_zero_rede
Figura 4.24 - Fluxograma da interrupo passagem_zero_rede().
1.5.5.1 Rotina muda_fase_pwm(fase)
Esta rotina utilizada para calcular o intervalo de tempo entre o surgimento da interrupo de
passagem por zero (passagem_zero_rede()) e a passagem por zero do PWM
(acerta_fase_pwm()). Quando a rotina passagem_zero_rede() chamada, carrega o timer T3
com um determinado valor correspondente fase pretendida. Quando o timer T3 chega a zero,
chama a rotina acerta_fase_pwm() que se encarrega de garantir que o PWM passa por zero
nesse instante.
O intervalo de tempo controlado pelo timer T3 com uma resoluo de 400ns.
80
T3 = 50000
90 180 270 360 0
T3 = 12500
T3 = 25000
T3 = 37500
T3 139
Figura 4.25 - Correspondncia entre o valor de T3 e a fase.

O valor de T3 correspondente a 360 dado por:
T3
360

20
400
50000
ms
ns
(4.19)
O valor de T3 correspondente a dado por:
T3
360
50000 139 (4.20)
Este valor tem de ser compensado devido ao atraso que o filtro introduz na interrupo. O
valor que provoca um esfasamento nulo (t
cal
) tem de ser determinado experimentalmente.
Naturalmente, o atraso do filtro dado por atraso = 50000- t
cal
.
at r aso
T3 t
cal
T3 1 3 9 - at r aso
2
T3 t + 1 3 9
1
cal
2
T3 1 3 9
2
at r aso
T3 1 3 9
1
T3 5 0 0 0 0
Figura 4.26 - Compensao devido ao atraso provocado pelo filtro no circuito
de deteco de passagem por zero da rede.
Desta forma, o valor real de T3 a que corresponde uma determinada fase dado por:
aux
aux atraso
aux t
se aux atraso
se aux atraso
cal
=
T3
139
<
'
(4.21)
81
A rotina recebe como parmetro a fase pretendida (-360..360) e coloca o tempo
correspondente na varivel G_pwm_fase . O fluxograma da funo ilustrado na Figura 4.27.
Naturalmente, a funo s chamada quando se pretende mudar o esfasamento.
muda_fase( fase )
fase < 0
Funo par a mudar o esf asament o ent r e a
cor r ent e de sa da do i nver sor e a t enso
da r ede
f ase = -360 . . 360 ; i nt ei ro
si m
fase = fase + 360
aux = fase * 139
139 = 20ms / 400ns / 360
aux > atraso si m
G_pwm_fase = aux + tcal
no
G_pwm_fase = aux - atraso
FI M
muda_fase( fase )
Os val or es ' at r aso' e ' t cal ' so det er mi nados
exper i ment al ment e.
t cal + at r aso = 50000
O r esul t ado guar dado na var i vel gl obal
G_pwm_at r aso
Figura 4.27 - Fluxograma da rotina muda_fase_pwm(fase).
1.5.5.2 Rotina calcula_tempo_fase_atribui_T3()
O tempo correspondente a uma determinada fase (obtido pela rotina muda_fase_pwm(fase) e
guardado em G_pwm_fase) calculado para um perodo de 20ms. Embora o perodo real da
rede no se afaste muito deste valor, o desvio suficiente para variar a fase correspondente ao
valor de tempo guardado em G_pwm_fase .
A rotina calcula_tempo_fase_atribui_T3() chamada pela rotina passagem_zero_rede() a
cada perodo da rede elctrica e tem como objectivo ajustar o valor de G_pwm_fase
(correspondente a uma dada fase) em funo do perodo real da rede indicado em G_periodo
(medido a cada perodo da rede).
A seguir deduz-se a relao entre G_pwm_fase e o valor correcto n, em funo do perodo real
da rede G_periodo :
G pwm fase
ms
ns
ns
G periodo ns
ns
_ _
_

20
400
400
400
400
360
360
360
o
o o
n
T
REAL
82
n =
G pwm fase G periodo _ _ _
50000
(4.22)
Para evitar a diviso por 50000 ou a multiplicao real por 2E
- 5
utilizado o estratagema
indicado no Anexo B.
n =
G pwm fase G periodo
G pwm fase G periodo
_ _ _
_ _ _
1
]
1
1
]
1
50000
2
42951
2
2
16
16
(4.23)
A rotina escrita em assembly e o valor n guardado directamente no timer T3.
1.5.5.3 Rotina acerta_fase_pwm()
Esta rotina responsvel por manter a passagem por zero da corrente de sada do inversor
(passagem do ultimo estado do inversor (174) para o primeiro) no instante em que chamada.
Deste modo no ser um exagero afirmar que esta rotina o corao do sistema de
sincronizao com a rede.
A sincronizao feita de dois modos distintos:
Sincronizao suave;
Sincronizao abrupta.
A escolha entre os dois tipos de sincronizao feita com base no nvel de dessincronizao
entre a passagem por zero das correntes de sada do inversor (PWM) e a passagem por zero
pretendida (instante em que a rotina acerta_fase_pwm() chamada).
Sempre que a dessincronizao superior a um determinado intervalo de tempo, realizada
uma sincronizao abrupta. Naturalmente no caso contrrio realizada uma sincronizao
suave.
A quantificao do nvel de dessincronizao feita com base nos estados do inversor. Na
Figura 4.28 ilustrado o princpio da quantificao.
83
174 173 172 3 2 1 6 5 4 171 170 169
PWM adi ant ado
requer si ncroni zao suave
174 173 172 3 2 1 6 5 4 171 170 169
PWM adi ant ado
requer si ncroni zao abrupt a
174 173 172 3 2 1 6 5 4 171 170 169
PWM at r asado
requer si ncroni zao suave
174 173 172 3 2 1 6 5 4 171 170 169
PWM at r asado
requer si ncroni zao abrupt a
174 173 172 3 2 1 6 5 4 171 170 169
chamada de
acer t a_f ase_pwm( )
PWM si ncr ono
1 2 173 174 1 2 173 174
f ase R da corrent e de sa da do i nversor
n do est ado do i nversor
88 89 86 87 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Figura 4.28 - Quantificao do nvel de dessincronizao do PWM.
Desta forma, sempre que a dessincronizao do PWM excede 3 estados realizada uma
sincronizao abrupta. Os 3 estados correspondem a um intervalo de tempo de
aproximadamente 200s (angulo de 3.5).
Uma sincronizao suave feita atravs de uma ligeira modificao do perodo do PWM. Esta
modificao do perodo, permite que o ponto de passagem por zero do PWM, deslize face ao
ponto de passagem por zero da rede. Se o PWM estiver adiantado, o seu perodo deve ser
aumentado de modo a que a sua passagem por zero deslize em direco ao instante em que a
rotina acerta_fase_pwm() chamada. Naturalmente, se o PWM estiver atrasado necessrio
diminuir ligeiramente o seu perodo.
A modificao do perodo do PWM no pode ser muito grande sobe pena de levar
instabilidade no controlo. Se o nvel de dessincronizao for muito elevado (maior que 3
estados) o tempo de sincronizao ser grande. Desta forma necessrio ter um mtodo de
sincronizao mais rpido: a sincronizao abrupta.
Uma sincronizao abrupta consiste em obrigar a que o prximo estado do inversor seja o
primeiro, independentemente do seu estado actual.
Para a rotina acerta_fase_pwm() decidir como deve sincronizar o PWM, tem de identificar o
estado em que o PWM se encontra. Os 174 estados so agrupados em trs grupos:
PWM adiantado (estados 72,173 e 174);
PWM atrasado (estados 1, 2 e 3);
PWM dessincronizado (estados 4 a 171);
84
Os trs grupos so identificados por dois bits que so agregados ao estado das gates do estado
do inversor. Desta forma, a tabela de gates alem de conter a informao sobre os IGBTs que
esto a conduzir, tambm identifica qual o grupo a que o estado actual pertence. Deve ser
notado que esta informao s tem validade quando a rotina acerta_fase_pwm() chamada,
uma vez que as noes de adiantado, atrasado e dessincronizado s fazem sentido nessa
altura.
Os dois bits que identificam os trs grupos so transferidos juntamente com os seis bits que
controlam os IGBTs para a porta P7 do C167. Como bvio, estas portas no podem ser
utilizadas como entradas/sadas para outra funo.
Desta forma a rotina acerta_fase_pwm() apenas precisa de ler os bits n6 e 7 da porta P7 para
identificar a que grupo pertence o estado actual.
0 1 0 0 1 0 1 0 1
0 0 1 0 1 0 1 0 2
0 1 0 0 1 0 1 0 3
g1H g2H g3H g1L g2L g3L gr upo
t abel a de gates
est ado
0 0 1 0 0 1 0 1 172
0 0 1 0 1 0 0 1 173
0 0 1 0 0 1 0 1 174
0 0 0 1 0 0 0 4 1
1 0 0 1 0 0 0 5 0
0 1 0 1 0 0 0 6 0
0 1 1 0 0 0 0 171 0
0 1 0 0 1 0 0 170 0
0 1 0 1 0 0 0 169 0
bi t 1 0 2 4 3 5 7 6
g1H g2H g3H g1L g2L g3L gr upo
Port a P7
P7. 0 P7. 1 P7. 2 P7. 3 P7. 4 P7. 5 P7. 6 P7. 7
a
d
i
a
n
t
a
d
o
a
t
r
a
s
a
d
o
d
e
s
s
i
n
c
r
o
n
i
z
a
d
o
Figura 4.29 - Identificao do grupo do estado actual do PWM.
A variao do perodo do PWM para a sincronizao feita de modo semelhante ao ajuste do
perodo do PWM ao perodo da rede elctrica (seco 1.5.4.1). Ou seja, atravs da
soma/subtraco de um tempo durao de cada estado.
Desta forma a varivel que indica o tempo total de correco do perodo do PWM
(CORRIGE_TEMPO, seco 1.5.2) composta por duas componentes:
Ajuste do perodo do PWM ao perodo da rede elctrica
(n_correcao_periodo);
Ajuste do perodo do PWM para sincronizao suave (n_sincr_periodo).
A componente n_sincr_periodo limitada a t 2 para que o sistema no se torne instvel.
Com 174 estados e uma resoluo no contador de 200ns, isto significa uma variao no
perodo de t 174 2 200 69 6 ns ys . .
O valor t 2 foi determinado experimentalmente. Com a varivel n_sincr_periodo limitada
t 2, a sincronizaes abruptas so quase inexistentes, surgindo apenas quando existem
variaes bruscas da frequncia, o que naturalmente, raramente acontece na rede elctrica.
85
O fluxograma da rotina acerta_fase_pwm() ilustrado na Figura 4.30. A paragem do timer T3
necessria para evitar que a rotina fosse chamada consecutivamente por overflow do timer
T3 no caso de no haver deteces de passagem por zero da rede. O bit T3R tambm
utilizado pela rotina passagem_zero_rede() para determinar se a rotina acerta_fase_pwm() j
foi atendida.
T3R = 0
acerta_fase_pwm
grupo = 0 0 si m
col oca_PWM_ori gem
no
FI M
acerta_fase_pwm
Est dessi ncr oni zado.
Requer uma si ncr oni zao abr upt a
T 3 g e r a a i n t e r r u p o q u a n d o
decor r er o t empo pr et endi do ent r e
a pas s agem por z er o da r ede e
paasagem por zer o do PWM
T3INTerrupt
Pr a o t i mer T3
grupo = 1 0
n_sincr_periodo = 0
no
grupo = 0 1 si m
n_sincr_periodo =
n_sincr_periodo - 1
Est at r asado.
si m
n_sincr_periodo =
n_sincr_periodo + 1
Est adi ant ado.
Aument a per odo
Di mi nui per odo
n_sincr_periodo
< -2
n_sincr_periodo = -2
si m
no
n_sincr_periodo
> 2
n_sincr_periodo = 2
si m
no
CORRIGE_TEMPO = n_correcao_periodo + n_sincr_periodo
G_erro_pwm_sync_bruta =
G_erro_pwm_sync_bruta + 1
G_flag_pwm_sync_bruta = 1
no
I ncr ement a a var i vel
que i ndi c a o numer o
d e s i n c r o n i z a e s
abr upt as e si nal i za a
ocor r enci a com a f l ag.
Figura 4.30 - Fluxograma da rotina acerta_fase_pwm().
No caso do PWM estar dessincronizado, realizada uma sincronizao abrupta: a varivel
n_sincr_periodo colocada a zero e a rotina coloca_PWM_origem() chamada. A rotina
coloca_PWM_origem() consiste em colocar os apontadores actuais para as tabelas de gates e
tempos de modo a que o prximo estado seja o primeiro. Para que a mudana se faa o mais
86
rapidamente possvel, o temporizador que mede a durao dos estados (T6), colocado a zero,
de modo a gerar a interrupo neste instante.
Como bvio, uma sincronizao abrupta bastante violenta para o contedo harmnico das
correntes de sada do inversor. Felizmente este tipo de sincronizao s surge quando existem
variaes muito rpidas da frequncia da rede elctrica.
1.5.5.4 Inicializao, arranque e paragem do inversor
A inicializao das rotinas e variveis que comandam o inversor efectuada pela rotina
inicializa_inversor(), que se encarrega de preparar as portas do C, os timers, as interrupes,
etc. O timer T6 s posto em funcionamento no arranque (no existem mudanas de estado,
pelo que os seis IGBTs continuam desligados).
O arranque do inversor feito pela rotina arranca_inversor(). O arranque efectuado com o
ndice de modulao mximo, e um esfasamento nulo. O arranque feito sincronamente com
a rede da seguinte maneira:
A interrupo de passagem por zero permitida e o timer T1 que mede o
perodo da rede ligado;
Quando a interrupo surgir o timer T3 carregado com o valor correspondente
a um esfasamento nulo;
Quando o timer T3 chegar a zero, permite o funcionamento do timer T6 que
controla a durao dos estados de PWM. (Nesta altura os apontadores das
tabelas de PWM apontam para a passagem por zero de PWM)
A paragem do inversor realizada pela rotina paragem_inversor() que inibe a interrupo de
passagem por zero da rede elctrica, pra os timers T1, T3 e T6, e desliga os seis IGBTs.
preciso cuidado ao desligar o inversor devido corrente I
DC
na bobina de alisamento. Antes
de desligar o inversor necessrio ligar o IGBT de proteco.
1.5.5.5 Comando do IGBT da proteco DC
O comando do IGBT de proteco realizado por trs rotinas cuja funo bvia:
inicializa_protecao_dc();
activa_igbt_protecao();
desliga_igbt_protecao();
Deve ser notado que o IGBT de proteco tambm pode ser activado directamente pela
deteco de sobretenso e pelo sinal de erro do inversor.
87
1.6 Caractersticas do PWM
Nas anlises seguintes assumem-se as seguintes condies:
A sada do inversor est ligada a uma fonte de tenso trifsica e perfeitamente sinusoidal.
Isto quer dizer que se desprezam os efeitos do filtro AC, das impedncias da rede e dos
eventuais harmnicos da rede.
O inversor alimentado por uma fonte ideal de corrente contnua. Isto quer dizer que a
corrente de entrada perfeitamente constante.
A frequncia de comutao do inversor de 50 (6*m+3; m=7) vezes a frequncia das
correntes de referncia. Como as correntes de referncia tem 50Hz, as portadoras tem
2250Hz.
As comutaes da corrente so ideais:
As comutaes do-se em tempo nulo.
No existe sobreposio de conduo.
No existem tempos mnimos de conduo e/ou de corte. Isto quer dizer que o tempo de
conduo ou de corte de um dado interruptor pode ser to pequeno quanto o PWM o exija.
Estas assumpes so vlidas numa primeira abordagem e servem para estudar as
caractersticas do PWM se os componentes que constituem o inversor forem ideais.
1.6.1 Harmnicos da corrente de sada
As figuras 4.31 a 4.33 mostram o espectro tpico das correntes na sada do inversor.
O espectro relativo obtido atravs de:
harm n
I n
I
DB ( ) *log
( )
( )
( )

_
,
20
1
(4.24)
onde harm(n) o valor do espectro relativo do harmnico n, I(n) o harmnico nmero n e
I(1) a componente fundamental. Naturalmente o valor do espectro relativo da componente
fundamental sempre zero. Esta forma de representar logaritmicamente o espectro torna mais
simples a nalise do peso das componentes harmnicas face componente fundamental na
forma de onda analisada. A representao grfica logartmica tem a vantagem de poder
representar no mesmo grfico, valores muito diferentes entre si, sendo possvel analisar a sua
relao.
Repare-se que a relao entre os harmnicos e a componente fundamental dada por:
I n
I
harm n
( )
( )
( )
1
10
20
_
,
(4.25)
o que significa que se harm(n)=-20, o harmnico I(n) 10 vezes mais pequeno que I(1).
88
im = 1
im = 0.5
im = 0.5
Figura 4.31 - Espectro das correntes de sada do inversor para vrios ndices
de modulao.
89
im = 1
im = 0.5
im = 0.1
Figura 4.32 - Espectro relativo das correntes de sada do inversor para vrios
ndices de modulao.
90
im = 1
im = 0.5
im = 0.1
Figura 4.33 - Espectro relativo das correntes de sada do inversor para vrios
ndices de modulao (zoom das fig:.4.32 )
Analisando os grficos verifica-se que espectro apenas possui as componentes nmero: 6i - 1
e 6i +1. Isto : no possui harmnicos pares nem os mltiplos de 3.
Os 5, 9 e 11 so sempre inferiores a -50db ( 300 vezes mais pequenos que a fundamental)
91
O espectro possui componentes significativas em torno das frequncias mltiplas da
frequncia das portadoras P
1
e P
2
(f
P
) Esta frequncia corresponde ao harmnico nmero nf
P
= 6m+3 conforme a equao (4.4). No caso em nalise m=7 sendo nf
P
= 45.
Em torno de nf
P
as componentes mais significativas so as de ordem nfp 2 t e nfp 4 t .
Em torno de 2.nf
P
as componentes mais significativas so as de ordem 2. nfp 1 t , 2. nfp 5 t e
2. nfp 7 t .
Figura 4.34 - Evoluo da componente fundamental e dos harmnicos
nfp 2 t e nfp 4 t com o ndice de modulao.
Da figura 4.34 conclui-se que a componente fundamental da corrente de sada varia
linearmente com ndice de modulao (im). Os harmnicos nfp 2 + e nfp 2 so iguais, o
mesmo se passando com os harmnicos nfp 4 + e nfp 4 .
I
1
2
.I .im
saida RMS fundamental DC
(4.26)
Figura 4.35 - Evoluo dos harmnicos 2. nfp 1 t , 2. nfp 5 t e
2. nfp 7 t .com o ndice de modulao
92
Figura 4.36 - Evoluo dos harmnicos relativos (DB) do 13 at ao 49.
93
As componentes entre a fundamental e nfp - 2 so desprezveis: inferiores a -30db. ( 30
vezes mais pequenos que a fundamental)
A corrente de sada do inversor s depende do ndice de modulao. O seu esfasamento
relativamente tenso de carga s influencia a tenso entrada como se ver na prxima
seco.
1.6.2 Tenso entrada
g1L
I
DC
g2L g1L
g1L g2L g1L
V
R
V
S
V
T
I
Rs
I
Ss
I
Ts
V
DC
Tenso de carga:
V Vc .sin(2 . t
V Vc .sin(2 . t
V Vc .sin(2 . t
R pico r
S pico .r
1
3
T pico .r
2
3

1
3
1
3
1
3
2
2

. )
. )
. )
f
f
f
Tenso entrada:
V
dc
Figura 4.39 - Esquema utilizado para analisar a tenso entrada do inversor
A partir daqui, V
dc
(t) representa a forma de onda da tenso entrada do inversor e V
DC
o seu
valor mdio .
As figuras seguintes mostram a forma de onda da tenso V
dc
(t) para vrios im e vrios
esfasamentos () entre a corrente de sada e a tenso de carga. (O esfasamento dado tomando
como referncia a fase R da tenso de carga: Vr).
Para melhor visualizao dos impulsos de Vdc(t) nos grficos, optou-se por fazer a frequncia
das portadoras igual a 21 vezes a frequncia de referncia (m=3 na eq.4.4).
A tenso V
dc
(t) dada pela seguinte expresso em funo do comando dos interruptores e da
tenso de carga:
( ) ( ) ( ) V t g h g l V g h g l V g h g l V
dc R S T
( ) . . . + + 1 1 2 2 3 3 (4.27)
94
Figura 4.40 - Forma de onda da tenso Vdc em funo da tenso da rede e
das correntes do inversor
95
Figura 4.41 - Comparao da tenso gerada entrada do inversor para vrios
ndices de modulao e esfasamentos.
Pelas figuras anteriores, verifica-se que V
dc
(t) se repete a cada 1/6 de perodo das tenses de
carga.
O espectro de V
dc
(t) mostrado nas figuras seguintes. Apenas possui componentes de ordem
par 6i. As componentes mais significativas encontram-se em torno da frequncia das
portadoras em nfp 3 t , 2. nfp 6 t e 2. nfp. O espectro analisado com frequncia das
portadoras (P
1
e P
2
) correcta (m=7 na eq.4.4).
Como bvio, o espectro relativo de V
dc
(t) est referido componente contnua do sinal.
96
im=1
DB
im=0.5
DB
im=0.1
DB
Figura 4.42 - Espectro e espectro relativo da tenso entrada do inversor para
fase=0
o
e vrios ndices de modulao.
As prximas figuras representam a evoluo da componente contnua e dos harmnicos mais
significativos de V
dc
(t) em funo do ndice de modulao e do esfasamento entre a corrente
de sada e a tenso de carga.
Numero harmonico
0 (fundamental)
90
42=48
84=96
Figura 4.43 - Evoluo da componente contnua e dos principais harmnicos
da tenso entrada do inversor em funo do ndice de modulao para um
esfasamento nulo.
97
Fase
im=0.75
im=1
im=0.5
im=0.25
Figura 4.44 - Evoluo da componente contnua da tenso entrada do
inversor em funo do esfasamento para vrios ndices de modulao.
Das figuras anteriores conclui-se que a componente contnua da tenso gerada entrada do
inversor dada pela seguinte equao:
V im V
V im V
V im V im V
DC s pico
DC s
DC c c

15
15 2
15 2
3
3
2
. cos( )
. cos( )
.
cos( ) cos( )

(4.28)
onde im representa o ndice de modulao, o esfasamento entre a corrente de sada e a
tenso de carga e V
s pico
, V
s
e V
c
representam respectivamente as tenses de carga: simples de
pico, simples e composta.
1.6.3 Tenses aos terminais dos interruptores
Como se v na figura seguinte, os dispositivos que formam o inversor, tem de possuir
capacidade para suportar tenses inversas. Para maior clareza optou-se por fazer a frequncia
das portadoras igual a 21 vezes a frequncia de referncia (m=3 na eq.4.4).
98
Figura 4.45 - Forma de onda da tenso aos terminais dos interruptores do
inversor.
1.7 Caractersticas do PWM implementado
A implementao do PWM no C requer que se imponham algumas limitaes ao tempo de
durao de cada estado de PWM:
A durao tem de ser um nmero inteiro da resoluo do contador:
t = n*400ns.
A durao de um estado no pode ser inferior a um determinado tempo imposto
pela rotina que muda o estado e pela velocidade de comutao dos IGBTs
(10s).
A limitao dos tempos dos estados a um nmero inteiro da resoluo do contador usado para
a contagem do tempo, leva a uma no linearidade de V
DC
em funo do im. Esta no
linearidade aumenta medida que a resoluo dos im aumenta (maior nmero de ndices de
99
modulao). Alias, esta a razo pela qual no se aumenta o nmero de im (no faz sentido
utilizar um grande nmero de im se depois a tenso obtida para o im(i) igual a tenso para o
im(i-1) e im(i+1)).
A introduo de tempos mnimos de conduo e de corte provoca um comportamento
diferente nas caractersticas do PWM. Como bvio estas diferentes s existem nos ndices
de modulao que so afectados por essa limitao inferior nos tempos.
As diferenas mais significativas provocadas pela limitao temporal inferior so a introduo
de componentes harmnicas que eram desprezveis no caso do PWM ideal e o agravamento
da no linearidade de V
DC
em funo do im.
Figura 4.46 - Evoluo dos harmnicos de corrente em funo do ndice de
modulao.
100
har: 23..49 har: 53..67
har: 71..97
Figura 4.47 - Evoluo dos harmnicos relativos de corrente em funo do
ndice de modulao.
2 Trnsito de energia activa e reactiva
Tal como o contedo harmnico injectado na rede, o consumo de energia reactiva um facto
que deve ser evitado a tudo custo. O seu trnsito na rede acarreta maiores perdas de energia,
sobredimensionamento dos dispositivos devido corrente ser mais elevada para a mesma
potncia activa, flutuaes na tenso da rede, etc.
Em certas condies, o inversor de corrente pode compensar o consumo de energia reactiva de
um sistema, atravs da produo de uma quantidade de energia reactiva igual consumida
pelo sistema.
101
Desta forma, nos sistemas onde necessrio um inversor de corrente, evita-se o uso das
tradicionais baterias de condensadores para compensar o factor de potncia,.
Deve ser notado, que mesmo que o inversor de corrente no seja requerido pelo sistema,
uma opo a ter em considerao quando se pretende um compensador dinmico do factor de
potncia. Isto particularmente interessante quando o consumo de reactiva varia fortemente
ao longo do tempo.
A possibilidade do inversor produzir energia activa e reactiva de forma independente, depende
da fonte de corrente que o alimenta.
Se a corrente que alimenta o inversor for independente do seu funcionamento (Ex: Se a fonte
de corrente for ideal, ou num caso mais realista, se for uma fonte de tenso varivel em srie
com uma bobina) as energias activa e reactiva so independentes.
Se o inversor tiver de controlar a sua corrente de entrada, a quantidade de energia reactiva que
possvel produzir, passa a estar dependente da energia activa.
Nas Seces 1.6.1 e 1.6.2 concluiu-se que:
I
1
2
.I .im
REDE DC
(4.29)
V . V .im.cos( )
DC
3
2 C
(4.30)
onde:
I
REDE
o valor eficaz da corrente injectada na rede,
V
C
o valor eficaz da tenso composta da rede,
I
DC
o valor da corrente entrada do inversor,
V
DC
o valor tenso gerada pelo inversor entrada,
imo ndice de modulao e
o esfasamento entre a corrente e a corrente e a tenso da rede.
A potncia activa entregue rede dada por:
P = V .I
= 3.I . V .im.cos( )
= .I . V .im.cos( )
DC DC
REDE C
3
2 DC C
(4.31)
e a reactiva:
Q = .I . V .im.sen( )
= P. tan( )
3
2 DC C

(4.32)
102
A potncia aparente (S) depende apenas da corrente I
DC
(a tenso da rede fixa) e do ndice
de modulao:
S
3
2 DC C
.I . V .im (4.33)
2.1 Corrente I
DC
independente do inversor
Se o inversor for alimentado por uma fonte que imponha a corrente no barramento DC (I
DC
)
independentemente da tenso gerada pelo inversor (V
DC
), o inversor consegue entregar uma
potncia reactiva independentemente da potncia activa.
I nversor
de
corrent e
I
dc
I
REDE
V
C
V
DC
P
P , Q
I nversor
de
corrent e
I
REDE
V
C
V
DC
P
P , Q
I
DC
L
Vf
DC
Figura 4.48 - Alimentao do inversor com uma corrente independente.
A determinao dos parmetros de comando do inversor muito simples:
A partir da relao entre as potncias activa (P) e reactiva (Q) determina-se o
esfasamento:

_
,
arct
Q
P
e a partir de P ou Q (um que no seja zero) determina-se o ndice de modulao:
im
Q P

3
2 DC C
3
2 DC C
.I . V .sen( ) .I . V .cos( )
.
Este conjunto uma opo para realizar a compensao do factor de potncia de forma
dinmica. Se a potncia activa for zero, a potncia reactiva consumida ou gerada (consoante
90 ou 270 ) dada por:
Q
3
2 DC C
.I . V .im (4.34)
A mxima potncia reactiva que possvel gerar ou consumir unicamente dependente da
corrente I
DC
imposta pela fonte de corrente.
Para manter a corrente I
DC
constante a fonte de corrente tem de compensar a tenso gerada
pelo inversor:
V . V .im.cos( )
DC
3
2 C
(4.35)
e como bvio, tem de fornecer a potncia activa entregue pelo inversor rede.
103
2.2 Corrente I
DC
controlada pelo inversor
Se a fonte de corrente que alimenta o inversor for constituda por uma fonte de tenso no
controlada em srie com uma bobina, a corrente I
DC
tem de ser controlada atravs da tenso
gerada pelo inversor sua entrada (V
DC
).
I nversor
de
corrent e
I
REDE
V
C
V
DC
P
P , Q
I
DC
L
Vf
DC
Figura 4.49 - Alimentao do inversor por uma fonte de tenso no
controlada.
Como a tenso V
DC
tem de controlar a corrente I
DC
, os parmetros de comando do inversor
ficam presos pela relao:
im.cos( ) =
V
. V
DC
3
2 C
(4.36)
pelo que a potncia activa fica definida:
[ ] P
3
2 DC C
.I . V . im.cos( ) (4.37)
Alias, isto bvio, porque se a fonte Vf
DC
fornecer a corrente I
DC
, a potncia activa envolvida
no sistema fica automaticamente definida:
P Vf .I
DC DC
(4.38)
Desta forma a potncia reactiva fica limitada entre o valor zero e um valor mximo (Q
MAX
)
que se determina a seguir.
A potncia reactiva maximizada quando o valor:
im.sen( )
for o maior possvel e o valor:
im.cos( )
o menor possvel de modo a maximizar sen( ) .
Isto significa que para maximizar a energia reactiva, o ndice de modulao deve ser o mais
alto possvel (1), e o esfasamento o mais prximo possvel de 90 ou 270.
Da relao (4.36) e fazendo im=1 tira-se que:
cos( ) =
V
. V
DC
3
2 C
(4.39)
104
pelo que o valor de [im.sen( ) ]vale:
im.sen( ) =
V
V
DC
C
t

_
,
1
2
3
2
(4.40)
Desta forma o valor mximo de energia reactiva produzida ou consumida vale:
Q =
V
V
MAX
3
2
DC
C
. . . I V
DC C
1
2
3
2
_
,
(4.41)
Q =
V
V
MAX
C
DC
P.
3
2
1
2
_
,
(4.42)
de onde se conclui que a potncia reactiva mxima que o inversor consegue fornecer ou
absorver, cresce com a potncia activa e com a relao V
C
/V
DC
.
2.3 Aplicao no SRED
A possibilidade do inversor de corrente poder fornecer energia reactiva rede, leva-nos a
pensar que o SRED poder funcionar com um factor de potncia unitrio, sem o recurso aos
condensadores de compensao.
Isto no possvel, porque quando a mquina est a rodar a velocidades perto da velocidade
de sincronismo, a potncia disponvel no rtor e transmitida ao inversor baixa.
Desta forma, quando a mquina rodar a velocidades perto da de sincronismo, a potncia
reactiva que o inversor pode fornecer rede, est limitada pela potncia activa fornecida pelo
rtor ao inversor, segundo a equao (4.42).
Apesar da potncia activa disponvel no rtor da mquina ser baixa a essas velocidades, o
consumo de energia reactiva pelo esttor elevada, devido s correntes de magnetizao.
Desta forma, a energia reactiva consumida pela mquina para a sua magnetizao, tem de ser
compensada por uma bateria de condensadores.
Como se pode observar nos grficos da Figura 4.50, o consumo de potncia reactiva, aumenta
com a velocidade de rotao na situao em funcionamento como gerador (>
s
), e com o
aumento da corrente no barramento DC (com a subida da potncia activa disponvel no rtor).
Este aumento originado pelas reactncias de fugas do esttor e do rtor.
105
Figura 4.50 - Consumo de potncia reactiva em funo da corrente no
barramento DC e em funo da velocidade para vrios valores de V
DC
.
Desta forma, o inversor deve fazer a compensao dinmica do excesso de reactiva que surge
com o aumento da corrente no barramento DC.
No entanto, no SRED usado neste trabalho, o inversor no consegue realizar essa
compensao dinmica porque a altas velocidades a tenso gerada pelo rtor leva a que a
relao V
C
/V
DC
diminua. Isto limita a potncia reactiva que o inversor pode fornecer, como se
verifica na equao (4.42).
Isto acontece, porque o inversor para gerar uma tenso V
DC
semelhante tenso que os
rectificadores do rtor originam, tem de manter o esfasamento nulo e o ndice de modulao
unitrio.
Existem vrias solues, de forma a que o inversor possa efectuar a compensao dinmica da
energia reactiva varivel consumida nas reactncias de fugas do esttor e do rtor:
aumento da tenso da rede do lado do inversor;
diminuio da tenso da rede no esttor da mquina;
uso de uma mquina com uma relao do nmero de espiras esttor/rtor que
baixe a tenso no rtor.
Obviamente, qualquer uma destas solues d origem a que a relao V
C
/V
DC
aumente,
aumentando assim a mxima potncia reactiva que o inversor pode fornecer para a mesma
potncia activa.
Como no caso em questo, a compensao dinmica do factor de potncia no pode ser feito
em toda a gama de funcionamento, optou-se por no a fazer de todo.
Desta forma, o inversor vai funcionar com esfasamento sempre nulo, sendo controlado apenas
com o ndice de modulao.
106
3 Descrio da montagem utilizada
Como interruptores do inversor foram utilizados semicondutores IGBT (Insulated Gate
Bipolar Transistor). Atendendo a que o projecto se trata de um prottipo os IGBTs foram
sobredimensionados, usando-se dispositivos de 1200V e 1000A.
Como a tenso aos terminais de cada interruptor atinge valores negativos, o dispositivo que
implementa o interruptor tem de possuir capacidade para bloquear a tenso inversa.
Atendendo a que os IGBTs no tem esta capacidade necessrio colocar um dodo em serie
com cada IGBT de forma a que este bloqueie a tenso e no a deixe aparecer aos terminais do
IGBT.
Os dodos em anti-paralelo com os IGBTs so incorporados nas caixas dos IGBTs disponveis
comercialmente. Isto acontece porque normalmente estes dispositivos so utilizados em
inversores de tenso e estes necessitam dos dodos em anti-paralelo para o seu funcionamento.
Naturalmente estes dodos no so necessrios para o inversor de corrente nem tem qualquer
efeito no seu funcionamento.
reset
+15V
- 8V
comando
on/off
erro
15V
Figura 4.51 - Dispositivos que implementam um interruptor: IGBT, dodo,
supressor e driver isolado.
Os supressores de tenso colocados em paralelo com cada IGBT servem para proteger estes
contra as sobretenses geradas durante as comutaes de corrente. Estas sobretenses surgem
devido s elevadas derivadas de corrente que atravessam as indutncias parasitas existentes
nos cabos e barras de ligao entre os vrios componentes do inversor.
O supressor de tenso usado (DSAS 8U da ABB) no deixa que a tenso aos seus terminais
suba acima de 800V. Se a tenso tiver tendncia para continuar a subir, a corrente que
atravessa o supressor cresce desmesuradamente at que o supressor queima por excesso de
temperatura, ficando em curto-circuito. Esta alias, uma grande vantagem do DSAS face as
tradicionais VDR que ficam em circuito aberto depois de queimarem. Desta maneira o DSAS
continua a proteger o IGBT mesmo depois de queimar ( claro que nestas condies o
inversor deixa de funcionar correctamente uma vez que interruptor protegido fica sempre
fechado).
Como curiosidade relata-se um acontecimento ocorrido durante um ensaio do inversor:
Quando um dos supressores entrou em conduo, a corrente que o atravessou foi de tal ordem
que o cabo de aproximadamente 5mm de dimetro que o ligava ao IGBT derreteu. Depois de
107
retirado, constatou-se que mesmo assim o supressor estava em curto-circuito, no tendo sido
aberto apesar da grande corrente que o atravessou.
Cada IGBT comandado por um driver que fornece isolamento entre o IGBT e a placa de
controlo. Os 6 drivers so alimentados por uma fonte de 15V independente, uma vez que o
seu consumo considervel.
Os drivers tm uma caracterstica que lhes permite monitorar a tenso Colector - Emissor
(V
CE
) dos IGBTs e retir-los de conduo se essa tenso estiver acima de um certo limite
enquanto o IGBT estiver a conduzir. Isto permite evitar que o IGBT queime por excesso de
dissipao numa situao de defeito ou excesso de corrente. claro que durante a entrada em
conduo, a tenso V
CE
demora algum tempo a descer, pelo que o driver s verifica o V
CE
a
partir de um certo tempo a contar da entrada em conduo. Quer este tempo quer o limite de
tenso a partir do qual o driver retira o IGBT de conduo so configurveis atravs de
resistncias e condensadores na placa do driver.
Os IGBTs tambm so retirados de conduo se a alimentao do driver ficar demasiado
baixa ou instvel. Isto garante que o sinal de gate que o driver fornece ao IGBT est sempre
nos nveis correctos de tenso.
O sinal de erro activado sempre que o driver retira o IGBT de servio por excesso de V
CE
ou
devido alimentao do driver, de forma a avisar o controlador do facto. A sada deste sinal
activa em baixo em open colector pelo que os sinais dos 6 drivers so ligados num nico
ponto realizando-se assim um wired OR.
O sinal de reset do driver deve ser activado sempre que o driver arranca ou a seguir a uma
ocorrncia de erro, de forma a ser possvel colocar o IGBT a conduzir por ordem do sinal de
comando on/off.
Os sinais de comando do C passam por um buffer que os inverte e lhes fornece potncia
suficiente para conduzirem o driver. Naturalmente estes buffers esto localizados na placa de
controlo.
I
R
I
S
I
T
g
PRT
R
PRT
E
PRT
g
1H
R
1H
E
1H
g
1L
R
1L
E
1L
g
2H
R
2H
E
2H
g
2L
R
2L
E
2L
g
2H
R
2H
E
2H
g
2L
R
2L
E
2L
I
DC
E
VDC
D
e
t
e
c
o
s
o
b
r
e
t
e
n
s
o
g1H
actua_proteco
reset_proteco
reset_i nversor
sobretenso
erro_i nversor
erro_proteco
yC
set
reset
E
PRT
g2H
g3H
g1L
g2L
g3L
OR
E
1H
E
2H
E
3H
E
1L
E
2L
E
3L
g
1H
g
2H
g
3H
g
1L
g
2L
g
3L
set
reset
OR
E
VDC
R
PRT
reset_proteco
actua_proteco
sobretenso
erro_i nversor
g
PRT
R
1H
R
2H
R
3H
R
1L
R
2L
R
3L
Figura 4.52 - Esquema do inversor, proteco e envolvente de comando.
Para proteger o inversor de sobretenses colocado um IGBT auxiliar e um dodo para
curto-circuitar o barramento DC em caso de sobretenso. A resistncia em serie serve para
limitar a corrente no caso de actuao da proteco, o dodo para proteger o IGBT contra as
tenses negativas que podem surgir no barramento e o supressor serve para aguentar a
tenso enquanto o IGBT de proteco no entra em conduo.
108
O driver do IGBT de proteco alimentado por uma fonte independente da fonte que
alimenta os outros 6 drivers. Isto serve para garantir que no caso da fonte dos 6 IGBTs for
abaixo, existe energia para ligar o IGBT de proteco.
No caso da fonte do driver do IGBT de proteco for abaixo, um sinal avisa o C deste facto e
o sistema deve ser parado. Obviamente a sequncia de operaes de paragem neste caso no
deve fazer uso do IGBT de proteco.
Para accionar a proteco colocado um dispositivo que detecta sobretenses no barramento.
composto por um comparador que activa o sinal de erro E
VDC
no caso da tenso subir acima
de um certo nvel. Para evitar os atrasos inerentes s interrupes do C, e atendendo a que
em caso de sobretenso no se pode perder tempo para no destruir o inversor, o sistema de
comando utiliza este sinal para ligar o IGBT de proteco directamente por hardware.
Uma das causas que leva a existir sobretenso a retirada de conduo intempestiva de um
IGBT pelo respectivo driver. Neste caso em vez de se esperar pela sobretenso que certamente
ir surgir (se que ainda no comeou a surgir) o IGBT de proteco tambm actuado
directamente por hardware assim que um dos drivers retirar o respectivo IGBT de conduo.
Naturalmente estes dois sinais tambm so ligados ao C para se tomarem as medidas
necessrias paragem do sistema.
O sinal de erro do driver do IGBT de proteco tambm est disponvel mas no tem grande
utilidade para proteco uma vez que este sinal s surge se o driver retirar o IGBT de
proteco de conduo, e isto s acontece se o IGBT j estiver a proteger o inversor. Como
obvio, nesta situao o inversor provavelmente ficara destrudo. Assim, o sinal serve apenas
para determinar se a causa de destruio foi a sada de conduo intempestiva do IGBT de
proteco.
O sinal de sobretenso enviado pelo circuito de deteco para a carta de controlo atravs de
fibra ptica.
Os IGBTs e respectivos dodos esto montados em 3 dissipadores com ventilao forada. Os
supressores tambm esto montados individualmente sobre dissipadores.
A velocidade de entrada e sada de conduo dos IGBTs controlada atravs de resistncias
colocadas na placa do driver e que ligam o andar de sada do driver gate do IGBT.
4 Concluses
As regras para um correcto funcionamento do inversor de corrente impossibilitam a adaptao
do uso de mdulos disponveis comercialmente para o comando de inversores de tenso.
O controlo da converso de corrente contnua em alternada foi desenvolvido com base no
mtodo de PWM. A adopo deste mtodo baseia-se na necessidade de reduzir o contedo
harmnico para as frequncias prximas dos 50Hz da rede, tendo em vista melhorar a sua
qualidade bem como controlar a tenso no barramento DC de alimentao do conversor
DC/AC. A importncia desta funcionalidade ser mostrada no captulo 7 desta dissertao.
109
Tal como os restantes C que possuem mdulos de PWM para inversores, o mdulo de PWM
do C167 dedicado ao comando de inversores de tenso, no sendo possvel adapt-lo ao
comando do inversor de corrente.
Como no possvel obter frmulas explcitas e de rpida execuo, o C167 comanda o
inversor de corrente atravs de valores tabelados.
O mdulo desenvolvido para o comando alm de regular a amplitude das correntes de sada,
tambm permite o controlo da fase entre as correntes e as tenses da rede.

Cap - 4 - Conversao de Corrente Continua em Alternada

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Figura 4.6 - Construo das moduladoras M

Figura 4.25 - Correspondncia entre o valor de T3 e a fase.

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