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Experimento 1:

Introduo ao VHDL
Disciplina: EN3723 Lgica Programvel.

Discentes:
Fernando Henrique Gomes Zucatelli
Fernando Soler
Turma: A/Diurno
Prof . Dr. Rodrigo Reina Muoz

Santo Andr, 21 de Outubro 2014.

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1. OBJETIVOS
Compreender os princpios de uso do software Quartus II e executar simulao do
circuito comparador e um seletor de dados de 4 canais.

2. PARTE EXPERIMENTAL
Foram projetados 2 circuitos lgicos.

2.1 Circuito Comparador


O primeiro um circuito comparador para comparar as magnitudes de dois nmeros
de dois bits (A1 A0 and B1 B0). O circuito ter trs sinais de sada: GT, LT, e EQ. GT
estar em nvel lgico alto para indicar que o valor A de dois bits maior que o valor B de
dois bits. LT estar em nvel lgico alto para indicar que o valor A menor que o valor B.
EQ estar em nvel lgico alto para indicar que o valor A igual ao valor B.
GT = A1 B1 + A0 B1B0 + A1 A0 B0
LT = A1B1 + A0 B1 B0 + A1 A0 B0

(1)

EQ = ( A1 B1 ) + ( A0 B0 )
2.2 Circuito Seletor de Dados
E o segundo foi um seletor de dados de 4 canais (multiplexador). Cuja expresso
lgica dada por
Y = ( D0 S1S0 + D1S1S0 + D2 S1S0 + D3 S1S 0 ) EN

(2)

Onde as entradas de dados so D0 a D3, e as entradas de controle so S1, S0. EN


uma entrada de habilitao (enable).

3. RESULTADOS E DISCUSSO

O cdigo a seguir o cdigo utilizado para obter a simulao da Figura 1.


Sendo que as variveis a e b variam de 0 a 3, elas foram definidas como vetores de
bits com 2 posies.

3
=====
LIBRARY IEEE;
USE IEEE.std_logic_1164.all;

ENTITY Proj_01 IS
PORT (

a : IN BIT_VECTOR (1 DOWNTO 0);


b : IN BIT_VECTOR (1 DOWNTO 0);
-- a , b so as entradas cada uma sendo
-- arranjo de dois bits
gt : OUT BIT;
lt : OUT BIT; -- cada sada de um nico bit
eq : OUT BIT);

END Proj_01;

ARCHITECTURE soluo1 OF Proj_01 IS


BEGIN
gt <= (a(1) AND NOT b(1))
OR (a(0) AND NOT b(1)AND NOT b(0))
OR (a(1) AND a(0) AND NOT b(0));

lt <= (NOT a(1) AND b(1))


OR (NOT a(0) AND b(1) AND b(0))
OR (NOT a(1) AND NOT (a(0) AND b(0)));

eq <= NOT (a(1) XOR b(1))


AND NOT (a(0)XOR b(0));
END soluo1;
=====

Figura 1 Resultados para o comparador.

O segundo circuito foi implementado pelo cdigo a seguir, gerando a simulao da


Figura 2. Nesta figura simulamos apenas o caso em que EN = 1 para termos uma sada
no nula.

====
LIBRARY IEEE;
USE IEEE.std_logic_1164.all;

ENTITY Exercicio_2 IS
PORT(

D0, D1, D2, D3

: IN BIT;

S0, S1

: IN BIT;

EN

: IN BIT;

: OUT BIT);

END Exercicio_2;

ARCHITECTURE P1 OF Exercicio_2 IS
SIGNAL sel : INTEGER;

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BEGIN
SEL <=

y <=

D0

WHEN

S0='0' AND S1='0' ELSE

WHEN

S0='0' AND S1='1' ELSE

WHEN

S0='1' AND S1='0' ELSE

WHEN

S0='1' AND S1='1';

WHEN

SEL = 0 AND EN='1'

ELSE

D1

WHEN

SEL = 1 AND EN='1'

ELSE

D2

WHEN

SEL = 2 AND EN='1'

ELSE

D3

WHEN

SEL = 3 AND EN='1'

ELSE

'0' WHEN EN='0';

END P1;
====

Figura 2 Resultados para o seletor de 4 canais.

4. CONCLUSO
Por meio da anlise e da simulao verificamos as tabelas verdade de cada um dos
circuitos lgicos projetados. O experimento, apesar de ter baixa complexidade, nos
permitiu conhecer a ferramenta Quartus II, que ser utilizada para analise, sntese e
simulao de circuitos mais elaborados.