Segunda Unidade: Lista de exerccios avaliativa

DCA0202 - CIRCUITOS DIGITAIS

2017.2

1. Trace o comportamento da sada Q de 8 bits de um registrador paralelo, com uma entrada I de 8 bits,
um load e um clear sncrono. Complete o diagrama com o comportamento esperado.

Figura 1: Circuito sequencial.

2. Projete um registrador de 4 bits com 2 entradas de controle s1 e s0, 4 entradas de dados I3, I2, I1 e
I0, e 4 sadas de dados Q3, Q2, Q1 e Q0. Quando s1s0 = 00, o registrador mantm seu valor. Quando
s1s0 = 01, o registrador carrega I3...I0. Quando s1s0 = 10, o registrador apresenta 0000. Quando
s1s0 = 11, o registrador apresenta o complemento do seu registro atual (Ex: 1010 deve se tornar 0101).
3. Um medidor porttil usado pela polcia tem como sada as medies de velocidade dos carros que passam
por ele. Todavia, quando um policial quer multar um motorista por excesso de velocidade, ele precisa
salvar a velocidade medida. Construa um sistema que implemente a capacidade de guardar os valores
medidos pelo medidor em questo. O sistema tem uma entrada S de 8 bits que representa as velocidades
detectadas, uma outra entrada B para o boto de salvar, um boto R para mostrar o valor salvo e uma
sada D de 8 bits que envia a velocidade para um display.
4. Projete um sistema com uma entrada I de 8 bits que pode ser armazenado nos registradores de 8 bits A,
B e C La, Lb e/ou Lc so 1, respectivamente. Ento se as entradas La e Lb so 1,
quando as entradas
ento os registradores A e B sero carregados com a entrada I , mas o registrador C se manter com sua
valor corrente. Por outro lado, se a entrada R = 1, ento os valores nos registradores devem se alternar
tal que, A = B , B = C e C = A. A entrada R tem prioridade sobre as entradas L. O sistema tem uma
entrada de clock tambm.

5. Trace um diagrama de tempo com os valores que aparecem nas sadas de 3 bits de um somador com
propagao do carry considerando cada os atrasos dos somadores completos quando realizada a soma de
111 com 011. Assuma que todas as entradas so inicialmente 0 por um longo perodo de tempo.

6. Assumindo que portas AND tem atraso de 2n s, portas OR tem atraso de 1 n s e portas XOR tem atraso
de 3n s, compute o mximo tempo requerido para realizar a soma de dois nmeros de 8 bits usando um
somador com propagao do carry.

7. Projete um somador com propagao do carry de 10 bits usando somadores com propagao carry de 4
bits.

8. Projete um sistema para um termmetro digital que pode compensar erros no sensoriamento da tempera-
tura na sada T do equipamento, o qual uma entrada de 8 bits para o sistema. O valor de compensao s
pode ser positivo e entra no sistema como um nmero binrio de 3 bits c, b e a (a o menos signicativo),
proveniente de uma chave do tipo DIP-Switch. O sistema deve apresentar a temperatura compensada
atravs de uma sada U de 8 bits.

9. Projete um sistema que determina se trs nmeros de 4 bits so iguais, usando comparadores de magnitude
de 4 bits e componentes adicionais, se necessrio.

10. Projete um comparador de magnitude de 4 bits com propagao de carry que tem duas sadas: maior
ou igual que () gte, e menor ou igual que () lte. Certique-se de mostrar as equaes usadas no
desenvolvimento dos comparadores de 1 bit que sero conectados para formar o de 4 bits.

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11. Use comparadores de magnitude e lgica combinacional para projetar um circuito que computa o menor
de trs nmeros de 8 bits.

12. Use comparadores de magnitude e lgica combinacional para projetar um circuito que mostra sada 1
quando uma entrada a de 8 bits apresenta valor entre 75 e 100.

13. Projete um sistema indicador da temperatura corporal humana para uma cama de hospital. O sistema
tem uma entrada de 8 bits que representa a temperatura corporal da pessoa, a qual pode variar entre 0
e 255. Se a medio de temperatura 95 ou menos, ento a sada A deve se tornar 1. Se a temperatura
est entre 96 a 204, ento a sada B deve ser 1. Se a temperatura for igual ou maior que 105, ento a
sada C deve se tornar 1. Use comparadores de magnitude de 8 bits e componentes lgicos adicionais,
caso necessrio.

14. Projete um multiplicador de 8 bits do tipo array-style.

15. Projete um circuito que compute F = (A B C) + 3 D + 12. A, B , C e D so entradas de 16 bits, e
F uma sada de 16 bits. Use multiplicadores e somadores de 16 bits no projeto. Ignore os problemas de
overow.
16. Converta os seguintes nmeros com representao binria de complemento de dois em nmeros decimais.

a) 011111111

b) 111111111

c) 100000000

d) 110000000

e) 111111110

17. Converta os seguintes nmeros decimais forma binria de complemento de dois com 8 bits.

a) 6

b) 26

c) -8

d) -30

e) -60

f ) -90

18. Crie o projeto interno de um subtrator completo.

19. Crie um componente ABS com uma entrada A de 8 bits que um nmero binrio com sinal (positivo
ou negativo) e uma sada Q de 8 bits no sinalizada, que representa o valor absoluto de A. Ento se a
entrada 00001111 (+15) ento a sada tambm 00001111 (+15), mas se a entrada 11111111 (-1),
ento a sada 00000001 (+1).

20. Projete um ALU com duas entradas de 8 bits A e B, e as entradas de controle x, y e z. A ALU deve
suportar as operaes descritas na Tabela 1. Use um somador de 8 bits e combinaes lgicas adicionais.

x y z Operao
0 0 0 S =AB
0 0 1 S =A+B
0 1 0 S =A8
0 1 1 S = A/8
1 0 0 S = A NAND B (NAND bit a bit )
1 0 1 S = A XOR B (XOR bit a bit )
1 1 0 S = Inverter A (Inverso da ordem dos bits )
1 1 1 S = NOT A (complemento bit a bit )

Tabela 1: Operaes desejadas na ALU.

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21. Projete um ALU com duas entradas de 8 bits A e B, e as entradas de controle x, y e z. A ALU deve
suportar as operaes descritas na Tabela 2. Use um somador de 8 bits e combinaes lgicas adicionais.

x y z Operao
0 0 0 S =A+B
0 0 1 S = A AND B (AND bit a bit )
0 1 0 S = A NAND B (NAND bit a bit )
0 1 1 S = A OR B (OR bit a bit )
1 0 0 S = A NOR B (NOR bit a bit )
1 0 1 S = A XOR B (XOR bit a bit )
1 1 0 S = A XNOR B (XNOR bit a bit )
1 1 1 S = NOT A (complemento bit a bit )

Tabela 2: Operaes desejadas na ALU.

22. Um professor de lgebra Booleana quer ajudar seus estudantes a entender as operaes booleanas bsicas
fornecendo aos estudantes uma calculadora capaz de executar as operaes AND, NAND, OR, NOR,
XOR, XNOR e NOT. Usando a ALU especicada na Tabela 2, construa uma simples calculadora lgica
usando chaves do tipo DIP-Switch como entrada e LEDs como sada. A calculadora lgica deve ter trs
chaves como entrada para selecionar qual operao lgica executar.

23. Projete um deslocador de 8 bits que desloque sua entrada de 2 bits para a direita (deslocamento em zeros)
quando a entrada de controle de deslocamento seja 1.

24. Projete um circuito que realize a mdia das quatro entradas de 8 bits sem bits de sinal:

a) ignorando os problema de overow.

b) usando componentes internos mais largos ou os para evitar a perda de informao pelo overow.
25. Projete um circuito cuja sada de 16 bits nove vezes sua entrada de 16 bits D, representando um nmero
binrio sem sinalizao. Ignore os problemas de overow.
26. Projete um circuito multiplexador que possa multiplicar sua entrada de 16 bits por 2, 4, 8, 16 ou 32,
especicados por 3 entradas a, b e c (abc = 000 signica no multiplicar, abc = 001 signica multiplicar
por 2, abc = 010 signica multiplicar por 4, abc = 011 signica multiplicar por 8, abc = 100 signica
multiplicar por 16 e abc = 101 signica multiplicar por 32).

27. Use reduo forada para criar um circuito que compute P = 27 Q usando apenas deslocadores e
somadores. P uma sada de 12 bits e Q uma entrada de 12 bits. Estime os transistores no circuito e
compare com uma estimao de transistores do circuito usando um multiplicador.

28. Usando o deslocador mostrado na Figura 2 quais as conguraes das entradas x, y e z so requeridas
para deslocar a entrada I por 6 posies. Demonstre.

Figura 2: Deslocador barrel de 8 bits.

29. Projete um contador decrescente de 4 bits com trs entradas de controle: count que habilita a contagem,
um clear sncrono que restaura todos os valores para 0s, e um set sncrono que leva todos os valores da
sada para 1s:

a) usando um registrador de carga paralela.

b) usando ip-ops e MUXs.

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30. Projete um contador crescente de 4 bits com a sada adicional upper. Essa sada deve ser 1 sempre que o
contador est na metade superior da contagem (8 a 15). Use um contador bsico de 4 bits como bloco.

31. Projete um contador crescente/decrescente com quatro entradas de controle: countup que habilita a
contagem crescente, countdown que habilita a contagem decrescente, um clear sncrono e um set sncrono.
Se duas ou mais entradas de controle so 1s ento o contador mantm seu valor corrente de contagem.
Use um registrador de carga paralela.

32. Projete o circuito de um decrementador de 4 bits.

33. Projete um circuito que apresente a sada 1 a cada 99 ciclos de clock :

a) Usando um contador crescente com clear sncrono como entrada e circuitos combinacionais extras.

b) Usando um contador decrescente com carga paralela, e circuitos combinacionais extras.

c) Qual o tradeo entre os dois projetos (itens a e b )?

34. Crie um divisor de clock que converta um sinal de clock de 14 MHz em um de 1 MHz. Use um contador
decrescente com carga paralela. Indique claramente o tamanho do contador e o valor da carga paralela.

35. Assumindo que um temporizador de microsegundos de 32 bits est disponvel para um controlador, e o
controlador tem frequncia de clock de 100 MHz, crie um controlador que pisque um LED conforme o
comportamento da sada L que deve ser 1 por 5 ms e ento ser 0 por 13 ms, e repetir. Use o temporizador
para gerar o comportamento desejado. No use um divisor de clock. A sada pode sofrer variao de
alguns ciclos de clock.
36. Dena os termos otimizao e tradeo .

37. Execute uma otimizao do tamanho lgico de dois nveis para F (a, b, c) = abc + abc + abc + abc usando
(a) mtodos algbricos, (b) um mapa K. Expresse as resposta na forma de soma dos produtos.

38. Execute uma otimizao do tamanho lgico de dois nveis para F (a, b, c, d) = abc + abcd + abd, usando o
mapa k.

39. Para a funo F (a, b, c) = ac + ac + ab, determine todos os implicantes primos e todos os implicantes
primos essenciais: (a) usando o mapa k, (b) usando o mtodo tabular.

40. Use a aplicao repetida da operao de expanso para minimizar heuristicamente a equao F (a, b, c) =
abc + abc + abc. (a) Tente expandir cada termo para cada varivel. (b) Ao invs disso, determine um
caminho atravs de uma operao de expanso aleatoriamente escolhida, e ento aplique 5 expanses
aleatrias.

41. Usando mtodos algbricos, reduza o nmero de entradas lgicas da seguinte equao, criando um circuito
multinvel: F (a, b, c, d, e, f, g) = abcde + abcdef g + abcdef g . Assuma que apenas portas lgicas do tipo
AND, OR e NOT sero usadas. Desenhe o circuito para a equao original e para o circuito multinvel, e
mostre claramente atraso e o nmero de entradas para cada circuito.

Referncia: Vahid, Frank. Digital Design with RTL Design, Verilog and VHDL. John Wiley & Sons, 2010.