Departamento de Engenharia Electrotécnica

Sistemas Lógicos (MiEB+MiEF)

2008/2009

Mestrado integrado em Engenharia Biomédica

Mestrado integrado em Engenharia Física
Disciplina de Sistemas Lógicos - Exame Época Recurso – 21/7/2009 – 13h00mn
Duração: 2h00mn Tolerância: 15mn Sem consulta

Importante: numere as folhas que entregar (ex. 1 de 4) e identifique-se em todas elas

Responda em folhas separadas aos vários grupos de questões
Q1 ( 1 + 1 valores )
a) Prove recorrendo a tabela de verdade se a seguinte igualdade se verifica ou não
a.b + a .c + b.c = ab + a.c .
b) Considere a função f (a, b) = a b + a b . Proponha uma implementação da função utilizando sómente
portas NOR de duas entradas (apresente a expressão e o esquema lógico).
Q2 ( 3 + 1,5 + 1,5 valores )
a) Suponha que pretende fazer um sistema de detecção de erros na transmissão de um código 2-em-5. O
código 2-em-5 possui cinco bits, dois dos quais são ‘1’s e três são ‘0’s. Os bits recebidos são
designados por A, B, C, D e E. Pretende-se implementar a função f(A,B,C,D,E), de modo a determinar
se o código recebido é válido. Apresente a tabela de verdade para a função f(A,B,C,D,E).
b) Considere a função f ( A, B, C , D) = ∑ (0,1,2,3,9,10,11) . Implemente esta função utilizando somente
multiplexers com duas entradas de controlo e a lógica discreta que considere necessária. Utilize o
menor número de multiplexers na solução que apresentar.
c) Considere a função f ( A, B, C , D) = ∑ (0,1,2,3,9,10,11) . Implemente esta função utilizando somente
descodificadores com duas entradas de controlo e a lógica discreta que considere necessária. Utilize o
menor número de descodificadores na solução que apresentar.
Q3 ( 2 + 3 + 2 valores )
Pretende-se projectar um contador síncrono, com 3 bits, que contará em módulo 5, utilizando os estados
de contagem 0, 1, 2, 3 e 4 (em decimal). As saídas coincidem com as variáveis de estado.
a) Apresente o diagrama de estados associado, a tabela de transição de estados e codificação de estados
proposta.
b) Utilizando um flip-flop tipo D para o bit mais significativo, um flip-flop tipo T para o bit seguinte e
um flip-flop tipo JK para o bit menos significativo, apresente as tabelas das entradas D2, T1, J0 e K0,
mapas de Karnaugh associados e expressões simplificadas (não é necessário apresentar o esquema
lógico).
c) Tendo em conta a resolução da alínea anterior, se o contador começar em 7 qual será a sequência do
contador até atingir um estado especificado (caso seja alcançado)?
Q4 ( 3 + 2 valores )
Pretende-se desenvolver um contador síncrono de 3 bits que permitirá contar o número de impulsos do
sinal de relógio, dispondo de duas entradas (X e Y) de controlo de modo
de funcionamento. Sempre que a entrada X esteja a ‘0’, então o estado de
contagem será congelado; caso contrário e caso a entrada Y esteja a ‘0’, o S0 S1
contador incrementa o seu estado (em módulo 8), caso contrário volta ao
estado inicial. x=1
a) Apresente um diagrama de estados para o contador descrito. S2 x=0
b) Para esta alínea, considere o diagrama de estados apresentado. x=0
Codifique os estados em código binário natural, i.e. S0=000, S1=001, ... e
x=1
apresente a tabela de transição de estados codificada resultante.
S3 S4