Departamento de Engenharia Electrotécnica

Sistemas Lógicos (MiEB+MiEF)

2009/2010

Mestrado integrado em Engenharia Biomédica

Mestrado integrado em Engenharia Física
Disciplina de Sistemas Lógicos - Exame Época Recurso – 9/7/2010 – 13h00mn
Duração: 2h00mn Tolerância: 15mn Sem consulta

Importante: numere as folhas que entregar (ex. 1 de 4) e identifique-se em todas elas

Responda em folhas separadas aos vários grupos de questões

Q1 ( 2,5 + 2 + 2 + 2,5 valores)

a) Considere a função f (a, b, c, d ) = b.c.d + a.d + b.c . Apresente a sua representação nas duas formas
canónicas e a sua implementação recorrendo a descodificador(es) e lógica adicional considerada
necessária.
b) Apresente a tabela de verdade para um bloco que recebe as variáveis A, B, C e D e forneça a saída Z
igual a um sempre que o número codificado em binário natural através de ABCD seja múltiplo de 3.
c) Considere a função f ( A, B, C , D) = ∑ (0,2,6,7,10,14) + d (4,5,12) . Obtenha a expressão simplificada
da função f através de mapas de Karnaugh.
d) Considere a função f ( A, B, C , D) = ∑ (4,5,8,9,10,11,12,13) . Apresente uma implementação
recorrendo a um multiplexer de 2 variáveis de controlo e lógica adicional considerada necessária.

Q2 ( 2 + 3 + 1,5 valores )
Pretende-se projectar um contador síncrono, com 3 bits, que contará em módulo 6, utilizando os estados
de contagem 1, 2, 4, 5, 6 e 7 (em decimal). As saídas coincidem com as variáveis de estado.
a) Apresente o diagrama de estados associado, a tabela de transição de estados e codificação de estados
proposta.
b) Utilizando flip-flops tipo D para os bits menos significativos e um flip-flop tipo JK para o bit mais
significativo, apresente as tabelas das entradas D0, D1, J2 e K2, mapas de Karnaugh associados e
expressões simplificadas (não é necessário apresentar o esquema lógico).
c) Tendo em conta a resolução da alínea anterior, se o contador começar com todas as variáveis de estado
a zero, qual será a sequência do contador até atingir um estado especificado (caso seja alcançado)?

Q3 ( 2,5 + 2 valores )
a) Pretende-se desenvolver um sistema para detectar a sequência 11010. A saída Z deve tomar o valor 1
sempre que a sequência seja detectada. Apresente um diagrama de estados para o detector de sequência.

b) Para esta alínea, considere o diagrama de estados apresentado. Codifique Y=1 Y=1
os estados em código binário natural, i.e. A=000, B=001, ... e apresente a S0 S1
tabela de transição de estados codificada resultante.
Y=0 Y=0
Y=1

S2 S3
Y=0

Y=0 Y=1
S4