Escalamento e Limites dos Dispositivos MOS

Jacobus W. Swart e Marcelo A. Pavanello CCS e FEEC - UNICAMP 1. Introduo Desde o advento dos circuitos integrados (CIs), no incio da dcada de 60, uma contnua reduo das dimenses tem sido observada. De modo geral, observa-se uma reduo pela metade a cada seis anos. Simultaneamente, uma duplicao do tamanho das pastilhas (rea do chip) ocorre a cada oito anos. Em adio a estes dois fatos, melhoramentos em leiautes e novas estruturas fsicas resultaram em uma evoluo quanto eficincia de empacotamento[1,2]. A combinao destas trs evolues, mencionadas acima, resultou em um incremento muito intenso do nmero de componentes por pastilha. Este incremento corresponde a aproximadamente 2 vezes/ano at o ano 1972/1973 e 4 vezes/3 anos a partir desta data. A figura 1 ilustra a grande evoluo tecnolgica evidenciada na fabricao de CIs.

Figura 1 Evoluo do nmero de dispositivos por pastilha com o passar dos anos. Esta rpida evoluo na tecnologia dos CIs foi, e continua sendo, motivada por fatores econmicos e de desempenho eltrico. Como principais fatores temos: i) Considerando, inicialmente, uma mesma funo, temos devido apenas reduo das dimenses: a) Maior densidade, e portanto, maior nmero de pastilhas por lminas. Como numa rea de pastilha menor devemos ter um nmero menor de defeitos, o rendimento de fabricao dever ser maior; b) O circuito dever ser mais veloz; c) O circuito consumir menor potncia. ii) Por outro lado, considerando pastilhas com maior nmero de componentes, um mesmo sistema eletrnico pode ser fabricado com menor nmero de pastilhas. Isto resulta em um menor custo de montagem do sistema, menor volume e tambm maior confiabilidade, devido reduo no nmero de conexes entre as diversas pastilhas [3]. As evolues mencionadas foram possveis, e tm sido acompanhadas, pelo surgimento de teorias de escalamento e por pesquisas dos fenmenos limitantes em dispositivos de menores dimenses. A seguir apresentamos algumas das teorias de escalamento reportadas, analisamos vrias

limitaes em transistores de pequenas dimenses e discutimos os limites de escalamento dos dispositivos MOS. 2. Leis de Escalamento As leis de escalamento podem ser utilizadas como guia para o projeto de novas geraes tecnolgicas, a partir de uma gerao testada e em uso. Adicionalmente, estas leis permitem prever o desempenho destas novas geraes e fazer uma anlise dos limites do escalamento. Apresentamos em seguida algumas das leis de escalamento reportadas. 2.1 Escalamento por Campo Eltrico constate Esta lei foi proposta em 1974 por Dennard et al. [4]. Segundo esta lei, reduz-se todas as dimenses e polarizaes com um fator de escala k e aumenta-se as concentraes de dopantes com o mesmo fator ke, conforme mostrado na Tabela 1: Tabela 1 Regra de escalamento por campo eltrico constante Parmetro Fator de Escala (ke>1) Dimenses L, W, tox e x j 1/ke Concentrao de dopantes ke Polarizao 1/ ke O fato do campo eltrico no ser alterado pelo escalamento evita variaes em efeitos que dependam do campo eltrico. Desta forma, os dispositivos devem conservar caractersticas eltricas similares. Uma anlise do impacto do escalamento no desempenho dos dispositivos pode ser feita a partir de modelos bsicos para a corrente eltrica que flui entre fonte e dreno (IDS), substituindo-se nestas equaes bsicas as constantes definidas na Tabela 1: a) em triodo:
' I V VGS ' VT DS VDS ' DS (1) ke 2

I DS
b) em saturao:

'

ox W ' = t ox L'

I DS =
'

ox W ' ' VGS VT ' 2t ox L

I DS (2) ke

Desta forma, a corrente eltrica tambm escalada por um fator 1/ke. Para o caso da impedncia de sada, R on =
'

VDS I DS
'

'

VDS = I DS

ke ke

(3), observa-se que a mesma no

escalada, mantendo-se constante. A potncia dissipada, P = VDS I DS =

' ' '

VDS I DS P = 2 (4), sofre um escalamento com 1/ke2. ke ke ke

Por outro lado, a potncia por unidade de rea no sofre escalamento:

P ke P P' = = (5) ' A A A ke

Como as dimenses verticais so escaladas com o mesmo fator de escala que as dimenses horizontais, as capacitncias so escaladas tambm por um fator 1/ke:

A 2 A' C C = ' = k = (6) d k d k

'

A velocidade de chaveamento torna-se maior com o escalamento, como indica a expresso aproximada para o tempo de atraso (t a), o qual tambm escalado com 1/k e:

ta

'

C'V ' = ' = I

C V k k = t a (7) I k k
3

A figura de mrito, produto potncia versus tempo de atraso, sofre um escalamento (1/k e) , como mostra a equao (8):

P ' .t a =
'

P t a P.t a . = 3 (8) k2 k k

Assim, o desempenho eltrico do dispositivo escalado melhorado, enquanto que a potncia por unidade de rea permanece inalterada, evitando problemas com a temperatura. A figura 2 ilustra esquematicamente o princpio de escalamento, neste caso promovendo uma reduo ke=2, observandose que as curvas caractersticas permanecem idnticas e escaladas:

Figura 2 Representao esquemtica do princpio do escalamento. Entretanto, o escalamento terico descrito, sofre as seguintes ressalvas: 1) A mobilidade () foi considerada constante com o escalamento. Sabe-se, no entanto, que o incremento do nvel de dopagem do substrato requerido pelo escalamento causa uma reduo na mobilidade [5] e, por conseqncia, na corrente I DS;

2) As larguras das regies de depleo (wD) no so escaladas como previsto para as demais dimenses. Esta discordncia deve-se no escalabilidade do potencial de barreira das junes (V Bi) , o qual na verdade eleva-se com o aumento da dopagem:

VBi =

kT N A N D ln q ni2

(9)
V >>

A equao (10) indica o escalamento de wD, o qual ocorre idealmente apenas se VBi:

wD =
'

2 Si V w VBi + D (10) qk e N ke ke

Pode-se, no entanto, contornar o problema aumentando N por um fator maior que ke, ou ainda, reduzindo-se a temperatura de operao para, por exemplo, a temperatura de nitrognio lquido (77K), com o intuito de reduzir VBi. Entretanto, esta ltima soluo muito radical, pois incrementa significativamente a complexidade de montagem dos equipamentos. 3) A diferena de funo trabalho entre metal de porta e semicondutor (ms) e o potencial de Fermi (F) no so escalados, resultando em um escalamento no ideal para a tenso de limiar (V T):

t ox VT = ms + 2 F +
'

ke V Q ox + 2 Si qk e N 2 F BS (11) ox ke

Este problema pode tambm ser contornado escalando-se N e/ou tox com um fator diferente de ke. 4) A corrente na regio de sublimiar no pode ser escalada. Desta forma, o inverso da inclinao da curva de corrente, comumente chamado de inclinao de sublimiar (S), tambm no escalado, como indicado na equao (12). Assim, a reduo de VT implicaria numa elevao da corrente de corte (Io) indesejvel. A figura 3 mostra esquematicamente a regio de obteno da inclinao de sublimiar. Nesta figura, a curva tracejada indica a elevao de Io provocada pelo escalamento de VT. Como o valor de Io determina a freqncia mnima para a restaurao de informaes (refresh time) em CIs dinmicos e a potncia DC em CIs estticos, elevaes neste valor so evitadas. Desta forma, escalar VT como proposto inicialmente, representa uma sria dificuldade. A soluo seria evit-la enquanto possvel, ou assumir compromissos. Uma possvel soluo para o problema tambm a reduo da temperatura.

S=

C + C it VGS kT = ln (10 )1 + D C ox log(I DS ) q

(12)

log(IDS)

tg=1/S

Io VT VT VGS

Figura 3 Comportamento da corrente de sublimiar de um transistor MOS.

2.2 Escalamento por Tenso Constante e por Tenso Quase Constante Estas duas leis foram apresentadas por Chatteryee et al. em 1980 [6]. Nestas leis, as dimenses horizontais e as dopagens so escaladas de forma idntica lei de escalamento com campo eltrico constante (EC). Na lei por tenso constante (VC), as polarizaes no so escaladas e na lei por tenso quase constante (VQC), as polarizaes so escaladas por

1 ke

, ou seja, por um fator intermedirio

entre os casos EC e VC. Com o intuito de no degradar a confiabilidade dos dispositivos por ruptura do xido de porta, optou-se por escalar a espessura desta por um fator menor no caso VC, de modo que este campo eltrico seja o mesmo nas leis VC e VQC. Na tabela 2 apresentam-se os fatores de escalamento de acordo com o proposto por estas duas leis. Tabela 2 Leis de escalamento por tenso constante e por tenso quase constante Fator de Escala Parmetro Tenso constante Tenso quase constante Dimenses W, L, x j 1 1

ke

ke ke

tox Concentrao de dopantes,N Polarizao

1 ke
ke 1

ke

1 ke

Estas duas leis tiveram as seguintes motivaes para o seu surgimento: a) A no escalabilidade da tenso de limiar e da corrente de sublimiar; b) A dificuldade em escalar variaes nos parmetros de processo na mesma proporo do escalamento dos valores dos mesmos parmetros; c) A necessidade de padronizao dos valores de polarizao dos CIs; d) Manuteno das margens de rudo apropriadas nos sinais lgicos; e) Manuteno da compatibilidade com outras famlias de CIs, tais como a TTL. Os parmetros de desempenho dos dispositivos, escalados segundo estas duas leis, esto comparados ao dos dispositivos escalados segundo a lei por campo eltrico constante na Tabela 3.

Tabela 3 Comparao do desempenho dos dispositivos escalados segundo as leis EC, VC e VQC. Parmetro Lei de Escalamento EC VC VQC IDS 1 1 k

ke ke ke

C ta (CV/I) P P . ta P/A

1 1 1

ke 2 1 2 ke
2

1 1

ke
3 2

ke 1

ke 1 ke
1

ke 1 ke ke
5 3

ke 1
2

ke ke
3

Nota-se que dispositivos escalados segundo a lei VQC apresentam desempenho intermedirio ao dos casos de escalamento segundo EC e VC. As leis VC e VQC resultam em CIs mais rpidos que no caso da lei EC, porm o consumo de potncia, e de potncia por unidade de rea aumentam. Conseqentemente, o escalamento por VC e VQC no podero ser aplicados com fatores muito elevados. 2.3 Guia generalizada para miniaturizao Este guia foi proposto por Brews et al. em 1980 [7]. Baseados em dados experimentais e de simulao bidimensional de dispositivos, os autores encontraram uma relao emprica (equao 13) entre Lmin e as espessuras do xido de porta (tox), da profundidade de juno (xj) e das larguras de depleo das junes de fonte e dreno (ws e wd, respectivamente). Lmin definido como o comprimento de canal para o qual o efeito de canal curto menor que 10%, sendo que a ocorrncia de efeito de canal curto caracterizada pela variao da corrente de sublimiar com 1/L e com V DD.

L min = A x j t ox (w s + w d )

(13)

onde A uma constante emprica. Desta forma, desejando-se um processo adequado para um dado Lmin, os parmetros xj, tox, N e VDD so ajustados de forma a satisfazer a equao (13). 2.4 Teoria generalizada para escalamento Com base nas consideraes apresentadas nas leis VC e VQC e na otimizao das caractersticas do transistor, Baccarani et al. [8] propuseram uma teoria generalizada para escalamento. De acordo com esta teoria, todas as dimenses so escaladas por um fator 1/kd e as polarizaes so escaladas por um fator independente 1/kV. A concentrao de dopantes por sua vez 2 aumentada pela relao kd /kv. A tabela 4 resume esta lei de escalamento. Tabela 4 Resumo da teoria generalizada para escalamento Parmetro Fator de Escala Dimenses W, L, tox e x j 1

kd

Polarizao Concentrao de dopantes, N

1 kd

kv kv

Nota-se que no caso em que kd=kv esta lei coincide com a lei de campo eltrico constante. Assim, a lei generalizada engloba a lei EC, mas no as leis VC e VQC. As distribuies de potencial eltrico, campo eltrico e das concentraes de eltrons e lacunas resultantes do escalamento apresentam intensidades escaladas, mas mantm-se idnticas. Por exemplo, o campo eltrico escalado com k d/kv. Como conseqncia, os efeitos dependentes das formas de distribuio do campo eltrico e do potencial eltrico continuam inalterados. Como exemples destes efeitos temos o efeito de canal curto/DIBL (Drain Induced Barrier Lowering) e perfurao MOS (Punchthrough). Pode-se concluir, a partir desta anlise, que os dispositivos escalados segundo as leis VC e VQC apresentam alteraes nas distribuies do campo eltrico e do potencial eltrico, com degradaes nos efeitos mencionados. O desempenho eltrico dos dispositivos escalados segundo esta lei generalizada, apresenta-se similar ao das leis EC, VC e VQC, dependendo da relao entre kd e kv, como indicado na Tabela 5. Tabela 5 Desempenho dos dispositivos escalados segundo a lei generalizada Parmetro Fator E k
d

kv kv
2

IDS P P/A

kd kd kv kd
3

kv
ta P . ta

kd

kv 1 2 k d .k v

2.5 Procedimento prtico para o escalamento As leis at ento apresentadas servem como guia para o projeto de novas geraes de processos. Na prtica, alm do uso destas leis, faz-se o uso intensivo de simuladores (uni, bi e tridimensionais) de processo e de dispositivos. Como exemplos dos simuladores temos SUPREM-IV[9], que um simulador bidimensional de processos, MEDICI[10] e PISCES[11], que so simuladores bidimensionais de dispositivos e DAVINCI[12], que um simulador tridimensional de dispositivos. Em geral, as estruturas geradas pelo simulador de processos, o qual possui modelos para as diversas etapas individuais de processos, so alimentadas aos simuladores de dispositivos, que resolvem bimensional ou tridimensionalmente as equaes da continuidade e de Poisson. Desta forma, incorporando-se as alteraes decorrentes do processo de fabricao, nas caractersticas eltricas dos dispositivos e uma melhor correlao entre os valores experimentais e os resultados das simulaes obtida. Por meio destas simulaes pode-se otimizar a estrutura do dispositivo, por meio da anlise dos seguintes parmetros e limitaes: tenso de limiar efeito de canal curto e DIBL perfurao MOS (Punchthrough) corrente de corte (I0) tempo de atraso potncia

O diagrama de blocos da figura 4 apresenta um procedimento para o projeto de novas geraes de processo escaladas. Incio

corrente de porta e de substrato/confiabilidade

Fixar VDD, xjn, xjp, tox, Ln e Lp

Implantao inica para previnir perfurao MOS

Concentrao de dopantes para ajuste de VT

Problemas

Verifica a ocorrncia de efeito de canal curto

Clculo de IDS, ta e P

Anlise de VDD para confiabilidade

Problemas

Final

Figura 4 Exemplo de procedimento para escalamento de uma tecnologia.

3 Limitaes em transistores MOS de pequenas dimenses A reduo das dimenses dos dispositivos faz com que uma srie de efeitos secundrios tornem-se mais intensos. Como principais efeitos secundrios que influenciam o desempenho de transistores de pequenas dimenses temos: efeito de canal curto/DIBL ou VT x L e VT x VDS perfurao MOS resistncia parasitria de fonte e dreno Capacitncia da camada de inverso reduo da mobilidade injeo de portadores quentes rupturas efeitos de canal estreito.

Em seguida estes efeitos so apresentados resumidamente. 3.1 Reduo de V T com L e com V DS (DIBL) Com a reduo das dimenses, a quantidade de carga espacial da regio do canal consumida pelas regies de depleo de fonte e dreno torna-se aprecivel em relao a quantidade total de cargas controladas pela porta do transistor. Desta forma, com valores menores de potencial aplicado porta ocorre a inverso da superfcie da regio de canal. Como conseqncia, um reduo no valor da tenso de limiar com comprimentos de canal menores ocorre, como ilustra a figura 5. A velocidade da reduo de VT com 1/L depende de tox, N e xj. Existem alguns modelos apresentados na literatura para a descrio deste fenmeno, dentre os quais destacamos o de Yau [13], para substrato com concentrao uniforme e Nataraj [14], para substrato com perfil de dopagem tpico de tecnologias CMOS.

VT

VT0 VT0 - VT

Lminimo

Figura 5 Ilustrao da reduo de V T com a diminuio de L. No projeto de um processo deve-se ajustar os parmetros tox, N(x) e xj de tal forma a obter uma variao mxima tolerada em VT (VT), a partir de uma tenso de limiar inicial V T0. O pior caso inclui VDD mximo e Lmin, considerando ainda possveis variaes nestes parmetros. 3.2 Perfurao MOS (Punchthrough) A reduo do comprimento de canal do transistor pode ocasionar a reduo da barreira de potencial entre fonte e canal, induzida pela polarizao aplicada ao dreno. Em outras palavras, o aumento da polarizao reversa na juno dreno-canal, provoca um aumento da largura de depleo desta juno para o interior do canal. Caso o comprimento de canal seja pequeno, inicia-se uma interao entre as regies de depleo das junes fonte-canal e dreno-canal, provocando a diminuio da barreira mencionada, na juno fonte-canal. Esta reduo causa a injeo de portadores da fonte para o substrato, dando origem a uma corrente parasitria de IDS atravs do substrato, no controlada pela porta.

Um dispositivo que apresenta a ocorrncia de perfurao MOS apresenta um ponto de cela na sua distribuio interna de potencial eltrico e de concentrao de portadores, como ilustrado nas figuras 6 A e B, respectivamente. Diferentemente, dispositivos que no sofrem a ocorrncia deste efeito apresentam uma distribuio monotnica de potencial eltrico e de concentrao de portadores na direo perpendicular superfcie, como ilustrado nas figuras 7 A e B, respectivamente.

Figura 6 Perfil do potencial eltrico (A) e da concentrao de portadores (B) no equilbrio, para um dispositivo sofrendo de perfurao MOS. Uma forma de observar a ocorrncia ou no de perfurao MOS analisar a corrente na regio de sublimiar do transistor. Como a corrente de perfurao MOS passa pelo corpo do dispositivo e, portanto, no sofre influncia do potencial de porta, a corrente total na regio de sublimiar no mais apresenta um comportamento exponencial com VGS, como previsto teoricamente para um dispositivo sem perfurao MOS. A perfurao MOS pode ser controlada com os seguintes parmetros do transistor: L, N(x), t ox, xj e VBS. Estes parmetros podem ser ajustados at a supresso completa da corrente de perfurao MOS. Em geral, uma implantao inica com alta energia realizada com o intuito de elevar a concentrao do corpo do transistor, de forma a evitar que a regio de depleo do dreno caminhe para o interior do canal.

10

Figura 7 Perfil do potencial eltrico (A) e da concentrao de portadores (B) no equilbrio, para um dispositivo sem a ocorrncia de perfurao MOS.

3.3 Resistncia parasitria de fonte e dreno (R DS) Como demonstrado anteriormente, a impedncia de sada dos transistores no varia com o escalamento, no caso da lei por campo eltrico constante. No entanto, com o escalamento seguindo as demais leis, onde a tenso no escalada na mesma proporo do escalamento das dimenses, a impedncia de sada diminui com o escalamento. Desta forma, a razo RDS/Ron aumenta, tornando a resistncia parasitria mais relevante. Assim, a resistncia parasitria tem uma degradao crescente sobre o ganho dos transistores (gm) [7, 15, 16, 17], sobre a corrente de dreno e atraso das portas [18]. recomendado que a soma das resistncias parasitrias de fonte e dreno no excedam a 10% da resistncia intrnseca do canal. A resistncia parasitria de fonte e dreno possui as seguintes componentes, como indicado na figura 8: Rco Resistncia de contato entre metal e difuso; Rd Resistncia da regio de difuso; Rsp Resistncia de espalhamento prximo ao canal; Rac Resistncia da regio de acumulao, entre regio de espalhamento e canal.

11

Janela de Contato

Porta

xj

Lc

Ld Extenso de fonte/dreno

Rco

Rd

Rsp

Rac

Figura 8 Representao esquemtica das componentes da resistncia parasitria entre fonte e dreno. Analisando-se separadamente cada uma destas componentes: a) Resistncia srie da difuso (R d): Esta resistncia dada pela seguinte relao:

Rd = R0

Ld (14) W

'

onde R0 a resistncia de folha da difuso e L d o comprimento da regio de difuso. A resistncia de folha era esperada seguir uma dependncia de 1/xj com o escalamento. Isto seria correto se a resistividade da difuso fosse constante com o escalamento. Porm, devido a dificuldades prticas para se obter junes rasas, sobretudo tipo p+ (canalizao durante a implantao inica e alto coeficiente de difuso), estas eram obtidas pela reduo da dose da implantao inica e, portanto, com o aumento da resistividade da difuso. Como conseqncia, a resistncia de folha seguia

uma relao do tipo 1 com n6 para junes rasas do tipo p+ [19]. xj

Atualmente, novas tcnicas para a obteno de junes rasas foram reportadas, baseadas em recozimento trmico rpido (RTP) e implantao em silcio pr-amorfizados. Segundo estudos recentes, a componente Rd representa a parcela parasitria menos importante, tendo em vista tambm o uso de siliceto sobre toda regio de fonte dreno mais dopada. Desta forma, a resistncia, associada regio mais dopada de fonte e dreno, fica restrita ou embutida na resistncia de contato. No entanto permanece a componente de resistncia srie de difuso associada regio de extenso de fonte e dreno, tambm chamada de regio LDD (Lightly Doped Drain). Esta regio normalmente tem nvel de dopagem menor e

12

profundidade de juno tambm menor, resultando esta sim numa resistncia crtica (para L 100 nm) [20]. b) Resistncia de contato entre metal e difuso (R co): Esta componente refere-se resistncia entre o metal e uma seco da difuso localizada na borda do contato, e normal corrente eltrica. Esta resistncia depende da resistividade de contato (c) entre o metal e o semicondutor e da resistncia de difuso, alm de parmetros geomtricos. A resistncia Rco bem representada pela equao [21, 22]:

R co =

R 0 c W

R0 (15) coth L c c

Para transistores de dimenses pequenas, (LC << (c/RD)), obtm-se:

Rco

c W .L c

Observa-se um incremento em Rco para valores menores de L (dimenso mnima), o que explicado pelo incremento de R0, bem como pela reduo da rea do contato, com o escalamento das dimenses. Atualmente, o uso de estruturas de siliceto de titnio (TiSi 2), cobalto (CoSi2) ou nquel (NiSi) na porta, fonte e dreno (estrutura SALICIDE) promove uma reduo eficaz na componente Rco , porm, mesmo assim, no futuro esta resistncia representar um limitao (para L 100 nm) [20]. c) Resistncia de espalhamento e de acumulao prximo ao canal (Rsp + Rac) [17, 20, 23]. Estas duas componentes so dependentes da polarizao e do perfil de dopagem, prximo juno metalrgica. Quanto mais abrupta o perfil, menor esta regio e a sua resistncia associada. Nesta regio o perfil pode ser aproximado pela equao:

N(x ) = N A e k e x (16)
onde x=0 na juno. Observa-se uma reduo de Rsp e Rac com a reduo de L, decorrente do incremento do campo eltrico entre porta e as regies de fonte e dreno, o que aumenta a carga na regio de acumulao dentro da difuso de fonte e dreno. Mesmo assim ela torna-se um valor crtico para tecnologias com L 70 nm [20]. 3.4 Capacitncia da camada de inverso e da camada de depleo na porta (Si-poli) A carga no canal do transistor (Q c) expressa classicamente por [15]:

Q c = C ox (VGS VT ) (17)
onde C ox =

ox (capacitor de placas paralelas). t ox

Como a camada de inverso (canal) tem uma certa espessura, de 1 a 3 nm tipicamente [20], a estrutura MOS no pode ser tratada como um capacitor de placas paralelas, quando a espessura do isolante de porta for da mesma ordem de grandeza. Adicionalmente, o material de porta de Si-poli, mesmo altamente dopada, apresenta uma camada de depleo de superfcie. Neste caso, a porta MOS apresenta uma capacitncia efetiva por unidade de rea composta por:

13

1 1 1 1 = + + (18) C ef C ox C c C poli
onde C c =

Si Si , tc a espessura mdia do canal, C poli = , tdepl a espessura da camada de tc t depl

depleo na porta de Si-poli. Clculos mais exatos mostram que o efeito da capacitncia da camada de inverso desprezvel para espessuras de xido de porta at 6 nm [24]. A Fig. 9 mostra a distribuio de portadores no canal e na porta de Si-poli, nas condies de inverso e de acumulao, obtidos por clculos de mecnica quntica. Estas capacitncias sries poderiam ser incorporadas numa capacitncia efetiva de xido, pela adio das espessuras equivalentes (levar em conta diferena das constantes dieltricas dos materiais) das camadas de inverso (~0.3 nm) e de depleo do Si-poli (~0.5 nm) espessura do xido [20].

Figura 9 Distribuio de cargas em capacitor MOS com espessura de xido de 1 nm e porta de Si-poli, com polarizao de 2 V nas condies de inverso (linha cheia) e acumulao (linha tracejada), obtidos por clculo de mecnica quntica. Os picos das concentraes de portadores ficam distante da interface por efeito de confinamento quntico.

3.5 Corrente de Tunelamento de Porta Corrente de tunelamento ocorre quando uma barreira de potencial torna-se muito estreita, como ilustra a expresso:

J tun = A. exp(2

2.m .q. B
2
*

.t ox ) (19)

onde , A uma constante de proporcionalidade, m a massa efetiva do portador, B a altura da barreira vista pelo portador. Na verdade, no vem muito ao caso o valor absoluto da corrente de tunelamento pelo dieltrico de porta, mas sim o seu valor relativo corrente de canal, IDS, devendo ficar limitado a menos de 1% desta. Este critrio impe um limite mnimo para espessuras de SiO2 da ordem de 1.5 nm, para polarizao de 1 V. Uma soluo para este problema substituir o tradicional SiO 2 por outro dieltrico de maior constante dieltrica (teremos uma capacitncia equivalente com uma espessura de dieltrico

14

maior e portanto menor corrente de tunelamento). Esta soluo torna-se obrigatria para tecnologias com dimenses mnimas a partir de 100 nm. 3.6 - Reduo da Mobilidade Sabe-se que a mobilidade reduz-se com o aumento do campo eltrico [5, 25, 26]. A seguir, ser apresentada a reduo da mobilidade com o campo eltrico, separadamente em relao ao campo eltrico transversal e longitudinal. a) campo eltrico transversal: Conforme indicado anteriormente, em escalamento realista de dispositivos, a tenso eltrica reduzida com um fator de escala menor do que o utilizado para as dimenses. Isto faz com que o campo eltrico aumente com o escalamento. Mesmo no caso do escalamento ideal de campo eltrico constante, o campo eltrico transversal aumenta devido ao no escalamento de ms. A reduo da mobilidade provoca uma diminuio, na mesma proporo, na transcondutncia do transistor. Na figura 10 apresentada a reduo da mobilidade em funo do campo eltrico transversal, para diversas espessuras de xido de porta. Na figura 11 observa-se o desvio da transcondutncia em relao ao teoricamente previsto, devido variao do campo eltrico transversal com a reduo da espessura do xido de porta.

Figura 10 Reduo da mobilidade em funo do aumento do campo eltrico transversal, para diversas espessuras de xido de porta. b) campo eltrico longitudinal Similarmente ao campo eltrico transversal, o campo eltrico longitudinal tambm se eleva com o escalamento dos dispositivos, resultando tambm em uma reduo da mobilidade. Alm desta reduo da mobilidade, para um campo eltrico maior que um certo campo crtico (E>Ec), a velocidade dos 7 portadores satura em uma velocidade mxima de aproximadamente 10 cm/s. Este campo crtico vale 4 15 aproximadamente 2x10 V/cm para eltrons e 1x10 V/cm para lacunas, como apresentado na figura 12, na qual tem-se o valor da velocidade dos portadores em funo do campo eltrico.

15

Figura 11 Reduo da transcondutncia decorrente da elevao do campo eltrico transversal com a reduo da espessura do xido de porta.

Figura 12 Velocidade dos portadores em funo do campo eltrico. A reduo da mobilidade e a saturao da velocidade dos portadores explicam um crescente desvio da transcondutncia com a reduo do comprimento de canal, em relao ao limite terico fornecido pela expresso (20):

g m = .C ox

W (VGS VT ) (20) L

Com comprimento de canal muito curto, o dispositivo apresenta uma saturao no valor da corrente eltrica, expresso pela equao (21), independentemente do valor de L, sendo que todos os portadores caminham com velocidade mxima (v max) [15]. I DS = fC ox Wv max (VGS VT ) (21) Nesta situao limite, a transcondutncia passa a ser expressa pela seguinte relao, independente de L e da tenso de porta: g m = fC ox Wv max (22)

16

Resultados experimentais mostram que em dispositivos sub-micromtricos, a transcondutncia apresenta um comportamento tendendo ao expresso pela equao (22), no mais seguindo a relao quadrtica teoricamente esperada em transistores de canal longo. A mobilidade tem seu valor reduzido por espalhamento com fnons, impurezas (dopantes), cargas de interface e rugosidade da interface do Si e dieltrico. No entanto, uma espalhamento adicional comea a ocorrer quando o dieltrico tornar-se extremamente fino. Para filme de SiO 2 da ordem de 1 nm, as funes de onda de eltrons no metal e no Si comeam a sobrepor-se. Nesta situao, impurezas presentes no material de porta representam um espalhamento adicional para os portadores no canal do MOSFET, reduzindo adicionalmente sua mobilidade. 3.7 Injeo de portadores quentes Portadores quentes so portadores que possuem alta energia cintica e que, como conseqncia, podem apresentar os seguintes fenmenos fsicos: a) injeo de portadores no xido de porta, transpondo a barreira de potencial entre o silcio e o xido, como mostrando na figura 13; b) ionizao por impacto, criando novos portadores quentes, podendo haver multiplicao por avalanche. Observa-se pela fugira 13 que a barreira para a injeo de lacunas muito maior que para eltrons. Adicionalmente, o coeficiente de ionizao por impacto para eltrons maior do que para lacunas. Desta forma, os efeitos de portadores quentes so mais intensos em transistores nMOS do que em pMOS.

Figura 13 Diagrama de faixas de energia, indicando as barreiras para eltrons e lacunas na estrutura MOS.

3.7.1 Efeitos de portadores quentes em transistores MOS Devido ao aumento do campo eltrico com o escalamento, transistores de menor dimenso so mais sujeitos ocorrncia dos efeitos de portadores quentes, uma vez que os portadores adquirem maior energia cintica. Com relao injeo de portadores no xido de porta, existem 4 modos principais em transistores nMOS, os quais encontram-se apresentados na figura 14. a) eltrons quentes do canal b) eltrons quentes e lacunas quentes produzidos por avalanche; c) eltrons quentes do substrato, induzidos por ionizao secundria; d) eltrons trmicos quentes. O fenmeno de portadores quentes gera uma srie de efeitos nos dispositivos MOS, tais como: a) corrente de porta e de substrato

17

Dependendo do campo eltrico prximo ao dreno, um significativa corrente de substrato pode ser originada, a ponto de provocar quedas hmicas apreciveis no substrato. A corrente de porta, embora no produza queda hmica significativa, causa degradaes em gm e VT com o tempo, reduzindo assim o tempo de vida do componente. b) degradao da mobilidade ou transcondutncia A degradao da mobilidade e da transcondutncia est associada a gerao de estados de interface e no xido, causados pela injeo de portadores quentes. c) degradao da tenso de limiar Parte dos portadores quentes no xido so capturados por estados no xido, incrementando a densidade de carga aprisionada. Esta carga, por sua vez, produz uma alterao no valor de VT. Em se tratando da injeo e captura de eltrons, a variao induzida na tenso de limiar ser positiva. d) ruptura do transistor A queda de potencial no substrato, produzida pela corrente de substrato, pode causar uma polarizao direta na juno fonte-substrato, acionando o transistor bipolar parasitrio associado estrutura MOS. e) efeito tiristor parasitrio (Latch-up) em CMOS Uma das origens do disparo da estrutura tiristor parasitrio intrnseco estrutura CMOS a presena de corrente de substrato produzida por eltrons quentes.

Figura 14 Representao esquemtica dos modos de injeo de portadores quentes em transistores MOS.

18

3.7.2 Minimizao dos efeitos de portadores quentes A gerao de portadores quentes apresenta uma forte dependncia com a intensidade e a distribuio do campo eltrico. Assim, seus efeitos apresentam dependncia com os seguintes parmetros: a) polarizaes VG, VD, VB; b) dimenses L, tox, Xj;c) dopagem de substrato; d) forma do perfil do dreno prximo ao canal; e) temperatura. Motivado pelo escalamento, a maioria destes parmetros so alterados no sentido inverso ao desejado para a reduo de portadores quentes. Resta, no entanto, a opo de alterar o perfil do dreno prximo ao canal. Estes perfis fazem com que uma maior parte da tenso aplicada tenha sua queda dentro do dreno e que o campo eltrico dentro do canal seja menor [27]. Entre estas estruturas, a estrutura LDD (lightly doped drain) tem sido a mais empregada [27, 28]. Como desvantagem desta soluo temos um incremento na resistncia parasitria R DS. 3.8 Rupturas do transistor Limitaes mais severas referem-se a condies em que o transistor apresente caractersticas totalmente diferentes, devido a algum processo de ruptura. Apresentamos a seguir algumas possibilidades de rupturas. a) Ruptura do xido de porta Um xido de alta qualidade apresenta uma ruptura intrnseca destrutiva para campos eltricos 7 intensos, maiores que 10 V/cm [29]. Por motivos de confiabilidade operava-se os dispositivos com 6 campo eltrico no xido at na faixa de 1 a 1.5x10 V/cm [30]. Atualmente no entanto, campos tpicos 6 so da ordem 5 x 10 V/cm, devendo no futuro aumentar mais ainda [20]. Modelos sobre mecanismos de ruptura tm sido apresentados, incluindo ruptura por corrente de porta, [31]. Aps certa carga (I x T) ter passado pelo xido, a frao de carga capturada nas armadilhas no xido torna-se elevada, elevando o campo eltrico localmente. A partir desta evoluo tem incio a ruptura [32]. A ruptura do xido muito dependente da presena de contaminantes e da estrutura do mesmo. Assim, realiza-se hoje em dia pesquisa em processos para obteno de isolantes mais duros, incluindo novos materiais como oxinitretos [33-36]. b) Ruptura bipolar parasitria Como reporta anteriormente, a corrente de substrato pode causar a polarizao direta da juno fonte-substrato, colocando em operao o transistor bipolar parasitrio no transistor MOS. Quando isto ocorre, a corrente eltrica IDS aumenta drasticamente, comumente observando-se nas curvas IDS x VDS do transistor o efeito snap-back, ou seja, uma reduo de V DS aps a ruptura bipolar. c) Ruptura por avalanche de dreno e/ou canal Para um campo eltrico acima do valor crtico, entre dreno/substrato e/ou canal/substrato, pode haver a ruptura devido multiplicao de portadores por avalanche [37, 38]. Na maioria dos transistores de pequenas dimenses, perfurao MOS e ruptura bipolar parasitria, ocorrem com tenses menores, como ilustra a Figura 15. Esta figura expressa as limitaes em tenso V DS quanto s diversas rupturas, vlido para uma dada estrutura de transistores [38].

Figura 15 Limites admissveis para VDS em funo dos vrios mecanismos de ruptura possveis.

19

3.9 Efeitos das limitaes sobre o escalamento dos transistores e elaborao de guias de estrada. As limitaes discutidas nos itens anteriores devem ser muito bem estudadas para permitir o correto escalamento dos dispositivos. Isto porque elas: a) afetam o desempenho eltrico dos dispositivos b) determinam as condies limites de operao e c) determinam condies de contorno para o projeto da estrutura fsica dos transistores e do processo de fabricao. A tenso de alimentao foi mantida constante na fase inicial do escalamento, como valor padro de 5 V. Aps 1990 no entanto, devido s diversas limitaes apresentadas, no foi mais possvel manter este valor. Aps esta data observamos uma reduo gradual do seu valor, como ilustra a Fig. 16. O valor de VT de certa forma acompanha a mesma tendncia, como tambm ilustrada na mesma figura. Isto se faz necessrio para manter uma boa margem de tenso de comando (drive) para bom desempenho de velocidade de chaveamento. A reduo do valor de VT traz no entanto, uma grave dificuldade associada alta corrente de corte I0, como explicado no item 2.1 acima. Como conseqncia, existe muita incerteza quanto ao valor mais apropriado de VT adotar, ilustrado na figura. Por exemplo, ao se chegar a tecnologias com VDD de 0.5 V, no sobra muito espao para a escolha de VT que atenda tanto a condio de baixo valor de corte, I0, ao mesmo tempo de oferecer alta corrente para rpida comutao. Este um dos problemas mais srios para as futuras tecnologias.

Figura 16 Evoluo dos valores de VDD e VT O estudo das limitaes dos dispositivos constitui tambm um dos ingredientes para a elaborao de guias de estrada de evoluo tecnolgica de semicondutores. Associaes de empresas de semicondutores, juntamente com instituies pblicas e universitrias, formaram grupos de trabalho para a elaborao de parmetros das prximas geraes tecnolgicas. Estes trabalhos fazem-se necessrios com intuito de definir padres e estratgias comuns para a definio e a soluo dos futuros requisitos, bem como das aes necessrias. A tabela 6 apresenta parmetros selecionados, definidos para as vrias geraes tecnolgicas, dos relatrios de 1997 e 1999 destes grupos de trabalho [39, 40]. Em negrito so apresentados os valores dos parmetros para os quais ainda no existe soluo tecnolgica para a sua obteno, representando temas e desafios de pesquisa atuais.

20

Tabela 6 Dados selecionados dos relatrios NTRS tecnolgicos atuais e futuros previstos [20]. Ano 1997 1999 2002 2005 Dimenso mnima (nm) 250 180 130 100 DRAM (incio de vendas) 256M 1G (3G) 8G 2 rea chip DRAM (mm ) 280 400 460 530 Espessura equivalente de 3-5 1.9-2.5 1.5-1.9 1.0-1.5 xido (nm) Res. mx. de material de 60 43 33 porta (.cm) -8 -8 -8 Res mx. de contato 30x10 17x10 10x10 2 siliceto/si (.cm ) 200Resistncia de folha da 350250625 800 700 extenso S/D (/ ) 20-33 XJ da extenso S/D (nm) 50-100 42-70 25-43 Perfil da extenso S/D 14 8.5 6.5 (nm/dec.) VDD 1.8-2.5 1.5-1.8 1.2-1.5 0.9-1.2

[39] e ITRS [40] dos parmetros 2008 70 (24G) 630 0.8-1.2 23 5x10
-8

2011 50 64G 710 0.6-0.8 16 2.5x10 120525 11-19 3.2 0.5-0.6

-8

2014 35 (192G) 860 0.5-0.6 11 1.5x10 100400 8-13 2.2 0.5

-8

150525 16-26 4.5 0.6-0.9

Uma questo de grande importncia est relacionada com os problemas associados aos sistemas fotolitigrficos e aos processos e dificuldades de realizao da etapa para a definio de dimenses altamente submicromtricas. Grande parte do custo da fabricao de CIs est relacionada a esta etapa. Embora, em termos tericos, seja possvel obter-se definies de padres at nveis atmicos, tais sistemas seriam extremamente lentos e no atingiriam os requisitos de velocidade necessrios para produo em larga escala. Os sistemas mais avanados de litografia atuais utilizam impresso por projeo tica, operando no limite de difrao de Rayleigh. A imagem de um padro principal (normalmente reduzida de 4 a 5 vezes) projetada sobre a superfcie da lmina. Para tal, estes sistemas utilizam um complexo sistema de lentes. A resoluo do sistema fotolitogrfico est diretamente relacionada com o comprimento de onda da luz utilizada para sensibilizar o fotorresiste. A figura 17 apresenta os valores de comprimento de onda e de dimenso mnima utilizados em funo do ano.

Figura 17 Valores do comprimento de onda/mnima dimenso em funo do ano. Lasers a base de fluoreto de criptnio (KrF) e fluoreto de argnio (ArF) so utilizados para as geraes tecnolgicas de 0,25 m e 0,18 m, respectivamente. Entretanto, os melhores resultados so

21

obtidos com laser KrF. Para as geraes tecnolgicas futuras acredita-se que o uso de lasers a base de flor (F2) sejam necessrios, como indicado na figura 17. O grfico apresentado mostra que o processo ptico apresenta um limite para sua utilizao para no mximo a dimenso um pouco abaixo de 100 nm [41]. Aps este limite, outras tcnicas tornam-se imprescindveis, tais como projeo de eltrons, multifeixes de eltrons, raio X, feixe de ons, matriz de pontas de microscopia de fora atmica, etc.

4 Limites de escalamento Nos itens anteriores apresentamos os procedimentos utilizados para o escalamento e as limitaes que surgem concomitantemente. Analisamos agora o limite do escalamento, ou seja, at onde podemos reduzir as dimenses, tenses e energia da informao. A Figura 18 mostra a evoluo da energia da informao em operaes lgicas, ao longo dos anos, com uma contnua reduo da mesma. At onde esta evoluo poder continuar? Iniciamos com a apresentao de limites tericos e a seguir apresentamos alguns dados experimentais reportados a ttulo de exemplos.

Figura 18 Evoluo da energia usada para efetuar operaes lgicas, ao longo dos anos.

4.1 Limites tericos De acordo com Meindl [42], os limites de escalamento de dispositivos podem ser agrupados em 5 classes: 1. Limites fundamentais 2. Limites do material 3. Limites do dispositivo 4. Limites do circuito 5. Limites do sistema Com o intuito de analisarmos o escalamento at o nvel de dispositivo, apresentaremos a seguir apenas consideraes quanto aos primeiros limites [42]. 1) Entre os limites fundamentais temos: a) Devido a flutuaes trmicas no material, qualquer informao (energia armazenada) com energia prxima da flutuao trmica, ter alta probabilidade (estatstica de Boltzman) de ser perdida [43]. Assim, necessrio que a informao tenha no mnimo [42]: > 4 kT (23a) ou ainda, para manter a probabilidade de erro menor que 10 , a energia deve ser maior ainda, ou seja [44]: > 165 kT (23b)
-19

22

b) O princpio da incerteza da mecnica quntica diz que

p. r > h (24)

ou que

.t > h (25)

A partir desta relao, obtm-se que a mnima energia armazenada, a ser detectada num intervalo de tempo t deve ser maior que h / t [45] > h / t (26) 2) Os limites dos materiais, por sua vez, referem-se propriedade dos materiais. Entre estas citamos: a) Campo eltrico mximo que o material suporta sem ruptura por avalanche, E C b) Velocidade mxima ou velocidade de saturao dos portadores, vmax c) Massa efetiva dos portadores, me Assim, o atraso mnimo relacionado a estes limites pode ser obtido por:

min

V L min Ec (27) = + v max v max

5 3

Considerando os valores para silcio ( EC = 3 x 10 V/cm , v max = 1 x 10 cm/s) e V = 4 KT / q (limite fundamental) obtm-se min = 3 x 10-14 s. Da massa efetiva pode-se obter ainda a espessura mnima de uma barreira de potencial para a qual a corrente de tunelamento seja desprezvel. Quanto menor a massa efetiva, maior esta espessura mnima. Assim, com silcio pode-se fabricar dispositivos com dimenses fsicas menores que no GaAs, o qual apresenta menor massa efetiva de eltrons [43].
7

3) Em dispositivos MOSFET, o comprimento mnimo do canal determinado pela ocorrncia da perfurao MOS (punchthrough), degradao das caractersticas devido efeito de canal curto, bem como pelas demais limitaes apresentadas no item 3. Estima-se que um limite prtico deve estar em torno de 25 nm [46] ou mesmo de 10 nm [47]. O uso de tecnologia CMOS/SOI, de baixa temperatura (N 2 lquido) e/ou novas estruturas de dispositivos MOS iro contribuir para a extenso do tempo de vida das tecnologias CMOS de Si. Entre novas estruturas vem sendo proposto o transistor MOS de dupla porta (DG-CMOS/SOI), ilustrada na Fig. 19. A Fig. 20 ilustra como a introduo de inovao tecnolgica necessria quando uma dada evoluo tecnolgica chega saturao da sua capacidade. O que vir aps o limite de escalamento na tecnologia CMOS? Novos conceitos de dispositivos e circuitos tero lugar. Entre estas j so sugeridos: a) dispositivos de bloqueio Coulombiano, entre outros dispositivos de um nico eltron; b) dispositivos qunticos, onde se controla o estado do eltron de um tomo (hidrognio, por exemplo); c) estruturas de nano-tubos de carbono outra idia proposta. So tubos de 1.4 nm de dimetro e de 10 m de comprimento que constituem canais de corrente e que permitem realizar circuitos tipo moleculares.

Figura 19 Desenho em corte de estrutura de a) CMOS/SOI e b) DG-CMOS/SOI [48].

23

Figura 20 Tendncias de desempenho de circuitos CMOS, com desafios e solues tecnolgicas [28] Referncias: [1] G. E. Moore, Progress in Digital Integrated Electronics, IEDM Tech. Digest, p. 11-13, 1975. [2] J. D. Meidl, Ultra-Large Scale Integration, IEEE Trans. Electron Devices, v. 31, n. 11, p. 1555-1561, 1984. [3] E. J. Rymaszeroski, Dense, Denser, Denser, J. Electron Mater, v. 18, n. 2, p. 217-220, 1989. [4] R. H. Dennard, F. H. Gaensslen, H. N. Yu, V. H. Rideout, E. Bassous and A. R. LeBlanc, Design of Ion-Implanted MOSFETs with Very Small Physical Dimensions, IEEE Journal Solid-St. Circuits, v. 9, p. 256-268, 1974. [5] S. C. Sun and J. D. Plummer, Electron Mobility in Inversion and Accumulation Layers Thermally Oxidized Silicon Surfaces, IEEE Trans. Electron Devices, v. 27, p. 1497-1508, 1980. [6] P. K. Chatteyee, W. R. Hunter, T. C. Holloway and Y. T. Lin, The Impact of Scaling Laws on the Choice of n-Channel or p-Channel for MOS VLSI, IEEE Electron Device Letters, vol. 1, p. 220-223, 1980. [7] J. R. Brews, W. Fichtner, E. A. Nicollian and S. M. Sze, Generalized Guide for MOSFET Miniaturization, IEEE Electron Device Letters, vol. 1, p. 1-4, 1980. [8] G. Baccarani, M. R. Wordeman and R. H. Dennard, Generalized Scaling Theory and Its Application to a 1/4 Micrometer MOSFET Design, IEEE Trans. Electron Devices, v. 31, p. 452-462, 1984. [9] SUPREM-4, Bidimensional Process Simulator, Stanford University, 1993. [10] Avant! MEDICI, Bidimensional Device Simulator, 2001. [11] PISCES-II, Bidimensional Device Simulator, Stanford University, 1993. [12] Avant! DAVINCI, Tridimensional Device Simulator, 2001. [13] L. D. Yau, A Simple Theory to Predict the Threshold Voltage of Short-Channel IGFETs Solid-State Electronics, v. 17, p. 1059-1063, 1974. [14] B. S. Nataraj and R. Kumar, Threshold-Voltage Variations in VLSI MOSFETs Due to Short Channel Lengths, IEEE Journal Solid-St. Circuits, v. 22, p. 905-908, 1987. [15] Y. El-Mansy, MOS Device and Technology Constraints in VLSI, IEEE Journal Solid-St. Circuits, v. 17, p. 197-203, 1982. [16] D. M. Brown, M. Ghezzo and J. M. Pimbley, Trends in Advanced Process TechnologySubmicrometer CMOS Design and Process Requirements, Proc. of the IEEE, vol. 74, p. 1678-1702, 1986. [17] K. K. Ng and W. T Lynch, The Impact of Intrinsic Series Resistance on MOSFET Scaling, IEEE Trans. Electron Devices, v. 34, p. 503-511, 1987. [18] J. S. Kim and H. C . Lin, Modeling Effective Source Resistance of a Short-Channel MOSFET, Proc. of the IEEE 1984 Custom Integrated Circuits Conference, p. 335-338, 1984. [19] H. Shichijo, A Re-Examination of Practical Performance Limits of Scaled n-Channel and p-Channel MOS Devices for VLSI, Solid-State Electronics, v. 26, p. 969-986, 1983. [20] J. D. Plummer, P. B. Griffin, Material and Process Limits in Silicon VLSI, Proceedings of The IEEE, vol. 89, no. 3, pp. 240-258 (2001).

24

[21] H. Murrmann and D. Widmann, Current Crowding an Metal Contacts to Planar Devices, IEEE Trans. Electron Devices, v. 16, p. 1022-1024, 1969. [22] H. Berger, Models for Contracts to Planar Devices, Sol.-St. Electr., v. 15, p. 145-158, 1972. [23] K. K. Ng and W. T Lynch, Analysis of the Gate-Voltage-Dependent Series Resistance of MOSFETs, IEEE Trans. Electron Devices, v. 33, p. 965-972, 1986. [24] S.-Y. Oh, S. G. Choi, C. G. Sodini and J. L. Moll, Analysis of the Channel Inversion Layer Capacitance in the Very Thin-Gate IGFET, IEEE Electron Device Letters, v. 4, p. 236-239, 1983. [25] A. G. Salmis and J. T. Clemens, Characterization of the Electron Mobility in the Inverted <100> Surface, IEDM Tech. Digest, p. 18-21, 1979. [26] F. F. Fany and A. B. Fowler, Transport Properties of Electron in Inverted Silicon Surfaces, Phys. Rev., v. 169, p. 619-631, 1968. [27] E. Takeda, H. Kume, T. Toyabe amd S. Asai, Submicrometer MOSFET Structure for Minimizing HotCarrier Generation, IEEE Journal Solid-St. Circuits, v. 17, p. 241-248, 1982. [28] J. J. Sanchez, K. K. Hsueh and T. A. DeMassa, Drain-Engeneered Hot-Electron-Resistant Device Structures: A Review, IEEE Trans. Electron Devices, v. 36, p. 1125-1132, 1989. [29] J. Schadel, Device Failure Mechanisms in Integrated Circuits, Proc. of ESSDERC, p. 13-16, 1983. [30] J. L. Moll and E. Y. Sun, Physical Effects in Small Geometry MOS Transistors, Jap. J. Appl. Phys., vol. 19, p. 77-83, 1980. [31] S. Holland, I. C. Chan, T. P. Ma and C. Hu, On Physical Models for Gate Oxide Breakdown, IEEE Electron Device Letters, vol. 5, p. 302-305, 1984. [32] I. C. Chan and S. E. Holland, Electrical Breakdown in Thin Gate and Tunneling Oxides, IEEE Trans. Electron Devices, v. 32, p. 413-422, 1985. [33] F. L. Terry, R. L. Aucoin, M. L. Naiman, P. W. Wyatt and S. D. Senturia, Radiation Effects in Nitrided Oxides, IEEE Electron Device Letters, v. 4, p. 191-193, 1983. [34] M. A. Schmidt, F. L. Terry Jr., B. P. Mathur and S. D. Senturio, Inversion Layer Mobility of MOSFETs with Nitrided Oxide Gate Dielectrics, IEEE Trans. Electron Devices, v. 35, p. 1627-1632, 1988. + [35] J. A. Diniz, P. J. Tatsch, M. A. A. Pudenzi, Oxinitride Films Formed by Low Energy NO Implanted into Silicon, Appl. Phys. Lett., v. 69, n. 15, p. 2214-2215, 1996. [36] J. A. Diniz, J. Godoy Fo., P. J. Tatsch, J. W.Swart, Radiation Hardening of Oxynitrides Formed by Low Nitrogen Implantation into Silicon Prior do Oxidation, The 199th Meeting of The Electroch. Soc., Abstract n. 262, v.2001-1, Washington DC, USA, 25 a 29 de maro de 2001. [37] J. Chen, T. Y. Chan, P. K. Ko and C. Hu, Subbreakdown Drain Leakage Current in MOSFET, IEEE Electron Device Letters, v. 8, p. 515-517, 1987. [38] S. M. Sze, Physics of Semiconductor Devices, J. Wiley & Sons, p. 485, 1981. [39] Semiconductor Industry Association, Nacional Technology Roadmap for Semiconductors, San Jose, CA, SIA, 1997. [40] Semiconductor Industry Association, Internacional Technology Roadmap for Semiconductors, San Jose, CA, SIA, 1999. [41] L. R. Harriot, Limits of Lithography, Proc. of the IEEE, v. 89, n. 3, p. 366-374, 2001. [42] J. D. Meindl, Ultra Large Scale Integration, IEEE Trans Electron Devices, v. 31, p. 1555-1561, 1984. [43] C. Mead and L. Conway, Introduction to VLSI Systems, Addison-Wesley Public Co., 1980. [44] R. W. Keyes, Fundamental Limit of Silicon Technology, Proc. of The IEEE, v. 89, n. 3, p. 227-239, 2001. [45] R. W. Keyes, Physical Limits in Digital Electronics, Proc. of The IEEE, v. 63, p. 740-767, 1975. [46] H. Iwai, CMOS Technology Year 2010 and Beyond, IEEE Journal Solid-St. Circuits, v. 34, n. 3, p. 357-366, 1999. [47] D. J. Frank et al, Device Scaling Limits of Si MOSFETs and Their Application Dependencies, Proc. of The IEEE, v. 89, n. 3, p. 259-288, 2001. [48] R. W. Guernsey, F. L. Gandour, A Competitividade da Indstria Eletrnica, ABINEE TEC 2001, So Paulo, 21-25 de Maio 2001.

25