VI ERMAC-R3

6 o Encontro Regional de Matemática Aplicada e Computacional

08-10 de novembro de 2006
Universidade Federal da Paraíba – João Pessoa/PB

Posicionamento de blocos no projeto de circuitos lógicos

baseados em FPGA's

Ednaldo Mariano Vasconcelos de Lima, Antonio Carlos Cavalcanti

e Lucídio dos Anjos Formiga Cabral
Depto de Informática, CCEN, UFPB,
58000-000, João Pessoa, PB
edinlima@gmail.com, caval@lasic.ufpb.br, lucidio@de.ufpb.br

Resumo: Dentre estes avanços, a adoção de ferramentas

Todo FPGA consiste de três componentes
fundamentais: blocos lógicos, blocos de entrada/saída
e roteadores programáveis. Os blocos lógicos
programáveis, cada qual implementando uma
pequena parcela de lógica digital, são conectados
através de chaves programáveis que permitem dessa
forma, a construção de circuitos mais complexos. As
chaves programáveis ainda servem para conectar os
blocos lógicos aos blocos de I/O servindo de interface
com o meio externos. O posicionamento dos blocos
lógicos é fundamental na etapa de construção de
circuitos otimizados, com vistas a economicidade e
desempenho.
Nosso objetivo nesse trabalho é discutir as
técnicas utilizadas na etapa de posicionamento dos
blocos lógicos, cuja intenção é localizar blocos
lógicos conectados entre si, em regiões próximas na
área da pastilha, minimizando o comprimento das
conexões e diminuindo conseqüentemente, a área
utilizada na pastilha de silício, assim como, a
influência de impedâncias nocivas ao desempenho do
sistema.
Palavras-chave: Posicionamento, Field-
Programmable Gate Array, Very Large Scale
Integration, Versatile Placement and Routing.
Introdução
Conforme prevê a Lei de Moore, ainda em vigor, a
cada dezoito meses, a capacidade de processamento
dos computadores tem dobrado, enquanto os custos
permanecem constantes. Tais fatos são frutos do
aumento da capacidade de integração que o próprio
avanço tecnológico dos computadores tem
proporcionado, que em conseqüência, tem
possibilitado um aprimoramento cada vez maior nas
etapas de projeto e nas técnicas de produção de
circuitos integrados em muito alta escala, denominados
VLSI.
CAD (Computer Aided Design) [1] tem tornado a
tarefa de projetar circuitos com centenas de milhares
ou até milhões de transistores um pouco menos
complexa. Podemos resumir as etapas de produção de
um circuito FPGA em: Síntese e empacotamento de
blocos lógicos, Posicionamento e Roteamento.
A Síntese dos blocos lógicos consiste inicialmente
em converter a descrição lógica do circuito ou
diagrama esquemático em uma lista de portas lógicas
básicas, que num segundo momento é convertida em
uma lista de de blocos lógicos FPGA otimizada, seja
para minimizar a quantidade de blocos, seja para
garantir uma maior velocidade na execução das
funções lógicas.
O Roteamento determina quais chaves
programáveis precisarão ser fechadas para interligar
todos os pinos de entrada ou saída requeridos à
interligação do circuito. Usualmente os roteamentos
FPGAs são representados através de grafos orientados,
onde cada pino de conexão de bloco lógico é
representado por um nó e cada fio é representado um
arco.
O objetivo do posicionamento, com o qual estamos
interessados neste artigo, consiste em determinar
posições para os blocos lógicos em um FPGA que
serão utilizados na implementação do circuito
proposto, confinando-os em áreas mínimas para
minimizar as conexões e preocupando-se em balancear
esta distribuição de forma a não saturar os canais
FPGAs com conexões excessivas. Para tratar o
problema em questão, fazemos uso da ferramenta VPR
(Versatile Placement and Routing)[5]. A qual, a partir
de arquivos que descrevem a arquitetura do FPGA a
ser utilizado, bem como, a netlist do circuito a ser
implementado, devolve arquivos de saída contendo o
resultado final das etapas de posicionamento e
roteamento, além de tela gráfica que nos permite
visualizar a execução da operação e garimpar
informações importantes do processo.

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Figura 1 – modelo de FPGA no VPR
Técnicas de Posicionamento
O posicionamento de blocos lógicos consiste
basicamente em mapear os componentes representados
sob uma visão estrutural, em coordenadas de uma
superfície de layout, gerando uma matriz de pontos que
possibilita facilmente uma modelagem de dados capaz
de fornecer o custo das conexões a partir de cada nova
matriz apresentada. Atualmente, existem duas grandes
categorias de algoritmos posicionadores: os algoritmos
de construção, que a partir de um posicionamento
parcial ou incompleto fornecem na saída um
posicionamento completo; e os algoritmos iterativos,
que transformam um posicionamento completo num
outro posicionamento completo mais aprimorado.
Algoritmos de construção
O algoritmo de crescimento de grupos é um
algorítmo de construção que faz uso de um método
bottom-up, que vai selecionando componentes não
posicionados e incorporando-os a um posicionamento
parcial. A seleção de componentes é feita com base
nos componentes até então posicionados,
proporcionando uma otimização local. Esses
algoritmos são de fácil implementação, possuem baixa
complexidade computacional – O(n2), mas produzem
resultados de baixa qualidade [2].
O Posicionamento por particionamento tem uma
abordagem top-down, que é inversa à de crescimento
de grupos. Nesta técnica considera-se o circuito como
um todo, e então faz-se o particionamento do mesmo
de forma recursiva, até que cada bloco possua um
único componente, quando então o posicionamento
estará completo. A grande dificuldade é que o
problema de particionamento ótimo é NP-Completo,
entretanto, foram desenvolvidas boas heurísticas para o
tratamento desse problema, como é o caso do mincut
[3], de fácil implementação e de reduzido custo
computacional.
Algoritmos iterativos
O objetivo dos algoritmos iterativos é otimizar um
posicionamento completo já existente, normalmente
obtido a partir do uso de algoritmos de construção.
No algoritmo de Permutação de Pares, cada
componente é selecionado e trocado com um dos
outros componentes do circuito. Se uma dada troca
resulta numa melhoria no custo do posicionamento,
esta é aceita como definitiva, senão é descartada. A
complexidade desse tipo de algoritmo é de O(n2)[2].
A Técnica dos Conjuntos Desconexos,
desenvolvida por Steinberg [2], seleciona os
componentes, dividindo-os em conjuntos que não
possuem redes em comum.. Assim, o posicionamento
de cada conjunto é otimizado individualmente, sem
considerar os demais. O número de permutações é bem
menos que na permutação de pares, visto que os
conjuntos possuem um número menor de componentes
que o circuito completo. Experimentos com essa
técnica não apresentam bons resultados, já que os
circuitos com componentes densamente interligados –
comum nos circuitos VLSI – é muito complexa a
separação do circuito em conjuntos desconexos.
Simulated Annealing, diferentemente das duas
técnicas acima, que só aceitam um dado
posicionamento intermediário caso haja um
melhoramento quanto ao custo obtido até o momento,
limitando-os a uma otimização localizada, esta
metaheurística tenta resolver este problema através da
utilização de um algoritmo desenvolvido para
encontrar a configuração de mais baixa energia de um
conjunto confinado de moléculas. Simulated
Annealing baseia-se na premissa de que a otimização
do posicionamento de um circuito com grande número
de componentes é análogo ao processo de annealing,
no qual um metal é fundido e resfriado de forma tão
lenta que cristalizará em um estado fortemente
ordenado. A energia presente no material
correspondente ao custo (c) e a temperatura (t) são
parâmetros utilizados no processo para obtenção de
posicionamentos com custos mais reduzidos.
Conforme descrito na introdução, a fim de auxiliar
na tarefa de projeto e construção de um novo circuito,
utilizamos a ferramenta VPR que executa Simulated
Annealing na etapa de posicionamento dos blocos
lógicos, com vistas a facilitar a tarefa seguinte, ou seja,
o roteamento. Portanto, nas linhas seguintes estaremos
descrevendo a maneira como essa metaheurística foi
implementada no VPR.
Conforme descrito em [6] e[7], a técnica em si,
começa com um posicionamento inicial aleatório. Uma
temperatura inicial é definida. Em seguida é realizada
uma alteração no posicionamento e a variação do
custo é calculada.
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procedimento SA(f( ),N( ), α, SAmax, T0, s) posicionamento, a mais utilizada é a redução dos fios
1 s*← s; {Melhor solução obtida até então} de interconexão baseada no cálculo da metade do
2 IterT ← 0; {Núm. de iterações na temperatura T} perímetro do menor retângulo que engloba os pinos do
3 T ← T0; {Temperatura corrente} conjunto de blocos, em virtude de poder ser
4 enquanto (T > 0) faça rapidamente calculada.
5 enquanto (IterT < SAmax) faça É importante observar que a otimização do
6 IterT ← IterT + 1; posicionamento com base na minimização dos
7 Gere um vizinho qualquer s’ ∈ N(s); comprimentos de fios necessários às conexões, não
8 ∆ = f(s0) - f(s); garante um bom posicionamento. Em virtude disso
9 se (∆ < 0) deve-se levar em conta fatores como congestionamento
10 então das trilhas e facilidade de execução do roteamento a
11 s ← s’; fim de obter um posicionamento de qualidade.
12 se (f(s’) < f(s*)) então s* ← s’;
13 senão
14 Tome x ∈ [0,1];
−∆ T
15 se (x < e ) então s ← s’;
16 fim-se;
17 fim-enquanto;
18 T ← α×T;
19 IterT ← 0;
20 fim-enquanto;
21 s ← s*;
22 Retorne s;
Fim SA;
Figura 2 – Procedimento Simulated Annealing

O número de movimentos avaliados por simulated

annealing a cada temperatura é muito grande. Sendo
que a avaliação de um movimento pode resultar em
três casos:
(i) dois blocos são permutados entre si;
(ii) um bloco é movido para uma posição vazia;
(iii) o movimento é rejeitado. Figura 4 – minimizando os comprimentos dos fios

Simulated Annealing é um potente método para

uma faixa de estilos de projetos e tipos de problemas.
Esse algoritmo fornece, normalmente, bons resultados,
justificando o longo tempo gasto para sua execução.
No entanto, esse método não incorpora bem a
imposição de restrições ao posicionamento; e uma vez
que o posicionamento inicial deve ser aleatório,
nenhum posicionamento raiz pode ser fornecido.

Conclusão e propostas futuras

Figura 3 – movimento de trocas
Um bloco tanto pode ser um bloco lógico como um
bloco de I/O. Havendo uma diminuição do custo, a
∂c
alteração é aceita com probabilidade e t , que em
virtude da diminuição da temperatura tende a
minimizar a possibilidade de aceitar um
posicionamento com custo mais elevado com as
mudanças dos estados. Dentre as funções objetivos
utilizadas para calcular o custo global do
Tendo em vista as vantagens e desvantagens
expostas na seção anterior quanto ao uso de Simulated
Annealing na etapa de posicionamento de blocos
FPGAs, implementadas através do software VPR, e
ainda, considerando que tal ferramenta é
disponibilizada de forma livre para uso não comercial,
nós nos propusemos a avaliar e implementar as
seguintes modificações, com o objetivo de diminuir o
custo computacional: modificação na implementação
do procedimento Simulated Annealing, de forma a
incluir rotina capaz de determinar uma melhor
temperatura inicial; inserir outras vizinhanças capazes
de fornecer uma busca mais ampla na solução do

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problema e por fim, hibridar o Simulated Annealing
combinando-o com uma fase de busca local com VNS.

Agradecimentos
Agradeço a Deus, pela minha existência e pela
minha vida, a minha família, por todo o amor recebido
e aos Professores que me conduziram até onde estou
hoje e em especial aos meus Orientadores Antônio
Carlos Cavalcnti e Lucídio dos Anjos Fomiga Cabral,
pela confiança e incentivo.

Referências
[l] Sait, S. M.,Youssef, H. “VLSI Physical Design
Automation – Theory and Pratice”. IEEE Press,
New York, 1995.
[2] Preas, B., Lorenzetti, M. “Physical Design
Automation of VLSI Systems”.
Benjamin/Cummings Publishing Company, 1988.
[3] Kernighan, B. W. & Lin, S. “An Efficient heuristic
produce for partitioning graphs”. Bell System
Technical journal. Vol 49, n. 2, pp. 291-307,
fevereiro 1970.
[4] Betz V., Rose J., Marquardt A., “Architecture and
CAD for Deep-Submicron FPGAs”. Kluwer
Academic Publishers, 1999.
[5] Betz V., Rose J., Marquardt A., “VPR: A new
Packing, Placement and Routing Tool for FPGA
research”. In International Workshop on Field
Programable Logic and Applications, 1997.
[6] Júnior, L. F. L. “Pré-Posicionador de célular em
circuitos VLSI Standard-cells”. Dissertação
apresentada ao curso de Mestrado em informática
da UFPB, Campina Grande - PB, 1994.
[7] Haldar M., Nayak A., Choudhary A., Banerjee P.
“Parallel Algorithms For FPGA Placement”,
Northwestern University, 2000.

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