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Questão 1: Determine a saı́da Q para as entradas e circuito abaixo (latch S-R ativo baixo). Assuma que
Q inicia em nı́vel lógico baixo.
Resposta 1: Diagrama:
Questão 2: Determine a saı́da Q para as entradas e circuito abaixo (Latch S-R ativo alto com enable).
Assuma que Q inicia em nı́vel lógico baixo.
Resposta 2: Diagrama:
Questão 3: Determine a saı́da Q para as entradas dadas em um latch tipo D. Assuma que Q inicia em
nı́vel lógico baixo.
Resposta 3: Diagrama:
Questão 4: Determine a saı́da Q para as entradas dadas em um flip-flop tipo D sensı́vel à borda de
subida. Assuma que Q inicia em nı́vel lógico baixo.
Resposta 4: Diagrama:
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Questão 6: Analise o circuito a seguir:
Observe que o circuito não tem uma saı́da explı́cita. Neste caso, consideramos a própria
representação do estado (Q2 Q1 Q0 ) como sendo a saı́da de interesse.
A) Determine as expressões das Entradas dos FF’s (Ji , Ki ), para i = 0, · · · , 2, em função
da entrada e dos valores presentes dos FF’s;
B) Construa uma tabela que, a partir dos valores do estado atual e da entrada, determine
o estado futuro dos FF’s;
C) Desenhe o diagrama de transição de estados deste circuito e interprete seu funciona-
mento;
Resposta 6: a - Entradas:
J0 = K0 = 1
J1 = K1 = Q0 U + Q̄0 Ū
J2 = K2 = Q1 Q0 U + Q̄1 Q̄0 Ū
b - Tabela:
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c - Diagrama: O circuito implementa um contador de 3 bits bidirecional (u = 0 decrescente,
u = 1 crescente).
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Questão 7: Analise o circuito a seguir:
Para isso:
A) Determine as expressões das Entradas dos FF’s em função da entrada e dos valores
presentes dos FF’s;
B) Construa uma tabela que, a partir dos valores do estado atual e da entrada, determine
o estado futuro dos FF’s e da saı́da;
C) Desenhe o diagrama de transição de estados deste circuito e interprete seu funciona-
mento;
Resposta 7: a - Entradas:
T2 = Q2 w̄ + Q̄2 Q1 w
D1 = Q2 w + Q̄1 w
z = Q2 Q1
b - Tabela:
Q2 Q1 w T2 D1 z Q?2 Q?1
0 0 0 0 0 0 0 0
0 0 1 0 1 0 0 1
0 1 0 0 0 0 0 0
0 1 1 1 0 0 1 0
1 0 0 1 0 0 0 0
1 0 1 0 1 0 1 1
1 1 0 1 0 1 0 0
1 1 1 0 1 1 1 1
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c - Diagrama: O circuito implementa um detector de 3 ou mais bits 1 em sequência.