Programa de Capacitação PNM-Design na Área de Semicondutores

Frente Acadêmica - 2023.2

Relatório de Iniciação Científica
Nome do(a) aluno(a): Lorena Brandao De Souza

E-mail do aluno(a): lbds.eng20@uea.edu.br

Orientador(a): Edgard Luciano Oliveira da Silva

E-mail do Orientador(a): elsilva@uea.edu.br

Instituição: Universidade do Estado do Amazonas - UEA

Escola Superior de Tecnologia - EST

Curso: Bacharel em Engenharia Elétrica

Data: 10/01/2024

Título: Contador Up/Down de 16 bits

Resumo:
O projeto "Contador Up/Down de 16 bits", realizado de agosto de 2023 a janeiro de 2024,
visa criar uma solução versátil para sistemas eletrônicos. Ao participar ativamente do IEEE
CASS Tour Manaus 2023, explorei temas cruciais na microeletrônica, organizando minhas
atividades no Trello desde o cadastro em instituições até o estudo profundo de lógica
digital, sistemas de numeração, flip-flops e design de contadores.

O plano de ensino, focado em Verilog, abrangeu desde fundamentos até tópicos

avançados, destacando-se por projetos práticos. A implementação do Contador Up/Down
de 16 bits incluiu especificações detalhadas, design lógico e considerações críticas sobre
overflow e underflow. Destaco a relevância significativa do curso "Cadence – Verilog
language and application v27", que enriqueceu a compreensão prática dos conceitos
aprendidos, sendo essencial para a aplicação eficaz no projeto.

O relatório sublinha a importância crucial da documentação e apresentação do projeto,

além do uso estratégico de ferramentas como EDA Playground e Quartus II da Intel. A
participação no Programa APCI SBMicro fortaleceu a associação às práticas de circuitos
integrados em universidades. Este resumo proporciona uma visão abrangente do projeto,
ressaltando seu contexto temporal, marcos relevantes e a contribuição fundamental do
curso da Cadence para o êxito do empreendimento.

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Metodologia utilizada:

O desenvolvimento do projeto "Contador Up/Down de 16 bits" durante o período de

agosto de 2023 a janeiro de 2024 foi pautado por uma metodologia rigorosa e abrangente.
A seguir, descrevo as etapas detalhadas adotadas:

1. Participação no IEEE CASS Tour Manaus 2023:

Inicialmente, houve participação ativa no evento IEEE CASS Tour Manaus 2023,
realizado nos dias 27 e 28 de julho. As palestras, workshops e visitas técnicas a
laboratórios proporcionam uma imersão no cenário atual da microeletrônica,
estabelecendo uma base sólida para os desdobramentos subsequentes.

2. Organização das Atividades no Trello:

Foi utilizado a plataforma Trello para organizar as atividades do projeto, criando
um backlog que se adaptava dinamicamente ao progresso. Essa abordagem
permitiu uma gestão eficaz do cronograma, com a flexibilidade necessária para
lidar com possíveis mudanças de escopo e prioridades.

3. Etapa 01: Cadastro:

Realizado o cadastro como associado na SBMicro, assegurando a participação
ativa no Programa APCI SBMicro. Além disso, inscrevi-me no EDA Playground para
simulações de Hardware Description Language (HDL) e efetuei o cadastro na Intel
para obtenção do Quartus II, uma ferramenta crucial para o design de FPGA.

4. Etapa 02: Estudos:

Foi dedicado parte significativa do tempo às fundamentais etapas de estudos.
Desde a introdução à lógica digital, sistemas de numeração, até a compreensão
aprofundada de flip-flops e design de contadores. Esses estudos foram essenciais
para a construção de uma base sólida para o desenvolvimento do projeto.

5. Plano de Ensino – Verilog:

Seguindo um plano de ensino estruturado para Verilog ao longo de
aproximadamente 10 semanas, foi explorado desde os fundamentos até tópicos
avançados. O curso abrangeu aspectos cruciais como tipos de dados, operadores,
estruturas de controle, modelagem de nível de porta, registro, testbenches e
projetos práticos.

6. Projeto do Contador Up/Down de 16 bits:

Após adquirir conhecimentos sólidos, foi iniciada a fase prática do projeto,
delineando especificações detalhadas, criando um diagrama esquemático e
implementando a lógica de controle para incremento e decremento.
Considerações críticas sobre overflow e underflow foram incorporadas ao projeto
para garantir robustez.

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 7. Documentação e Apresentação do Projeto:
Reconhecendo a importância da documentação, foram elaborados esquemas
detalhados, descrições claras e resultados consolidados. A apresentação final do
projeto, planejada para janeiro de 2024, será a culminação dessa fase, destacando
as contribuições e a eficiência do Contador Up/Down de 16 bits.

8. Setup Inicial para Projeto e Uso de Ferramentas:

Foi efetuado cadastros em instituições relevantes como SBMicro e Intel,
participando ativamente do Programa APCI SBMicro. A escolha estratégica de
ferramentas como EDA Playground e Quartus II da Intel foi fundamental,
garantindo um ambiente propício para simulações e implementação eficaz.

9. Programas de Capacitação - Cadence – Verilog language and application v27:

Destaco a participação no curso da Cadence, que desempenhou um papel crucial
na consolidação prática dos conceitos de Verilog. Aprofundei-me nas aplicações
específicas do Verilog language e suas implicações na concepção de sistemas
eletrônicos.

Essa metodologia meticulosa assegurou um desenvolvimento progressivo do

projeto, incorporando aprendizados contínuos e aplicações práticas dos
conhecimentos adquiridos ao longo do tempo, culminando em um resultado
robusto e relevante no campo da Microeletrônica.

Descrição das atividades realizadas no período:

Durante o período estipulado, as atividades foram conduzidas de maneira sistemática e
abrangente, envolvendo desde a imersão em eventos técnicos até a implementação
prática do projeto. A seguir, detalha-se as principais atividades realizadas:

1. Participação no IEEE CASS Tour Manaus 2023:

Detalhes: A presença no evento, ocorrido em julho de 2023, proporcionou uma
introdução enriquecedora à microeletrônica. Participou de palestras e workshops
com renomados profissionais e visita técnica a laboratórios, consolidando uma
compreensão abrangente do cenário atual da área.

2. Organização e Estruturação no Trello:

Detalhes: Utilizando a plataforma Trello, foi criado um sistema eficiente de
organização, onde as atividades foram estruturadas em um backlog. Essa
abordagem permitiu uma gestão dinâmica e adaptável ao progresso do projeto,
garantindo flexibilidade diante de mudanças e ajustes necessários.

3. Etapa 01: Cadastro

Detalhes: Realizou os cadastros essenciais para a participação ativa no Programa
APCI SBMicro, na SBMicro como associado, no EDA Playground para simulações
HDL, e na Intel para acesso ao Quartus II. Esses cadastros foram fundamentais para

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 a obtenção de licenças e ferramentas essenciais para o desenvolvimento do
projeto.

4. Etapa 02: Estudos:

Detalhes: Dedicou tempo significativo aos estudos, iniciando pela introdução à
lógica digital, sistemas de numeração, até a exploração detalhada de flip-flops e
design de contadores. Aprofundou-se nas linguagens de descrição de hardware
(Verilog e VHDL), ferramentas de simulação e síntese, preparando a base para as
fases subsequentes.

5. Plano de Ensino – Verilog:

Detalhes: Seguiu o plano de ensino estruturado para Verilog, dedicando cerca de
10 semanas ao estudo intensivo. Cada semana abordou tópicos específicos, desde
a introdução até aspectos avançados, com destaque para projetos práticos. Essa
fase foi crucial para a aquisição de habilidades práticas em Verilog.

6. Projeto do Contador Up/Down de 16 bits:

Detalhes: Iniciou a fase prática do projeto, detalhando especificações, criando o
diagrama esquemático e implementando a lógica de controle para incremento e
decremento. As considerações sobre overflow e underflow foram incorporadas
para garantir robustez e eficácia do contador.

7. Documentação e Apresentação do Projeto (Previsão para Janeiro de 2024):

Detalhes: Reconhecendo a importância da documentação, iniciou a elaboração de
esquemas detalhados, descrições claras e consolidação de resultados. A
apresentação final do projeto está prevista para janeiro de 2024, destacando as
contribuições e eficiência do Contador Up/Down de 16 bits.

8. Setup Inicial para Projeto e Uso de Ferramentas:

Detalhes: Realizou os cadastros estratégicos na SBMicro e na Intel, participando
ativamente do Programa APCI SBMicro. A escolha e integração eficiente de
ferramentas como EDA Playground e Quartus II da Intel foram fundamentais para
um ambiente propício às simulações e implementações necessárias.

9. Programas de Capacitação - Cadence – Verilog language and application v27:

Detalhes: Participou ativamente do curso oferecido pela Cadence, concentrando-
se na aplicação prática do Verilog. Aprofundou-se em suas nuances, adquirindo
habilidades essenciais que se mostraram cruciais para o sucesso e eficácia na
implementação prática do projeto.

Essas atividades, realizadas ao longo do período de agosto de 2023 a janeiro de

2024, refletem uma abordagem abrangente e progressiva no desenvolvimento do
projeto, abordando desde o embasamento teórico até a implementação prática,
com previsão para apresentação final em janeiro de 2024.

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Principais resultados obtidos: Durante o período de agosto de 2023 a janeiro de 2024, as
atividades conduzidas resultaram em conquistas significativas, destacando o alcance dos
objetivos propostos. Os principais resultados obtidos são:

1. Alcance do Objetivo Proposto:

Detalhes: O sucesso no alcance do objetivo primordial do projeto, que consistia na
criação bem-sucedida de um Contador Up/Down de 16 bits, confirma a
versatilidade da solução desenvolvida, adaptável a diversas aplicações.

2. Participação Destacada no IEEE CASS Tour Manaus 2023:

Detalhes: A presença ativa no evento IEEE CASS Tour Manaus 2023 proporcionou
uma imersão valiosa no cenário da microeletrônica, enriquecendo a compreensão
sobre oportunidades e desafios na área.

3. Cumprimento Eficiente das Etapas de Estudo e Capacitação:

Detalhes: A dedicação às etapas de estudo, especialmente no plano de ensino
focado em Verilog e no curso oferecido pela Cadence, resultou em uma
compreensão sólida e prática das linguagens e ferramentas essenciais para o
desenvolvimento do projeto.

4. Desenvolvimento e Implementação do Contador Up/Down de 16 bits:

Detalhes: A implementação do Contador Up/Down de 16 bits seguiu os
parâmetros estabelecidos, incluindo especificações detalhadas, design lógico e
considerações críticas sobre overflow e underflow.

5. Adesão e Participação em Programas Relevantes:

Detalhes: A adesão ao Programa APCI SBMicro e a participação no programa de
capacitação oferecido pela Cadence fortaleceram a conexão com práticas de
circuitos integrados, ampliando a aplicação prática dos conhecimentos adquiridos.

6. Utilização Eficiente de Ferramentas e Plataformas:

Detalhes: O cadastro estratégico nas plataformas como SBMicro, EDA Playground,
e a utilização eficiente de ferramentas como Quartus II da Intel demonstram a
capacidade em empregar recursos tecnológicos de maneira eficaz, contribuindo
para o progresso contínuo do projeto.

7. Preparação para Documentação e Apresentação Final:

Detalhes: O início do processo de documentação, incluindo esquemas detalhados
e descrições claras, posiciona o projeto de maneira sólida para a apresentação
final em janeiro de 2024. Essa fase é crucial para comunicar de maneira eficaz os
resultados e contribuições do trabalho desenvolvido.

8. Contador Up/Down de 16 bits: Aqui estão os códigos desenvolvidos para

implementação do contador.

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 module ContadorUpDown16Bits: Define o módulo Verilog chamado
ContadorUpDown16Bits.

input wire clk: Sinal de clock usado para sincronizar as operações

do contador.

input wire rst: Sinal de reset, quando em nível alto, reinicia o

contador.

input wire up_down: Sinal de controle para determinar se o contador

deve contar para cima (1) ou para baixo (0).

output reg [15:0] contador: Registrador de saída representando o

contador de 16 bits.

always @(posedge clk or posedge rst): Bloco sensível à borda de

subida do sinal de clock ou à borda de subida do sinal de reset.

if (rst) begin: Se o sinal de reset estiver ativo (em nível alto), o

contador é reinicializado para zero.

else begin: Caso contrário, o bloco é executado.

if (up_down) contador <= contador + 1;: Se o sinal de controle up_down

estiver em nível alto, o contador é incrementado.

else contador <= contador - 1;: Se o sinal de controle up_down estiver

em nível baixo, o contador é decrementado.

Este código representa um contador Up/Down de 16 bits em Verilog, que foi

utilizado como parte do projeto na área de semicondutores.
Experimentação e Testes:
Com base nos conhecimentos adquiridos no curso e nos materiais fornecidos, a
equipe conduziu experimentos práticos.
O Exemplo zero foi particularmente valioso para testar a integridade e
funcionalidade de todos os componentes do projeto, incluindo a saída VGA.

Planejamento de Etapas Futuras:

Com a informação e experiência adquirida, houve um planejamento para as
próximas etapas. As funcionalidades previstas para o contador de 16 bits incluem
modos UP e Down, seleção de modo, opções de Clock Externo ou Interno, Controle
de Direção e Registradores configuráveis.
Leitura das Especificações FPGA Cyclone IV

Para começar a desenvolver o projeto foi necessário entender um pouco sobre o

funcionamento da placa FPGA Cyclone IV, com relação às funcionalidades, periféricos etc.
Os resultados obtidos evidenciam não apenas o cumprimento dos marcos estabelecidos,
mas também a capacidade em superar desafios, adquirir conhecimentos relevantes e
transformar esses aprendizados em uma solução prática e funcional. O alcance do objetivo
proposto no prazo estipulado reforça o sucesso do projeto Contador Up/Down de 16 bits,
durante o período analisado.

6
Referências Bibliográficas:
1. O livro "Elementos de Eletrônica Digital" (16ª Edição) de Ivan V. Idoeta e Francisco
G. Capuan.
2. Capacitação na Plataforma Cadence Learning: Support Cadence Login;
3. My training Dashboard - Online Courses.
4. Software para DOwnload FPGA Software Download Center Intel® Quartus® II Web
Edition Design Software Version 13.1 for Windows.
5. Plataforma de Simulação online para sintetizar sistemas Verilog e VHDL, entre
outros EDA Playground.
6. A Sociedade Brasileira de Microeletrônica (SBMicro) é uma entidade sem fins
lucrativos que agrega pesquisadores, professores, profissionais e estudantes
interessados na área de microeletrônica SBMicro - Sociedade Brasileira de
Microeletrônica.
7. Fluxo de trabalho para o projeto Trello Board.
8. ABRAMOVICHI, M.; BREUER, Melvin A.; FRIEDMAN, Arthur D. Digital Testing and
Testable Design. Computer Science Press, New York, v. 10, p. 379-388, 1990.
9. FLOYD, Thomas L. Digital fundamentals: A systems approach. Pearson Higher Ed,
2013.
10. JHA, Niraj K.; KUNDU, Sandip. Testing and reliable design of CMOS circuits.
Springer Science & Business Media, 2012.
11. PEDRONI, Volnei A. Eletrônica Digital Moderna e VHDL. Elsevier Ltda. Editora, Rio
de Janeiro, RJ: 2010. 619 p.
12. TOCCI, R.J., WIDMER, N.S. Sistemas Digitais: Princípios e Aplicações, 11º Ed,
Editora: Prentice Hall. 2017.

Anexos:

1. Imagem - IEEE CASS Tour Manaus 2023

7
2. Imagem: Visita Técnica SENAI.

3. Imagem: Explicação sobre a sala de confecção dos Circuitos Integrados:

Similares à Manufatura da Indústria;

8
 4. Imagem: Uma das etapas no processo de confecção das placas de circuito
integrado;

5. Imagem: Uma das imagens que fazem parte do processo de Manufatura:

Automatic Wire Bonder. Fabricante: FEK Devoltec. Modelo: G5. Função
Principal: União confiável e precisa de fios em dispositivos eletrônicos (Wire
Bonding).

6. Imagem: Engenheira de materiais que estava na sala de confecção destes chips.

9
7. Imagem: Planejamento do projeto e acompanhamento pelo Trello,
utilizado o método Kanban.

8. Imagem: Realizado o cadastro na SBMicro, através do projeto me

encontro associada ao órgão SBMicro.

9. Imagem: Utilização do simulador para testar os devidos códigos.

10
10. Imagem: Utilização do Software Intel Quartus II Web Edition Design
Software Version 13.1 for Windows

11
11. Imagem: Cadence Learning & Support

12. Imagem: O livro "Elementos de Eletrônica Digital" (16ª Edição) de Ivan

V. Idoeta e Francisco G. Capuan;

12
13. Código utilizado na implementação do Contador.

13
 14. Imagem:
Acessórios - Cabos USB.
Placa Cyclone IV FPGA.
Jumpers e cabos de conexão.
Possivelmente, um conjunto de componentes básicos para
experimentação (resistores, capacitores, LEDs, etc.).

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Lorena Brandão de Souza Edgard Luciano Oliveira da Silva
Nome e assinatura do Aluno Nome e assinatura do Orientador

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