Estudo Do Chaveamento Por Vetores Espaciais em Modulação Por Largura de Pulso em Conversores Multiníveis

ESTUDO DO CHAVEAMENTO POR VETORES ESPACIAIS EM MODULAO
POR LARGURA DE PULSO EM CONVERSORES MULTINVEIS

Fernando Jos Giffoni da Silva

DISSERTAO SUBMETIDA AO CORPO DOCENTE DA COORDENAO DOS
PROGRAMAS DE PS-GRADUAO DE ENGENHARIA DA UNIVERSIDADE
FEDERAL DO RIO DE JANEIRO COMO PARTE DOS REQUISITOS
NECESSRIOS PARA A OBTENO DO GRAU DE MESTRE EM CINCIAS EM
ENGENHARIA ELTRICA

Aprovada por:

__________________________________________
Prof. Maurcio Aredes, Dr.-Ing.

__________________________________________
Prof. Lus Guilherme Barbosa Rolim, Dr.-Ing

__________________________________________
Prof. Pedro Gomes Barbosa, D. Sc.

RIO DE JANEIRO, RJ BRASIL
JULHO DE 2008
ii

GIFFONI DA SILVA, FERNANDO JOS
Estudo do Chaveamento por Vetores
Espaciais em Modulao por Largura de
Pulso em Conversores Multinveis [Rio de
Janeiro] 2008
XII, 130 p. 29,7 cm (COPPE/UFRJ,
M.Sc., Engenharia Eltrica, 2008)
Dissertao - Universidade Federal do
Rio de Janeiro, COPPE
1. Conversores Multinveis
2. Vetor Espacial (Space Vector)
3. Filtro Ativo Paralelo
I. COPPE/UFRJ II. Ttulo (srie)

iii

Dedico este trabalho a Deus, aos
meus pais e a minha esposa.
iv
AGRADECIMENTOS

Agradeo a DEUS em primeiro lugar, por cuidar da minha vida com amor e
dedicao, estando sempre atento as minhas necessidades, me proporcionando nos
momentos mais difceis da vida fora, f e perseverana, e nos momentos mais felizes
da vida humildade, amigos e amor.
Agradeo aos meus pais, FRANCISCO JOS e REGINA CLIS, pela
confiana, amor, dedicao e educao em mim depositados, em meio s limitaes e
dificuldades que em muitos momentos fomos submetidos.
Agradeo aos meus irmos, FELIPE JOS e FABRCIO JOS, por suas
presenas sempre marcantes e especiais, estando ao meu lado em todos os momentos.
Agradeo a minha amada esposa FABIANA FERNANDES, que atravs de seu
amor no permitiu que o desnimo me vencesse, por sua dedicao, pacincia e cuidado
com todos os detalhes e desafios encontrados ao longo deste trabalho.
Agradeo aos amigos, a famlia ELEPOT e aos irmos da IMAPJC que sempre
estiveram presentes e quando solicitados em momento algum se ausentaram,
contribuindo de forma significativa para o desenvolvimento deste trabalho.
Por ltimo, porm no menos importante, agradeo ao mestre MAURCIO
AREDES, pela ateno e confiana que foram os responsveis pela concretizao deste
trabalho.

v
Resumo da Dissertao apresentada COPPE/UFRJ como parte dos requisitos
necessrios para a obteno do grau de Mestre em Cincias (M.Sc.)

ESTUDO DO CHAVEAMENTO POR VETORES ESPACIAIS EM MODULAO
POR LARGURA DE PULSO EM CONVERSORES MULTINVEIS


Julho/2008

Orientador: Maurcio Aredes

Programa: Engenharia Eltrica

Neste trabalho so apresentadas estratgias de chaveamento para conversores
multinveis baseadas na modulao por vetores espaciais em grandezas de fase abc.
Estas estratgias so aplicadas no comando do inversor multinvel do filtro ativo
paralelo de potncia, realizando a compensao harmnica das correntes no lineares
demandada pela carga. Os controladores do chaveamento foram desenvolvidos
individualmente para cada tipo de topologia de conversores multinvel, respeitando suas
caractersticas e limitaes.
O trabalho descreve como os controladores do chaveamento por vetores
espaciais determinam os tempos disparo das chaves semicondutoras dos conversores
multinveis estudados. A distoro harmnica total das correntes na fonte foi
comparada, considerando o nmero de nveis dos conversores multinveis e das
topologias estudadas.
vi
Abstract of Dissertation presented to COPPE/UFRJ as a partial fulfillment of the
requirements for the degree of Master of Science (M.Sc.)

STUDY OF SPACE VECTOR SWITCHING IN PULSE WIDTH MODULATION TO
MULTILEVEL CONVERTERS


July/2008

Advisor: Maurcio Aredes

Department: Electrical Engineering

This work presents some switching strategies to multilevel converters based on
space vector modulation directly in the abc- phase modes. These strategies are applied
in order to drive a multilevel inverter of a shunt active filter to accomplish the harmonic
compensation of a non-linear load current. The switching controller have been
developed individually for each kind of multilevel converters topology, respecting theirs
characteristics and limitations.
This work describes how the drivers of space vector switching by determining
the time of the shooting the multilevel converters. The total harmonic distortion of the
current source was compared, considering the number of levels of converters and
multilevel topologies studied.

vii
SUMRIO
1 INTRODUO.................................................................................................................. 1
1.1 IDENTIFICAO DO PROBLEMA ............................................................................. 2
1.2 MOTIVAO PARA O TRABALHO........................................................................... 2
1.3 OBJETIVOS DO TRABALHO....................................................................................... 3
1.4 SNTESE DO TRABALHO............................................................................................ 4
2 CONVERSORES MULTINVEIS ................................................................................... 5
2.1 CONVERSOR COM PONTO DE NEUTRO GRAMPEADO ....................................... 7
2.2 CONVERSOR COM CAPACITOR GRAMPEADO.................................................... 10
2.3 CONVERSOR MULTINVEIS COM MDULOS EM CASCATA ........................... 13
2.4 OUTRAS TOPOLOGIAS MULTINVEIS................................................................... 15
2.5 CONCLUSES PARCIAIS .......................................................................................... 18
3 FILTRO ATIVO PARALELO ....................................................................................... 20
3.1 PRINCPIO DE FUNCIONAMENTO.......................................................................... 21
3.2 CIRCUITO DE POTNCIA.......................................................................................... 22
3.3 CIRCUITO DE CONTROLE........................................................................................ 23
4 CHAVEAMENTO MULTINVEL SPACE VECTOR ................................................ 30
4.1 CLASSIFICAO DAS ESTRATGIAS DE MODULAO .................................. 31
4.2 PRINCPIOS DA MODULAO POR LARGURA DE PULSO PWM.................. 32
4.3 MODULAO SPACE VECTOR PWM SVPWM.................................................. 33
4.4 COMPARADOR MULTINVEL SPACE VECTOR.................................................... 36
4.5 CONTROLADOR SVPWM MULTINVEL ................................................................ 44
4.6 CONTROLADOR SVPWM MULTINVEL CAPACITOR GRAMPEADO............ 68
4.7 CONTROLADOR SVPWM MULTINVEL CLULAS EM CASCATA................ 75
5 RESULTADOS DAS SIMULAES ........................................................................... 79
5.1 CIRCUITOS DE CONTROLE IMPLEMENTADOS................................................... 81
5.2 ESTRATGIA DE CHAVEAMENTO SVPWM......................................................... 83
5.3 SIMULAO CONVERSORES 3-NVEIS NPC........................................................ 86
5.4 SIMULAO CONVERSORES 5-NVEIS NPC........................................................ 94
5.5 SIMULAO CONVERSORES 3-NVEIS CAPACITOR FLUTUANTE............... 103
5.6 SIMULAO CONVERSORES 7-NVEIS MDULOS EM CASCATA................ 106
5.7 SIMULAO CONVERSORES 9-NVEIS MDULOS EM CASCATA................ 111
5.8 CONCLUSES PARCIAIS ........................................................................................ 115
6 CONCLUSO GERAL ................................................................................................. 120
6.1 CONCLUSES............................................................................................................ 120
6.2 TRABALHOS FUTUROS........................................................................................... 121
REFERNCIAS BIBLIOGRFICAS.................................................................................. 123
APNDICE A.......................................................................................................................... 127
TEORIA P-Q......................................................................................................................... 127
APNDICE B.......................................................................................................................... 129
FUNO DHT ..................................................................................................................... 129
viii
LISTA DE FIGURAS
Figura 2-1: a) Brao de conversor 2 nveis; b) Brao de conversor 3 nveis; c) Brao de
conversor n nveis; ........................................................................................................ 6
Figura 2-2: a) Brao de um conversor 3 nveis NPC; b) Brao de um conversor 5 nveis
NPC .................................................................................................................................. 7
Figura 2-3: a) Brao de um conversor 3 nveis Capacitor Flutuante; b) Brao de um
conversor 5 nveis Capacitor Flutuante .......................................................................... 11
Figura 2-4: Brao de conversores em Cascata 9 nveis.................................................. 14
Figura 2-5: Estrutura Multinvel do Conversor Generalizado P2 .................................. 16
Figura 2-6: Brao de um Conversor 9 nveis com Mdulos Hbridos ........................... 17
Figura 2-7: Brao de um Conversor Multinvel com Mdulos Hbridos Assimtricos . 18
Figura 3-2: Princpio de Funcionamento do Filtro Ativo Paralelo................................. 21
Figura 3-3: Diagrama Bsico dos Controles do Filtro Ativo Paralelo ........................... 22
Figura 3-4: Circuito de Sincronismo - PLL.................................................................... 24
Figura 3-5: Circuito do Detector de Tenses de Sequncia Positiva V
+1
.................... 26
Figura 3-6: Circuito de Controle das Correntes de Compensao ................................. 27
Figura 3-7: Controlador do Elo de Corrente Contnua................................................... 28
Figura 4-1: Moduladores Multinveis............................................................................. 31
Figura 4-2: Representao do Vetor Girante nos Eixos ............................................ 35
Figura 4-3: Diagramas Vetoriais: a) 2 Nveis; b) 3 Nveis; c) 5 Nveis ......................... 36
Figura 4-4: Combinaes de Chaveamento Possveis de um Conversor 2 Nveis......... 37
Figura 4-5: Combinaes dos Vetores de Chaveamento do Conversor 2 Nveis........... 38
Figura 4-6: Diagrama de Controle do Comparador 2 Nveis SVPWM em Grandezas de
fase abc........................................................................................................................... 39
Figura 4-7: Determinao do Chaveamento do Controlador SVPWM.......................... 40
Figura 4-8: Diagrama Vetorial 3 Nveis......................................................................... 41
Figura 4-9: Diagrama de Controle do Comparador 3 Nveis SVPWM em Grandezas de
fase abc........................................................................................................................... 42
Figura 4-10: Configurao do Comparador 3 Nveis ..................................................... 42
Figura 4-11: Comparao e Determinao do Chaveamento 3 Nveis .......................... 43
Figura 4-12: Disparo das Chaves Semicondutoras......................................................... 43
Figura 4-13: Diagrama Genrico de Controle do Comparador SVPWM em Grandezas
de fase abc ...................................................................................................................... 43
Figura 4-14: Diagramas Vetoriais de Conversores Multinveis ..................................... 45
Figura 4-15: Combinaes Possveis do Conversor 5 Nveis NPC................................ 46
Figura 4-25: Representao das Regies do Hexgono ................................................. 48
ix
Figura 4-30: Sequncia de Chaveamento dos Vetores Espaciais................................... 49
Figura 4-31: Etapas de Funcionamento do Algoritmo SVPWM.................................... 49
Figura 4-32: Representao Comutaes Possveis no SVPWM................................... 50
Figura 4-33: Representao do Vetor de Referncia em Grandezas de fase abc........... 54
Figura 4-34: Etapas de Funcionamento do Algoritmo SVPWM em Grandezas de fase
abc .................................................................................................................................. 62
Figura 4-35: Controlador 2 Nvei SVPWM em Grandezas de fase abc......................... 62
Figura 4-36: Diagramas Espaciais dos Vetores de Chaveamento SVPWM convencional
........................................................................................................................................ 64
Figura 4-37: Diagramas Espaciais dos Vetores de Chaveamento SVPWM desenvolvido
........................................................................................................................................ 64
Figura 4-38: Controlador Multinvel SVPWM em Grandezas de fase abc.................... 65
Figura 4-39: Princpio de Comparao do Chaveamento SVPWM em Grandezas de fase
abc .................................................................................................................................. 66
Figura 4-40: Princpio de Comparao do Chaveamento SVPWM na Tcnica: a) PD; b)
POD................................................................................................................................ 67
Figura 4-41: Tcnicas de Defasagem das Portadoras Triangulares................................ 67
Figura 4-42: Tcnica de Defasagem APSD.................................................................... 68
Figura 4-43: Conversor 3 Nveis Capacitor Flutuante.................................................... 69
Figura 4-44: Estados de Operao do Inversor 3 Nveis Capacitor Flutuante ............... 70
Figura 4-45: Modelo do Circuito Equivalente do Conversor 3 Nveis Capacitor
Flutuante ......................................................................................................................... 72
Figura 4-46: Controlador de Karnaugh 3 Nveis ............................................................ 73
Figura 4-47: Condies do Chaveamento no Mapa de Karnaugh.................................. 74
Figura 4-48: Circuitos Lgicos de Comando dos Disparos por Brao do Conversor .... 75
Figura 4-49: Conversor Monofsico Multinvel em Cascata Genrico.......................... 76
Figura 4-50: Princpio de Defasagem entre as Portadoras Triangulares ........................ 77
Figura 4-51: Controlador SVPWM Multinvel de Mdulos em Cascata em Grandezas de
fase abc........................................................................................................................... 78
Figura 5-1: Circuito de Potncia sem o Conversor Multinvel....................................... 80
Figura 5-2: Implementao do Circuito de Sincronismo - PLL..................................... 81
Figura 5-3: Implementao do Circuito Detector de Sequncia Positiva....................... 82
Figura 5-4: Implementao do Clculo das Correntes de Compensao ....................... 83
Figura 5-5: Implementao do Circuito de Chaveamento SVPWM em Grandezas de
fase abc........................................................................................................................... 83
Figura 5-6: Implementao do Algoritmo da Determinao da Regio......................... 84
Figura 5-7: Implementao da Tabela de Localizao da Regio.................................. 85
Figura 5-8: Implementao da Tabela dos Tempos de Chaveamento............................ 85
x
Figura 5-9: Determinao do Ciclo de Trabalho dos Vetores para Regio I ................. 86
Figura 5-10: Inicializao da Simulao do Conversor 3 Nveis NPC .......................... 87
Figura 5-11: Correntes na Fonte e Tenses na Carga Comparador SVPWM............. 88
Figura 5-12: Correntes de Compensao (ideais x reais) Comparador SVPWM....... 88
Figura 5-13: Correntes na Fonte, Carga e Filtro na fase a ......................................... 89
Figura 5-14: Tenso na Carga e Corrente na Fonte........................................................ 89
Figura 5-15: Tenso no Elo CC Comparador SVPWM.............................................. 90
Figura 5-16: Implementao do Chaveamento Interpolado SVPWM............................ 91
Figura 5-17: Configurao das Defasagens das Portadoras na Tcnica APOD............. 91
Figura 5-18: Configurao das Defasagens das Portadoras na Tcnica PD................... 92
Figura 5-19: Tenso no Elo CC, Correntes na Fonte e Tenso na Carga SVPWM
APOD............................................................................................................................. 93
Figura 5-20: Tenso no Elo CC, Correntes na Fonte e Tenso na Carga SVPWM PD
........................................................................................................................................ 94
Figura 5-21: Inicializao da Simulao do Conversor 5 Nveis NPC .......................... 95
Figura 5-22: Implementao da Interpolao do Chaveamento 5 Nveis SVPWM....... 96
Figura 5-23: Configurao das Defasagens das Portadoras na Tcnica APOD............. 97
Figura 5-24: Configurao das Defasagens das Portadoras na Tcnica POD................ 98
Figura 5-25: Configurao das Defasagens das Portadoras na Tcnica APSD.............. 99
Figura 5-26: Configurao das Defasagens das Portadoras na Tcnica PD................. 100
APOD........................................................................................................................... 101
POD.............................................................................................................................. 101
APSD............................................................................................................................ 102
PD................................................................................................................................. 102
Figura 5-31: Inicializao da Simulao do Conversor 3 Nveis Capacitor Flutuante 103
Figura 5-32: Sinais de Controle do Chaveamento Karnaugh SVPWM....................... 104
Figura 5-33: Implementao do Controle dos Disparos do Controlador ..................... 104
Figura 5-34: Tenso no Elo CC, Correntes na Fonte e Tenso na Carga Karnaugh
SVPWM....................................................................................................................... 105
Figura 5-35: Correntes na Carga, Fonte e Filro na fase a Karnaugh SVPWM...... 105
Figura 5-36: Tenses nos Capacitores de Grampeamento ........................................... 106
Figura 5-37: Implementao dos Conversores 7 Nveis em Cascata ........................... 106
Figura 5-38: Controle dos Sinais de Referncia e Elo C.C. ......................................... 107
xi
Figura 5-39: Implementao da Interpolao do Chaveamento 7 Nveis em Cascata . 109
Figura 5-40: Tenso no Elo CC, Correntes na Fonte e Tenso na Carga Controlador 7
Nveis em Cascata SVPWM......................................................................................... 110
Figura 5-41: Correntes na Carga, Fonte e Filtro na fase a Cascata 7 Nveis......... 110
Figura 5-42: Implementao do Conversor 9 Nveis em Cascata ................................ 111
Figura 5-43: Controle dos Sinais de Referncia, Elo C.C. e Chaveamento 9 Nveis... 113
Figura 5-44: Tenso no Elo CC, Correntes na Fonte e Tenso na Carga Controlador 9
Nveis em Cascata SVPWM......................................................................................... 114
Figura 5-45: Corrente na Carga, Fonte e Filtro na fase a Cascata 9 Nveis........... 114
Figura 5-46: Grfico do DHT entre as Simulaes ...................................................... 117
Figura 5-47: Grfico de Comparao do DHT das Simulaes 3 Nveis..................... 118
Figura 5-48: Grfico de Comparao do DHT das Simulaes 5 Nveis..................... 118
Figura 5-49: Comparao do DHT entre as Tcnicas APOD, POD, APSD e PD....... 119

xii
LISTAS DE TABELAS
Tabela 2-1: Combinaes do conversor 5 nveis NPC................................................... 10
Tabela 2-2: Combinaes do conversor 5 nveis Capacitor Flutuante ........................... 12
Tabela 2-3: Caractersticas das Topologias Multinveis................................................. 18
Tabela 2-4: Nmero de Componentes de cada Topologia Multinvel............................ 19
Tabela 4-1: Estados de Chaveamento de um Coversor 2 Nveis.................................... 38
Tabela 4-3: Relao entre a varivel Soma e a Regio do hexgono............................. 53
Tabela 4-6: Relao dos Tempos de Chaveamento com a Regio................................. 61
Tabela 4-7: Ciclos de Trabalho Definidos por Regio................................................... 61
Tabela 5-1: Comparao entre as Simulaes da Distoro Harmnica Total ............ 116

1
1 INTRODUO
constante desenvolvimento tecnolgico industrial, e na interseco das
reas da engenharia eltrica e eletrnica, muitos equipamentos tem sido
desenvolvidos para garantir a confiabilidade dos sistemas eltricos e solucionar
problemas.
A maioria dos equipamentos eletrnicos realiza algum tipo de converso de
energia eltrica para funcionar, sendo este tipo de equipamento considerado como uma
carga no-linear, devido ao fato da converso de energia eltrica ser realizada atravs de
componentes eletrnicos baseados na tecnologia de semicondutores.
O conceito de equipamentos Custom Power aplicados em sistemas de
distribuio de energia eltrica foi introduzido por Hingorani [1], com objetivo de
garantir qualidade e confiabilidade da energia eltrica disponibilizada ao consumidor de
energia eltrica.
Muitos consumidores industriais utilizam filtros passivos sintonizados para
atenuar distores harmnicas e banco de capacitores para corrigir o fator de potncia
de suas redes eltricas. O projeto destes bancos de capacitores realizado em funo da
freqncia fundamental da rede eltrica, permitindo a propagao da distoro
harmnica, com isso, pode ocorrer ressonncia entre as indutncias do sistema eltrico e
do banco de capacitores.
Com o aumento considervel das cargas no-lineares no sistema eltrico e a
adio de elementos passivos como filtros e bancos de capacitores, tem aumentado os
problemas causados por propagaes harmnicas na rede de distribuio de energia
eltrica.
Na dcada de 70 foi introduzido o conceito de filtro ativo, este consiste em um
equipamento capaz de sintetizar e entregar ao sistema eltrico, tenses e correntes
harmnicas de mesma amplitude em oposio de fase em relao s tenses e correntes
harmnicas presentes nas cargas no-lineares conectadas ao sistema eltrico [2].
O filtro ativo atravs de um conversor eletrnico de potncia gera as tenses e
correntes de compensao fornecidas por um circuito de controle atravs de uma
estratgia de chaveamento. A tcnica de chaveamento responsvel pela converso da
O
2
forma de onda de referncia gerada pelo circuito de controle, em uma combinao de
estados lgicos das chaves semicondutoras do inversor no domnio do tempo [3].
1.1 IDENTIFICAO DO PROBLEMA
Existem limitaes em relao ao nvel de tenso e potncia para as solues
baseadas na eletrnica de potncia. Os conversores dois nveis convencionais so
limitados principalmente pela tenso nas quais as chaves semicondutoras presentes no
inversor so submetidas.
Toda chave semicondutora de potncia possui um limite na tenso aplicada a
esta. Mesmo quando a tenso aplicada elevada, mas no excedido o limite, ocorre
um aumento de estresse na chave semicondutora reduzindo sua eficincia [4].
Para permitir que as solues desenvolvidas pela rea de eletrnica de potncia
possam ser aplicadas em nveis maiores de tenso foram desenvolvidos conversores
multinveis [5].
Com o aumento do nmero de cargas no-lineares no sistema eltrico, distores
harmnicas se propagam pela rede eltrica. Com objetivo de minimizar o contedo
harmnico presente no chaveamento vrias tcnicas foram desenvolvidas que reduzem
as perdas eltricas nas chaves semicondutoras e o contedo harmnico gerado no
chaveamento.
Para que a tcnica Space Vector Pulse Width Modulation SVPWM pudesse ser
aplicada em inversores multinveis, os controladores propostos foram desenvolvidos.
Esta tcnica de chaveamento proporciona um chaveamento mais preciso que a tcnica
Pulse Width Modulation PWM convencional, que tambm pode ser aplicada em
conversores multinveis.
No entanto, inicialmente esta tcnica foi desenvolvida em coordenadas
ortogonais nos eixos , o que dificulta a compreenso do chaveamento vetorial por
muitas pessoas. Para simplificar e aproximar os conceitos vetoriais do maior nmero
possvel de pessoas, os controladores SVPWM foram desenvolvidos em grandezas de
fase abc.
1.2 MOTIVAO PARA O TRABALHO
Recentemente com o uso intensivo de equipamentos considerados como cargas
no-lineares e a ampliao dos nveis de tenso, corrente e freqncia das chaves
3
semicondutoras, existe maior interesse em solues baseadas em eletrnica de potncia
para melhorar a qualidade da energia eltrica disponvel para os consumidores.
Os conversores multinveis comearam a receber maior ateno em 1980 com
Nabae et al [6], que introduziu o conversor trs nveis Neutral Point Clamped NPC,
que possui algumas vantagens quando comparado ao conversor dois nveis. No incio da
dcada de 90 os conceitos aplicados aos conversores NPC trs nveis, foram expandidos
e novas topologias com trs ou mais nveis foram desenvolvidas.
Existem muitas formas de comandar os disparos das chaves semicondutoras
presentes nos inversores de potncia, onde a mais utilizada das tcnicas de chaveamento
em conversores eletrnicos de potncia conhecida como Modulao por Largura de
Pulso ou Pulse Width Modulation PWM. Esta teoria de modulao tem-se constitudo
uma importante rea de pesquisa na eletrnica de potncia por mais de trs dcadas.
Entretanto, existe uma grande tendncia no aperfeioamento dos conceitos e
estratgias baseadas na tcnica de chaveamento PWM, desde 1970 [7]. Isto ocorre,
devido ao objetivo principal de reduo da distoro harmnica, ao aumento da
amplitude de sada para dada freqncia de chaveamento e ao desenvolvimento das
estratgias de modulao para os ajustes de diferentes topologias de conversores.
O trabalho objeto desta dissertao concentra-se no desenvolvimento e pesquisa
de filtro ativo de potncia em paralelo, com a funo de drenar correntes harmnicas e
corrigir o fator de potncia do sistema. Este trabalho implementou em um simulador o
filtro ativo paralelo em diversas topologias multinveis utilizando como base a tcnica
de chaveamento Space Vector PWM ou SVPWM, onde foram desenvolvidos vrios
controladores SVPWM de acordo com a topologia multinvel implementada, sendo que
estes controladores embora baseados na tcnica SVPWM foram desenvolvidos
diretamente a partir das grandezas de fase abc, ao invs do uso de sua transformao
para coordenadas - .
1.3 OBJETIVOS DO TRABALHO
Atualmente com o aumento da potncia das plantas industriais e dos nveis de
tenso do sistema eltrico, os conversores multinveis podem ser utilizados com soluo
para problemas em aplicaes de alta tenso e potncia. As chaves semicondutoras
presentes neste tipo de conversores no so submetidas aos elevados nveis de tenso
devido caracterstica construtivas dos conversores multinveis.
4
A pesquisa desenvolvida tem como objetivo desenvolver e analisar o controle
dos disparos das chaves semicondutoras presentes nas topologias multinveis em
conversores NPC, conversores com Mdulos em Cascata e conversor com Capacitores
Flutuantes. Este controle ser baseado na tcnica SVPWM em grandezas de fase abc,
para que o controle vetorial por vetores espaciais (Space Vector) seja mais amigvel e
simples em relao ao Space Vector convencional desenvolvido em coordenadas .
Os controladores SVPWM so aplicados a um filtro ativo paralelo, e o controle
do chaveamento associado a cada controlador ser detalhado permitindo melhor
compreenso do chaveamento vetorial adotado em cada topologia multinvel.
1.4 SNTESE DO TRABALHO
No segundo captulo realizada uma reviso nas principais topologias de
conversores multinveis, onde algumas de suas vantagens em relao aos conversores
dois nveis convencionais so abordadas, assim como, algumas diferenas entre as
topologias revisadas.
Realizada a reviso nas topologias multinveis, o terceiro captulo responsvel
pela descrio do princpio de funcionamento do filtro ativo paralelo, seus circuitos de
controle e circuito de potncia.
No quarto captulo, so desenvolvidos os controladores responsveis pelo
disparo das chaves semicondutoras presentes no circuito de potncia dos inversores
multinveis. Um controlador SVPWM em grandezas de fase abc foi desenvolvido para
cada tipo de topologia multinvel: NPC, Capacitores Flutuantes e Mdulos em Cascata.
Realizada descrio de cada controlador, no quinto captulo so descritas como
foram realizadas as simulaes e como os resultados foram obtidos para cada um dos
controladores propostos em cada topologia.
O sexto captulo dedicado a concluso do trabalho, sugestes para trabalhos
futuros e comentrios sobre os resultados e topologias envolvidas na implementao do
filtro ativo paralelo com inversores multinveis.
5
2 CONVERSORES MULTINVEIS
os ltimos anos, a indstria tem demandado equipamentos eletrnicos de
alta potncia, os quais atualmente atingiram o nvel dos megawatt. Estes
equipamentos de alta potncia podem ser aplicados em acionamentos de motores na
ordem de grandeza de potncia em megawatt, em maioria estes motores so alimentados
por circuitos de mdia tenso [8][9]. Atualmente, para nveis mdios de tenso, no
aconselhvel a conexo direta de uma nica chave semicondutora de potncia.
Para diminuir o stress nas chaves semicondutoras conectadas aos nveis mdios
de tenso, esto sendo desenvolvidos conversores eletrnicos de potncia multinveis,
reduzindo as tenses nas quais so conectadas as chaves semicondutoras de potncia,
possibilitando o acionamento de cargas com elevado nvel de potncia.
Neste captulo, a tecnologia dos conversores multinveis eletrnicos de potncia
ser mostrada como alternativa em aplicaes de solues baseadas na eletrnica de
potncia para mdia e alta tenso. Subsequentemente, tambm sero mostradas algumas
das topologias de conversores multinveis eletrnicos de potncia, mais conhecidas
como o inversor com diodo grampeado no ponto de neutro (Neutral Point Clamped
NPC), inversor com capacitor grampeado (flying capacitor), e inversores multiclulas
em cascata com fonte em corrente contnua separadas (cascata multilevel). Outras
topologias para conversores multinveis eletrnicos de potncia tambm sero
discutidas neste captulo.
Em diversas topologias multinveis, medida que o nmero de nveis aumenta, a
taxa de distoro harmnica total da tenso de sada diminui. Entretanto, o nmero de
dispositivos de potncia tambm aumenta, refletindo no acrscimo da complexidade e o
custo de todo sistema [10].
Contudo, inversores multinveis assimtricos que apresentam ao menos uma
fonte de tenso com valor diferente das demais fontes tm sido utilizados para sintetizar
formas de onda com maior nmero de nveis, sem aumentar o nmero de dispositivos de
potncia [11]. Embora a tenso de sada apresente um maior nmero de nveis, os
dispositivos de potncia dos diferentes mdulos H-Bridge (inversor monofsico em
ponte completa) so submetidos a nveis distintos de tenso.
N
6
Em [12] foi proposto um inversor multinvel hbrido, onde os inversores
conectados em srie tm as fontes de tenso configuradas na razo 2:1 (Vcc, 2Vcc,
4Vcc, ... , 2
(n-1)
Vcc), que utilizam vrios tipos de dispositivos de comutao,
consequentemente so comandados de forma diferenciada. Esta topologia sintetiza um
maior nmero de nveis com o mesmo nmero de fontes de tenso em corrente contnua
CC e dispositivos semicondutores do inversor multinvel em cascata convencional e
aproveita as vantagens dos diferentes dispositivos de comutao.
As caractersticas mais fortes dos conversores multinveis so:
Gerao de tenses de sada com baixa distoro e baixo dv/dt;
Drenagem da corrente de entrada com baixa distoro harmnica;
Gerao de pequena tenso de modo comum, reduzindo o desgaste nos
rolamentos do motor. Quando utilizados mtodos de modulao adequados, as
tenses de modo comum podem ser eliminadas [13];
Podem operar com baixa freqncia de chaveamento e menores perdas.
O diagrama esquemtico de um brao de um inversor com diferentes nmeros de
nveis mostrado na Figura 2-1, onde os dispositivos semicondutores de potncia so
representados por chaves ideais com vrias posies.
Um inversor dois nveis possui tenso de sada com dois valores (nveis), em
relao ao terminal negativo do capacitor, enquanto que o inversor trs nvel possui
tenso de sada com trs valores e assim em diante dependendo do nmero de nveis do
inversor [14].

Figura 2-1: a) Brao de conversor 2 nveis; b) Brao de conversor 3 nveis; c) Brao de conversor
n nveis;
7
Considerando que m o nmero de nveis da tenso de fase em relao ao
terminal negativo do inversor, o nmero de nveis entre as tenses de duas fases da
carga k [14].
2 1 k m = + (2.1)
O nmero de nveis da tenso de fase em relao ao neutro de uma carga
trifsica conectada em estrela p [14].
2 1 p k = (2.2)
Uma desvantagem dos inversores multinveis o grande nmero de chaves
semicondutoras utilizadas. Em baixas tenses, os conversores multinveis podem ser
utilizados e conseqentemente o custo dos semicondutores ativos no muito superior
quando comparado com o caso dos inversores dois nveis [14].
Outra desvantagem o fato de que pequenos nveis de tenso so normalmente
gerados por fontes de tenso isoladas ou bancos de capacitores srie. Fontes de tenso
isoladas podem nem sempre estar disponveis e capacitores srie precisam de uma
tenso de balanceamento para equalizao do elo CC [14].
2.1 CONVERSOR COM PONTO DE NEUTRO GRAMPEADO
O conceito de inversor multinvel utilizando diodos grampeados foi introduzido
em 1981 [14], com a proposta de um inversor trs nveis, que foi posteriormente
denominado de inversor com ponto de neutro grampeado (NPC Neutral Point
Clamped).

Figura 2-2: a) Brao de um conversor 3 nveis NPC; b) Brao de um conversor 5 nveis NPC
8
O conversor trs nveis com ponto de neutro grampeado (NPC) da Figura 2-2(a),
mostra que o barramento CC do conversor dividido em trs nveis pelos dois
capacitores conectados em srie, C
1
e C
2
. O ponto n entre os dois capacitores pode ser
considerado como ponto de neutro. A tenso de sada V
an
possui trs estados: V
dc
/2, 0, -
V
dc
/2 [14].
Para se obter o nvel de tenso V
dc
/2, as chaves semicondutoras S
1
e S
2
precisam
estar ligadas (em posio fechada). De forma anloga, para se alcanar o nvel de tenso
V
dc
3
e S
4
precisam estar ligadas (em posio fechada).
Sendo assim, para se obter o nvel zero de tenso, as chaves semicondutoras S
2
e S
3

precisam estar ligadas.
Para este circuito admite-se que os pares de chaves semicondutoras (S
1
e S
3
) e
(S
2
e S
4
) sejam complementares, ou seja, estando uma das chaves do par ligada (em
posio fechada), a outra obrigatoriamente deve estar desligada (em posio aberta)
[14].
A principal diferena entre o conversor trs nveis NPC e o conversor
convencional de dois nveis NPC, so os diodos D
1
e D
2
. Estes dois diodos grampeiam a
tenso na chave semicondutora para o valor de metade da tenso do barramento CC.
Quando ambas as chaves S
1
e S
2
esto na posio ligada a tenso entre o ponto a
e o ponto 0 (zero) V
dc
, e com isso, V
a0
= V
dc
. Neste caso, D
2
equilibra a tenso
dividida entre S
3
e S
4
, com S
3
bloqueando a tenso no capacitor C
1
e S
4
bloqueando a
tenso no capacitor C
2
[14].
A principal diferena entre V
an
e V
a0
a tenso no capacitor C
2
, o qual V
dc
/2.
Se a sada for obtida entre os pontos a e 0, ento, o circuito pode tornar-se um conversor
CC/CC, o qual possui trs tenses de sada: V
dc
, V
dc
/2 e 0 [14].
A Figura 2-2(b) mostra um conversor cinco nveis NPC no qual o barramento de
corrente contnua constitudo por quatro capacitores, C
1
, C
2
, C
3
e C
4
. Considerando o
barramento com tenso de V
dc
, a tenso de cada capacitor deve ser V
dc
/4, e cada
dispositivo eletrnico de potncia deve ter a tenso limitada para V
dc
/4 atravs dos
diodos de grampeamento [14].
Observando o conversor cinco nveis NPC verifica-se que a disposio dos
diodos que limitam o valor da tenso sobre os dispositivos eletrnicos mais complexa,
comparando-a ao conversor trs nveis NPC. No comando da operao do conversor
cinco nveis NPC ocorrem determinadas situaes em que o nvel de tenso nos quais os
diodos so submetidos pode alcanar at trs vezes o valor mximo de tenso V
dc
/4[16].
9
A situao citada anteriormente ocorre quando as chaves semicondutoras S
1
, S
2
,
S
3
e S
4
esto ligadas e o diodo D
5
submetido a 3V
dc
/4, devido a soma dos valores de
tenses dos capacitores C
1
, C
2
e C
3
. Para esta situao o diodo D
1
est submetido a
V
dc
/4 existente no capacitor C
1
[14][16].
Assumindo que todos os diodos do conversor possuam os mesmos limites
mximos de tenso estabelecidos pelas chaves semicondutoras, o diodo D
5
deveria ser
formado por um conjunto de trs diodos conectados em srie, conforme mostrado na
Figura 2-2(b) [14].
Esta condio eleva o nmero de componentes utilizados em conversores
multinveis NPC a um nmero igual ao mostrado na equao (2.3) que considera o
nmero de componentes de um conversor trifsico, o que aumenta muito o custo desta
topologia multinvel de conversores. importante citar que neste nmero no esto
contidos os componentes requeridos para implementar as fontes de tenso, que so
necessrios em aplicaes com transferncia de potncia ativa.
Este nmero representa a soma dos quadrados de m. Quando m
suficientemente alto, o nmero de diodos requeridos tornar invivel a implementao
[10][14].
( ) ( ) 3 1 2 m m (2.3)
Considerando o ponto n como ponto de referncia para tenso de sada existem
cinco combinaes possveis para que os estados das chaves semicondutoras gerem
cinco nveis de tenso entre os pontos a e n, como mostrado na Tabela 2-1 abaixo.
Para V
an
= V
dc
/2, todas as chaves superiores do ramo esto ligadas (S
1
at
S
4
);
Para V
an
= V
dc
/4, as chaves superiores S
2
, S
3
e S
4
do ramo esto ligadas e
a chave inferior S
5
est ligada;
Para V
an
= 0, as chaves superiores S
3
e S
4
do ramo esto ligadas e as
chaves inferiores S
5
e S
6
esto ligadas;
Para V
an
= -V
dc
/4, as chaves inferiores S
5
, S
6
e S
7
do ramo esto ligadas e
a chave superior S
4
est ligada;
Para V
an
= -V
dc
/2, todas as chaves inferiores do ramo esto ligadas (S
5
at
S
8
);
10
Tabela 2-1: Combinaes do conversor 5 nveis NPC

Quatro pares de chaves semicondutoras existem para cada fase. A
complementaridade destes pares estabelecida na situao em que uma das chaves
complementares est ligada a outra chave deve estar desligada. Neste caso, os quatro
pares de chaves complementares so (S
1
e S
5
), (S
2
e S
6
), (S
3
e S
7
) e (S
4
e S
8
) [14].
Os conversores multinveis NPC possuem apenas uma nica combinao do
estado das chaves semicondutoras por fase para obteno de cada nvel de tenso de
sada. Essa caracterstica dificulta bastante o controle de carregamento e
descarregamento de energia nos capacitores, sendo este fato crtico para o controle de
potncia ativa [14][16].
2.2 CONVERSOR COM CAPACITOR GRAMPEADO
A topologia de conversores multinveis com capacitores grampeados bastante
conhecida como conversores multinveis grampeados a capacitores (Capacitor
Clamped), chamado tambm de conversor multinvel com capacitores de tenso
flutuante (Flying Capacitors). Esta topologia uma das mais recentes, sendo
introduzida na dcada de 90 [14][17].
11

Figura 2-3: a) Brao de um conversor 3 nveis Capacitor Flutuante; b) Brao de um conversor 5
nveis Capacitor Flutuante
No conversor multinvel grampeado a capacitores, a tenso nos terminais de
sada formada pela soma das tenses dos capacitores conectados em srie. A Figura 2-
3 mostra um ramo de um inversor multinvel com capacitor grampeado correspondente
a uma das fases de um inversor trifsico multinveis.
O inversor correspondente a Figura 2-3(a) possui trs nveis de sada atravs dos
pontos a e n, assim V
an
= V
dc
/2, 0 ou V
dc
/2 [14]. Para alcanar o nvel de tenso V
dc
/2,
as chaves semicondutoras S
1
e S
2
devem estar ligadas. Semelhantemente, para se obter o
nvel -V
dc
3
e S
4
devem estar ligadas.
Quando se deseja obter o nvel zero de tenso existem duas combinaes
possveis de chaves semicondutoras, as combinaes so S
1
e S
3
ou S
2
e S
4
ligadas. O
capacitor grampeado C
3
carregado quando as chaves semicondutoras S
1
e S
3
esto
ligadas, e descarregado quando as chaves semicondutoras S
2
e S
4
esto ligadas,
quando a referncia positiva de corrente do conversor for considerada a corrente que
entra no mesmo [14].
O carregamento do capacitor grampeado C
3
pode ser controlado pela seleo da
combinao das chaves semicondutoras ativas no nvel zero de tenso. Os conversores
com capacitores grampeados possuem maior flexibilidade no controle das chaves
semicondutoras, permitindo um melhor controle do fluxo de energia ativa e reativa se
comparado ao conversor multinvel grampeado a diodo NPC [14].
12
Para o conversor cinco nveis com capacitores grampeados a flexibilidade
maior em relao ao conversor trs nveis com capacitor grampeado, devido ao maior
nmero de combinaes possveis na obteno de nveis de tenso de sada.
Na Figura 2-3(b) mostrado o conversor cinco nveis com capacitores
grampeados que apresenta cinco nveis de tenso entre os pontos a e n, onde estes nveis
podem ser gerados atravs das seguintes combinaes, conforme a Tabela 2-2.
Tabela 2-2: Combinaes do conversor 5 nveis Capacitor Flutuante

O procedimento de seleo das combinaes para as chaves semicondutoras
considera que os capacitores com tenses positivas esto em modo de descarregamento,
enquanto que os capacitores com tenses negativas esto em modo de carregamento
[14].
Semelhantemente a topologia NPC, a topologia com capacitores grampeados
necessita de um grande nmero de capacitores para grampear a tenso. Considerando
que os capacitores possuem os mesmos limites de tenso que os apresentados pelas
chaves semicondutoras, para m nmero de nveis de um conversor. Com isso, o nmero
total de capacitores em um conversor trifsico descrito na equao (2.4) [14].
( ) ( ) 3 1 2
2
m m

(2.4)
Geralmente os conversores multinveis com capacitores grampeados, possuem
menor distoro harmnica das tenses geradas e das correntes drenadas nos terminais
13
dos conversores. A flexibilidade do controle obtida pela existncia de combinaes
redundantes das chaves semicondutoras, que permite um melhor controle do fluxo de
energia ativa e reativa [10][14].
No entanto, o aumento do nmero de nveis dos conversores com capacitores
grampeados exige o desenvolvimento de um controle bastante complicado, elevando
tambm excessivamente o nmero de capacitores com custos que podem inviabilizar a
aplicao. O controle de potncia ativa necessita de altas freqncias de chaveamento,
elevando assim a dissipao de energia nos dispositivos semicondutores.
2.3 CONVERSOR MULTINVEIS COM MDULOS EM CASCATA
A topologia multinvel com mdulos de conversores conectados em srie
conhecida como topologia multinvel de conversores em cascata com fontes de tenso
separada (Cascaded With Separate DC Source), ou como topologia multinvel em
cascata (Cascaded Multicell). Das topologias multinveis mais conhecidas esta a mais
antiga, tendo sido introduzida na dcada de 70 [14][18].
Comparando esta topologia com as demais, em relao ao nmero de
dispositivos associados aos conversores e ao nmero de nveis da tenso terminal de
sada, observa-se a menor quantidade de componentes. A diminuio do nmero de
muitos diodos e capacitores que esto presentes nas outras topologias, analisando a
topologia multinvel em cascata pelo custo do nmero de componentes representou uma
das melhores escolhas [14][16].
Nesta topologia, vrios conversores monofsicos em ponte completa (conversor
H-Bridge) so conectados em srie para obter uma tenso de sada com uma forma de
onda quase senoidal. A Figura 2-4 mostra a estrutura de um ramo do inversor nove
nveis em Y com quatro mdulos H-Bridge em cascata.
14

Figura 2-4: Brao de conversores em Cascata 9 nveis
Em aplicaes de alta potncia este tipo de topologia tem sido utilizada como,
por exemplo, na compensao esttica de correntes reativas [19]. No requer a
utilizao de diodos e/ou capacitores de grampeamento, no ocorrendo tambm o
desbalanceamento das fontes de tenso. Uma tenso de fase de sada obtida somando-
se a tenso de sada de cada mdulo.
_ 1 2 3
( ) ( ) ( ) ( )
dc a a a a an
V V t V t V t V t = + + + + K
(2.5)
Cada conversor em H-Bridge pode gerar trs nveis de tenso em seus terminais
de sada. Se as fontes de tenso forem iguais em todos os mdulos H-Bridge, o nmero
de nveis ser dado por:
1 2. m n = + (2.6)
A construo da topologia multinvel em cascata permite uma fcil expanso da
capacidade de potncia desses conversores, devido ao fato de ser formada por mdulos
eletrnicos de potncia idnticos. Desejando-se aumentar a potncia de operao dos
conversores, seria necessria apenas a conexo de um nmero maior de H-Bridge em
srie [16].
A impossibilidade da utilizao desta topologia em aplicaes na configurao
Back-to-Back um dos pontos negativos apresentados na topologia multinvel em
15
cascata. Quando conectadas nesta configurao as H-Bridge no operam de forma
sincronizada, causando curto-circuito, podendo danificar o conversor [14].
2.4 OUTRAS TOPOLOGIAS MULTINVEIS
2.4.1 Conversor Multinvel com Mdulos Generalizados
A topologia multinvel generalizado apresentada em 2001 [20] constituda de
mdulos generalizados onde a partir desta configurao, podem ser obtidas as
topologias multinveis com diodos e capacitores grampeados. Este conversor capaz de
balancear o nvel de tenso nos capacitores automaticamente, para qualquer nmero de
nveis sem qualquer circuito auxiliar, controle do inversor ou dependncia das
caractersticas da carga [14][21].
A Figura 2-5 mostra a estrutura multinvel de um ramo equivalente a uma fase
do conversor generalizado P2. Cada um dos dispositivos envolvidos no chaveamento,
cuja tenso grampeada por diodo ou capacitor possui tenso igual V
dc
. Qualquer
conversor com qualquer nmero de nveis, incluindo o conversor de dois nveis
convencional pode ser obtido utilizando esta topologia [14].
16

Figura 2-5: Estrutura Multinvel do Conversor Generalizado P2
2.4.2 Conversor Multinvel com Mdulos Hbridos de Mltiplos Nveis (Mixed-
Level)
Para aplicaes em alta tenso e alta potncia, tambm possvel utilizar
conversores multinveis com diodos grampeados ou com capacitores grampeados na
configurao H-Bridge com mdulos em srie. Esta topologia hbrida adota ramos de
conversores multinveis em clulas em cascata, sendo conhecida como topologia de
mdulos hbridos multinveis ou clulas hbridas multinveis [14].
Esta topologia procura reduzir o nmero de fontes tenso separadas, atravs da
Figura 2-4 pode-se observar a utilizao de quatro fontes de tenso separadas para cada
fase e doze fontes de tenso separadas para o conjunto trifsico. Se utilizarmos um
conversor trs nveis em H-Bridge por mdulo, o nvel de tenso dobrado por cada
mdulo. Com isso, para se alcanar os mesmos nove nveis de tenso por fase, sero
necessrias apenas duas fontes de tenso separadas e para o conjunto trifsico apenas
seis fontes de tenso separadas [14].
17
Esta configurao conhecida por misturar a topologia multinvel hbrida com
outras topologias que possuem dispositivos grampeadores de tenso, devido existncia
de mdulos multinveis em cada bloco de estrutura do conversor em cascata. A Figura
2-6 mostra um conversor nove nveis em cascata com mdulos trs nveis com
capacitores grampeados [14].

Figura 2-6: Brao de um Conversor 9 nveis com Mdulos Hbridos
O mesmo pode ser alcanado utilizando-se conversores multinveis NPC em
lugar do conversor multinvel com capacitor grampeado descrito anteriormente, para
compor os mdulos multinveis da topologia com mdulos hbridos de mltiplos nveis.
2.4.3 Conversor Multinvel com Mdulos Hbridos Assimtricos
Na topologia conhecida como multinvel hbrida assimtrica possvel trabalhar
com diferentes nveis de tenso entre as clulas ou mdulos [22][23]. Na Figura 2-7 so
mostrados dois mdulos deste conversor multinvel, sendo um deles com nvel de
tenso de V
dc
e o outro mdulo com nvel de tenso de V
dc
/n.
Dependendo da disponibilidade dos elementos armazenadores de energia, os
nveis de tenso podem no estar limitados a uma razo especfica. Assim sendo,
18
possvel adicionar um maior nmero de nveis de tenso na sada, reduzindo assim o
contedo harmnico presente [14].

Figura 2-7: Brao de um Conversor Multinvel com Mdulos Hbridos Assimtricos
No entanto, ainda que os nveis de tenso dos capacitores sejam os mesmos,
existe uma outra possibilidade de gerar assimetria, possibilitando a implementao desta
topologia atravs da diferena da freqncia de chaveamento do PWM, entre os
mdulos que compem o conversor multinvel para esta topologia [14].
A caracterstica modular desta topologia permite a utilizao de uma
configurao que combina duas clulas, sendo uma destas clulas com chaves
semicondutoras ativas que suportem alta freqncia de chaveamento (ordem de alguns
quilowatts) e a outra clula com chaves semicondutoras que suportem maiores nveis de
tenso.
2.5 CONCLUSES PARCIAIS
As principais caractersticas e o nmero de componentes das trs primeiras
topologias descritas neste captulo para conversores multinveis trifsicos, podem ser
observadas nas Tabela 2-3 e Tabela 2-4.
Tabela 2-3: Caractersticas das Topologias Multinveis

19
Tabela 2-4: Nmero de Componentes de cada Topologia Multinvel

A topologia com mdulos em cascata possui melhor relao de custo por
nmero de nveis, sendo tambm de construo e controle mais simples, no entanto, no
permite a conexo na configurao back-to-back.
Em alguns casos devido simplicidade em configuraes com poucos nmeros
de nveis, melhor desempenho em conexes back-to-back e a maior popularidade da
topologia multinvel NPC, esta pode ser a topologia mais adequada para determinadas
aplicaes.
Em comparao a topologia multinvel NPC em relao simplicidade em
pouco nmero de nveis de tenso de sada, menor nmero de componentes presentes
nos conversores em relao a topologia NPC e a flexibilidade do controle do
barramento CC apresentados, a topologia multinvel com capacitores grampeados pode
ser apropriadas em muitas aplicaes.
Contudo, neste capitulo foram descritas algumas das principais topologias de
conversores multinveis presentes na literatura atual, onde algumas das principais
caractersticas foram apresentadas. A definio da existncia de uma melhor topologia
no pode ser concluda, devido riqueza das diferenas presentes em cada uma das
topologias apresentadas.
A escolha da implementao de uma determinada topologia de conversores
multinveis dever ser feita, observando as principais caractersticas da aplicao a qual
este conversor ser submetido. As limitaes de custo, complexidade do controle,
flexibilidade de operao, nvel de tenso de sada e qualquer outra limitao que possa
inviabilizar a aplicao, deve ser considerada na escolha da topologia.
20
3 FILTRO ATIVO PARALELO
quipamentos Custom Power so condicionadores de potncia de ltima
gerao no campo da eletrnica de potncia aplicados em sistemas de
energia eltrica. Estes equipamentos utilizam os mais modernos dispositivos
semicondutores de potncia, empregando a tecnologia de processadores de sinais
digitais em suas implementaes [24].
Neste captulo ser apresentado um dos principais condicionadores de potncia
que podem ser utilizados na compensao de harmnicos, desequilbrios, no controle do
fluxo de potncia e compensao da potncia reativa, entre outras aplicaes.
Inicialmente, os filtros empregados nos sistemas eltricos eram baseados na
combinao de capacitores e indutores ressonantes, sendo conhecidos como filtros LC
ressonantes. Estes tipos de filtros tm um bom desempenho para altas freqncias,
contudo para baixas freqncias seu desempenho no satisfatrio. Devido a este fato,
comearam estudos para o desenvolvimento de filtros com bom desempenho tanto em
altas como em baixas freqncias [7]. Com o desenvolvimento dos semicondutores de
potncia tornou-se possvel o desenvolvimento de equipamentos capazes de realizar a
filtragem em tempo real dos harmnicos presentes no sistema eltrico.
Os filtros ativos para circuitos eltricos de potncia um conjunto de
equipamentos e estratgias de controle cujo suas funes permitem a propagao das
tenses e correntes que apresentam as componentes de seqncia e harmnicos
desejveis e compensar / bloquear as componentes de seqncia e harmnicos
indesejveis.
Estes podem ser divididos em duas classes [7]:
Filtro Ativo Srie - FAS
Filtro Ativo Paralelo - FAP
Neste capitulo ser descrito o princpio de funcionamento do filtro ativo
paralelo, onde seus circuitos de potncia e controle implementados nas simulaes das
diversas topologias de conversores multinveis sero apresentados.
E
21
3.1 PRINCPIO DE FUNCIONAMENTO
Com o aumento do nmero de cargas no-lineares, o sistema eltrico est
exposto a um aumento do nvel de poluio harmnica gerada por estas cargas no-
lineares. Para eliminar ou reduzir este tipo de problema, desenvolveram-se
equipamentos capazes de filtrar esta poluio harmnica [24][25].
A partir deste ideal, desenvolveram-se equipamentos conhecidos como filtros
ativos de potncia. Quando necessrio filtrar as correntes na fonte, so utilizados
filtros ativos paralelo drenando as correntes harmnicas geradas pela carga, como na
Figura 3-2.

Figura 3-1: Princpio de Funcionamento do Filtro Ativo Paralelo
Observa-se que a corrente na fonte I
s
, no conter os harmnicos ou
desequilbrios presente na corrente de carga I
l
. Como o filtro ativo paralelo drenar a
corrente de compensao fornecida pela estratgia de controle, ento, a corrente na
fonte se tornar senoidal, obedecendo a lei de Kirchhoff [24].
O filtro ativo paralelo composto por um inversor com um capacitor no seu lado
CC. Na Figura 3-3, pode ser visto um diagrama bsico de um filtro ativo paralelo. A
estratgia de controle responsvel pela gerao das correntes de compensao que
sero sintetizadas pelo conversor do filtro atravs da estratgia de chaveamento,
comandando a comutao dos estados das chaves semicondutoras do inversor [24].
O inversor trifsico presente no filtro funciona com uma malha de corrente
controlada e tem como funo bsica, a de sintetizar todas as correntes no desejadas
geradas pela carga, permitindo que a corrente I
s
drenada da rede eltrica torne-se
idealmente senoidal [25]. O inversor do filtro mostrado na figura abaixo tem como
22
caracterstica, trs nveis de tenso de sada, tendo somente a funo ilustrativa sobre a
conexo do conversor no sistema. No entanto, as implementaes realizadas tero em
suas aplicaes diversas topologias de conversores multinveis.

Figura 3-2: Diagrama Bsico dos Controles do Filtro Ativo Paralelo
Consideram-se as correntes na fonte como sendo I
sa
, I
sb
e I
sc
, as correntes de
compensao sejam I
ca
*
, I
cb
*
e I
cc
*
e as correntes na carga sendo I
la
, I
lb
e I
lc
. Utilizando a lei das
correntes de Kirchhoff para equacionar estas correntes encontra-se [24]:
sa la ca
sb lb cb
sc lc cc
i i i
i i i
i i i
( ( ( ( ( ( ( ( ( ( ( (
( ( ( ( ( ( ( ( ( ( ( (
= + = + = + = +
( ( ( ( ( ( ( ( ( ( ( (
( ( ( ( ( ( ( ( ( ( ( (

(3.1)
3.2 CIRCUITO DE POTNCIA
O circuito de potncia constitudo de uma fonte de tenso, um conversor
multinvel controlado por tenso (Voltage Source Converter VSC), alm dos circuitos
RLC presente nas sadas dos conversores.
Este conversor responsvel pela sntese das correntes de compensao geradas
pelo circuito de controle de forma a atenuar os harmnicos e desequilbrios presentes
nas correntes vistas pela fonte de tenso alternada.
23
A estratgia de chaveamento responsvel pelo comando de comutao das
chaves semicondutoras. Neste trabalho estas chaves so transistores de potncia
controlados por tenso (IGBTs Insulated Gate Bipolar Transistor).
O IGBT para aplicaes de alta potncia mais conhecido como HVIGBT
(High Voltage IGBT). A utilizao de tecnologias desenvolvidas para outras chaves de
potncia, como Lifetime Control, e estruturas p-n-i-p-n e de anodo transparente, tm
possibilitado a fabricao de HVIGBTs com tenso de bloqueio de at 6,5 kV [26].
Os HVIGBTs podem ser chaveados em freqncias de at 20k Hz com menores
perdas de energia se comparados com outros tipos de chaves semicondutoras. Este tipo
de chaves semicondutoras no necessita de circuitos snubbers, e so encapsulados em
estruturas modulares convencionais. Recentemente, a utilizao de encapsulamentos
pressurizados, vem sendo aplicado tambm em HVIGBTs, proporcionando maior
segurana e confiabilidade [16], [26] e [27].
Como o chaveamento do inversor ocorre em uma freqncia de chaveamento de
alguns milhares de ciclos por segundo, o circuito RLC localizado na sada dos
conversores necessrio para atenuar os harmnicos de freqncias elevadas, gerados
pelo chaveamento dos conversores, impedindo que estes distoram as formas de onda
de todo sistema. A corrente do ramo RC pode causar um desvio da corrente de
compensao com relao a sua referncia.
3.3 CIRCUITO DE CONTROLE
O circuito de controle do filtro ativo paralelo pode ser dividido em trs grandes
blocos:
Detector de Seqncia Positiva (V
+1
);
Clculo das Correntes de Compensao;
Controle de Barramento CC.
3.3.1 Detector de Seqncia Positiva
O circuito de sincronismo (Phase Locked Loop - PLL) responsvel por
detectar de forma contnua a freqncia fundamental das tenses de suprimento do
sistema [28]. O circuito de sincronismo deve garantir uma boa operao do controle
mesmo em situaes onde as tenses possuam elevado contedo harmnico ou
desequilbrios. Este circuito mostrado na Figura 3-4, e determina a freqncia e o
ngulo de fase da componente fundamental de seqncia positiva das tenses de
24
suprimento, que correspondem s tenses de fase V
sa
, V
sb
, V
sc
. As entradas deste
circuito so as tenses V
ab
= V
sa
- V
sb
e V
cb
= V
sc
- V
sb
. O algoritmo baseado na
expresso da potncia real P
3
atravs dos sinais do circuito de controle do PLL [24].
3 sa a sb b sc c ab a cb c
p = v i + v i + v i = v i +v i

(3.2)
Onde a soma das correntes i
a
, i
b
, i
c
igual a zero. Os sinais de realimentao
das correntes de controle i
a
(t) = sin(t) e i
c
(t) = sin(t + 2/3) foram obtidas pelo
circuito de sincronismo, usando apenas a integral no tempo da sada do controlador
PI. Pode ser observado que estes sinais apresentam a mesma magnitude estando i
c
(t)
adiantado de 120 em relao corrente de controle i
a
(t). Isto representa uma
realimentao a partir da componente de seqncia positiva na freqncia . O circuito
de sincronismo se estabiliza quando o valor mdio do sinal P
3
for igual a zero [24],
[28] e [29].

Figura 3-3: Circuito de Sincronismo - PLL
Quando este circuito consegue convergir para um ponto de operao estvel, a
sada corresponde freqncia fundamental do sistema e o sinal de realimentao
i
a
(t) fica adiantado de 90 em relao componente de seqncia positiva da tenso
medida V
sa
. Ao contrrio, se o sinal i
a
(t) estiver atrasado de 90, o circuito instvel.
Nesta condio, um eventual distrbio que provoque um pequeno aumento da
freqncia do sistema, ir fazer com que o fasor de tenso (V
+1
) tenha uma maior
rotao em relao ao fasor das correntes de controle obtidas pelo circuito de
sincronismo i
a
(t) e i
c
(t). Desta forma, a defasagem entre v
as
e i
a
(t) ser maior do
que 90, fazendo com que o sinal de controle P
3
seja negativo, diminuindo a sada do
controlador . Isto far com que a defasagem aumente ainda mais, caracterizando
assim um ponto de operao instvel [24], [25], [28] e [29].
25
Na condio do sinal i
a
(t) estar adiantado de 90 em relao a tenso v
sa
, um
mesmo distrbio conforme citado acima ir fazer com que a defasagem seja menor do
que 90. Como conseqncia, P
3
fique positivo fazendo com que o fasor do sinal I
a
(t)
gire mais rpido mantendo assim a ortogonalidade em relao tenso v
sa
. Com isso,
esta a nica condio de estabilizao do PLL, i
a
(t) = sin(t) estar adiantado de 90
da componente fundamental de seqncia positiva das tenses do sistema e,
i
a1
= sin(t-/2) estar em fase com a seqncia positiva da tenso v
sa
[24] e [30].
As entradas do Detector de V
+1
so as tenses de suprimento v
sa
, v
sb
, v
sc
, o
circuito de sincronismo ir determinar a freqncia fundamental e a fase da seqncia
positiva destas tenses. As sadas deste circuito de sincronismo sero denominadas
correntes de controle i
a1
, i
b1
, i
c1
e a resistncia instantnea R conforme mostrado na
equao (3.20) determinada por meio das tenses de suprimento, em conjunto com as
correntes de controle determinadas pelo circuito de sincronismo [24] e [25].
1 1 1
2 2 2
1 1 1
sa a sb b sc c
a b c
v i v i v i
R
i i i
+ + + + + + + +
= == =
+ + + + + + + +

(3.3)
Como as tenses de suprimento podem conter desbalanos e/ou distores, o
sinal de controle R determinado ter um valor mdio e um valor oscilante. Com isso, se
faz necessrio o uso de um filtro passa baixa para extrair a sua componente mdia. O
sinal de controle
R
corresponde magnitude da componente fundamental de seqncia
positiva das tenses v
sa
, v
sb
, v
sc
. Obtendo-se a componente mdia desta resistncia, em
conjunto com as correntes de controle determinadas pelo circuito de sincronismo, os
valores instantneos da componente fundamental de seqncia positiva das tenses
denominadas por v
a1
, v
b1
, v
c1
so determinadas, como mostradas na Figura 3-5 [24] e
[25].
26

Figura 3-4: Circuito do Detector de Tenses de Sequncia Positiva V
+1

3.3.2 Clculos das Correntes de Compensao
O controle do filtro ativo paralelo que garante uma proporcionalidade entre as
correntes da fonte e as tenses medidas na fonte de suprimento, pode ser implementado
por meio dos conceitos das correntes de minimizao e dos conceitos da estratgia de
controle denominada Correntes Senoidais de Fryze [24][25].
O bloco Detector de Seqncia Positiva possui como entradas as tenses
medidas na fonte v
sa
, v
sb
, v
sc
, e fornecem as tenses ideais v
a1
, v
b1
, v
c1
. Com estas
tenses ideais juntamente com as correntes medidas na carga i
la
, i
lb
, i
lc
e da informao
do nvel de tenso medida no barramento de corrente contnua v
dc
, o clculo das
correntes de referncia realizado. A Figura 3-6 mostra o diagrama de blocos no qual se
pode observar o clculo que determina as correntes de referncia i
ca
*, i
cb
*, i
cc
* [24].
27

Figura 3-5: Circuito de Controle das Correntes de Compensao
Com as tenses de seqncia positiva na freqncia fundamental, o algoritmo do
clculo das correntes de compensao obtido a partir das tenses fornecidas pelo
detector de V
+1
, associadas com as correntes lidas na carga atravs do algoritmo
baseado nos mnimos multiplicadores de lagrange [25]. Com isso, obtm-se o sinal de
controle G, que ter um valor mdio e um valor oscilante, tornando necessrio o uso de
um filtro passa baixa para extrair a sua componente mdia. O sinal de controle G
somado ao sinal de regulao do barramento CC, que obtido a partir da medio da
tenso no capacitor chamado de G
Loss
, geram a

condutncia equivalente
b
G [24].
Como pode ser observado na equao (3.4), as correntes i
asin
, i
bsin
, i
csin
so
determinadas pelo produto entre a condutncia equivalente e as tenses de controle
obtidas pelo circuito de sincronismo v
a1
, v
b1
, v
c1
. De acordo com a equao (3.5), as
correntes de referncia so determinadas pela diferena entre as correntes i
asin
, i
bsin
, i
csin

e as correntes medidas na carga no-linear i
al
, i
bl
, i
cl
, baseando-se na lei de Kirchhoff a
partir da premissa que a referncia de corrente positiva a corrente que entra no
conversor.
si n 1
sin 1
sin 1
.
.
.
a b a
b b b
c b c
i G v
i G v
i G v
=

(3.4)
28
sin
sin
sin
*
*
*
ca a al
cb b bl
cc c cl
i i i
i i i
i i i
=

(3.5)
A tenso no capacitor acoplado ao conversor, por maior que seja a freqncia de
chaveamento destes, sofrer oscilaes. Alm disso, o chaveamento do conversor
SVPWM produz perdas que so supridas pela energia armazenada no capacitor,
tendendo a descarreg-lo. Com isto, torna-se importante o uso de um regulador de
tenso com o intuito de diminuir estas oscilaes de tenso sobre o capacitor e de repor
as perdas [3][24].
3.3.3 Controle do Barramento CC
A tenso no capacitor CC ser controlada atravs de um regulador de tenso CC
do filtro ativo presente neste condicionador. O sinal para controle de perdas no capacitor
gerado neste regulador. Um filtro passa baixa, com freqncia de corte em 20 Hz,
inserido neste regulador de tenso com o objetivo de torn-lo insensvel a variaes de
tenso de freqncia elevada e rudos. Isto ocorre quando o condicionador compensa
harmnicos de segunda ordem (2) de seqncia positiva na carga [3], [24] e [25].
A tenso V
Ref
um valor de referncia para a tenso CC pr-definida onde,
variao aceita dever estar em torno de 10% do valor de V
Ref
. Como exemplo, se a
tenso V
Ref
for estabelecida em 1,1.0 pu, ento, a variao de tenso aceita no capacitor
apresentar um mximo de 1,1 pu e uma tenso mnima de 0,9 pu [24].
O sinal G
Loss
usado no controlador do filtro ativo paralelo como uma potncia
mdia real. Este sinal est incluso no clculo das correntes de referncia para forar os
conversores SVPWM a absorver energia vinda da rede CA ou entregar energia rede
CA, como mostrado na Figura 3-7 [24].

Figura 3-6: Controlador do Elo de Corrente Contnua
29
Quando a tenso no capacitor for menor do que a referncia definida para V
Ref

ento o inversor deve absorver energia da rede CA, e o inverso ocorre quando a tenso
no capacitor for maior do que a tenso definida para V
Ref
. Para obter erro zero em
regime permanente, um controlador proporcional-integral (PI) usado.
Um lao de realimentao mais lento proporcionado por G
Loss
tambm til
para corrigir variaes de tenso devido a erros de compensao que ocorrem durante a
resposta transitria do filtro ativo paralelo [24].
3.3.4 Estratgia de Chaveamento
A estratgia de chaveamento o controle responsvel por traduzir os sinais de
controle formados pelo controlador do filtro ativo paralelo em pulsos eltricos que
disparam as chaves semicondutoras presente no conversor do condicionador. A tcnica
de chaveamento SVPWM aplicada ao filtro ativo paralelo com o objetivo de reduzir a
distoro harmnica total (DHT) [31] e [32].
Este tpico ser abordado de forma mais detalhada no prximo captulo, com
objetivo de descrever cada uma das tcnicas de chaveamento multinveis aplicada aos
conversores das trs topologias multinveis proposta a serem implementadas num
simulador de transitrios eletromagnticos neste trabalho.
Neste captulo o filtro ativo paralelo foi descrito como equipamento Custom
Power, com a funo de drenar as correntes demandas por cargas no-lineares com
elevado contedo harmnico. As correntes drenadas sero geradas por conversores
multinveis controlados por tenso, semelhantes ao conversor trs nveis modelado
matematicamente.
O circuito de potncia do filtro ativo paralelo foi descrito, sendo que o conversor
eletrnico de potncia mostrado na Figura 3-3 de forma ilustrativa possui trs nveis de
tenso de sada, representando os conversores multinveis implementados neste
trabalho.
A estratgia de controle utilizada na formao dos sinais de referncia que iro
impedir a contaminao das correntes da fonte com as distores harmnicas das
correntes demandadas pela carga no-linear conhecida como correntes senoidais de
Fryze e foi descrita em [24][25].
30
4 CHAVEAMENTO MULTINVEL SPACE VECTOR
nversores alimentados em tenso so utilizados para produzir tenses
alternadas em diversas aplicaes, tais como fontes ininterruptas de energia
(UPSs), acionamento de motores e filtros ativos. Assim, vrias topologias de inversores
tm sido desenvolvidas tanto para aplicaes monofsicas quanto para trifsicas.
Diversas estratgias de modulao, diferentes em conceito e desempenho, tm
sido desenvolvidas nas ltimas dcadas para a modulao destes inversores de tenso
[33]. Dentre estas estratgias, pode-se citar a eliminao de harmnicos com modulao
por largura de pulso (PWM) programada. Esta tcnica possibilita eliminar de maneira
seletiva os harmnicos de baixa ordem da tenso de sada de inversores. Entretanto,
salienta-se para operao em malha fechada, deve-se limitar a banda passante do
controlador de tenso para se obter o desempenho esperado [34][35].
Outra estratgia de modulao aplicada em inversores a modulao delta
(DM). Esta estratgia apresenta boa atenuao de harmnicos de baixa ordem nas
tenses de sada e reduzido nmero de comutaes para ndices de modulao de
amplitude elevados. Todavia, a freqncia de comutao resultante varivel [36].
Alm destas estratgias pode-se destacar a modulao por largura de pulso
senoidal (SPWM). Esta apresenta freqncia de comutao constante e reduz os
componentes harmnicos das tenses de sada do inversor da freqncia fundamental
[31].
Na modulao SPWM para inversores trifsicos a trs fios, o ndice de
modulao da amplitude da tenso de sada limitado pela forma de onda senoidal do
sinal de controle. Para melhorar este ndice, possvel injetar um sinal com terceiro
harmnico no sinal modulante [37].
Uma abordagem geomtrica da modulao por largura de pulso para inversores
alimentados em tenso apresentada por Ryan et al [38]. Nesta abordagem, definida
uma transformao que relaciona o espao das tenses de sada do inversor com o
espao das tenses produzidas pelos braos do inversor. Apesar de resultar em um
sistema desacoplado, um problema adicional deve ser resolvido para a sua
implementao, que a definio da tenso de seqncia zero [38].
I
31
As tcnicas de modulao por vetores espaciais space vector tm sido muito
aplicadas em inversores, pois permitem reduzir o nmero de comutaes dos
interruptores, diminuir o contedo harmnico da tenso de sada, e aumentar o ndice de
modulao de amplitude do inversor [39], [40] e [41]. Alm disso, a modulao space
vector pode ser facilmente implementada em microprocessadores [42] e [43].
A modulao space vector foi inicialmente aplicada em inversores trifsicos
com trs braos para acionamento de mquinas eltricas [33] e [40]. Posteriormente, foi
tambm aplicada em conversores CA/CA trifsicos [44], em inversores trifsicos com
quatro braos [45] e em inversores trifsicos trs nveis [46].
Neste captulo os algoritmos desenvolvidos com base na modulao por vetores
espaciais em largura de pulso em grandezas de fase abc para o controle do chaveamento
dos conversores multinveis sero apresentados.
4.1 CLASSIFICAO DAS ESTRATGIAS DE MODULAO
Os mtodos de modulao utilizados em conversores multinveis podem ser
classificados de acordo com a freqncia de chaveamento, mostrado na Figura 4-1
[14][21].

Figura 4-1: Moduladores Multinveis
Mtodos que operam com alta freqncia de chaveamento possuem muitas
comutaes nas chaves semicondutoras em relao a um perodo da fundamental da
32
tenso de sada. Uma tcnica de modulao muito popular em aplicaes industriais o
clssico PWM Senoidal (SPWM), outra alternativa interessante a estratgia Space
Vector Modulation, a qual tem sido aplicada em conversores trs nveis [14][31].
Mtodos que operam em baixa freqncia de chaveamento geralmente tm uma
ou duas comutaes nas chaves semicondutoras em relao a um perodo da tenso de
sada. Os representantes desta famlia de mtodos so: a Seletiva Eliminao de
Harmnicos e o Controle Space Vector [14].
4.2 PRINCPIOS DA MODULAO POR LARGURA DE PULSO PWM
Inicialmente, a maioria das estratgias de modulao utilizava um trem de pulsos
para comandar o chaveamento com a mesma forma de onda na freqncia fundamental
da referncia em qualquer instante de tempo. A maior dificuldade que este trem de
pulsos contm so as presenas de componentes harmnicos indesejveis os quais
devem ser minimizados.
Consequentemente em todas estas estratgias PWM o primeiro objetivo
identificado tem sido o clculo dos tempos de disparos das chaves dos conversores,
visando obter as tenses ou correntes de sada em baixa freqncia. Alcanado o
primeiro objetivo, o segundo objetivo para a estratgia PWM determinar o modo mais
efetivo de arranjo do processo de chaveamento para minimizar indesejveis distores
harmnicas, perdas no chaveamento, ou critrio especfico de desempenho.
Apesar da grande quantidade de material que tem sido publicado sobre PWM,
importante observar que tm sido geralmente propostas somente trs alternativas
significantemente diferentes para determinar os tempos de chaveamento. Estas
alternativas so[31]:
PWM Amostrado Naturalmente (Naturally Sampled PWM).
PWM com Amostra Regular (Regular Sampled PWM).
PWM Direto (Direct PWM).
Muitas variaes destas trs alternativas tm sido publicadas, e algumas vezes
pode ser difcil observar estas bsicas semelhanas. A modulao por vetores espaciais
(Space Vector Modulation) somente uma variao do PWM com amostras regulares as
quais especificam a mesma largura de pulso no chaveamento, mas com suas posies
diferentes em cada intervalo da portadora [31].
33
4.3 MODULAO SPACE VECTOR PWM SVPWM
A tcnica de modulao em Vetores Espaciais (Space Vector Modulation
SVM) foi desenvolvida inicialmente como uma aproximao da tcnica de modulao
por largura de pulso (PWM) para inversores trifsicos, sendo esta tcnica mais
sofisticada na gerao de formas de ondas senoidais que alimentam em alta tenso
motores com baixa distoro harmnica total. Os limites dos vetores espaciais podem
ser aplicados de acordo com as regies onde o vetor de tenso de sada est localizado
[47].
Uma diferente aproximao da modulao PWM est baseada na representao
dos vetores espaciais no plano -. A determinao dos tempos de chaveamento pode
ser alcanada utilizando a modulao space vector baseada na representao dos vetores
de chaveamento no plano -. A modulao space vector um avano da tcnica
computacional PWM, talvez sendo a melhor opo entre todas as tcnicas PWM para
aplicaes em acionamentos de motores, pela facilidade de implementao digital com
melhor aproveitamento da tenso de sada.
Como objetivo principal esta tcnica busca tenso de sada varivel, tendo uma
mxima componente fundamental de forma de onda com mnimo de distoro
harmnica. No passado muitas tcnicas PWM foram desenvolvidas para permitir que
inversores possussem caractersticas de sada desejadas para alcanar os seguintes
objetivos:
Grande limite de modulao linear;
Menor perda no chaveamento;
Baixa distoro harmnica total.
A tcnica de chaveamento por modulao space vector (SVM) muito popular
devido a excelncia nas seguintes caractersticas [48]:
Alcanar grande limite de modulao linear associado ao PWM com
injeo automtica de terceiro harmnico;
Possuir menor faixa de harmnicos que o PWM regular ou outra
modulao baseada em mtodos senoidais;
Tenso de sada 15% maior que as modulaes convencionais, com isso,
melhor utilizao do barramento CC;
Maior eficincia na utilizao de fontes de tenso CC;
34
SVM aumenta a capacidade de sada do PWM sem distorcer as formas
de onda das tenses de linha de sada;
Preveno de chaveamentos desnecessrios, com isso, diminuindo as
perdas na comutao das chaves;
Uma abordagem diferente para modulao PWM baseada na
representao por vetores espaciais das tenses.
4.3.1 Conceitos do Space Vector
O conceito de vetores espaciais derivado do campo girante da mquina CA a
qual acionada por um inversor com tenses de sada moduladas. Nesta tcnica de
modulao as grandezas trifsicas podem ser transformadas para equivalentes bifsicas
em componentes sncronas com referencial girante ou estacionrio [4][5].
O sistema trifsico pode ser considerado como tendo as seguintes componentes:
( )
( )
( )
. sin
2.
. sin
3
2.
. sin
3
a m
b m
c m
v v wt
v v wt
v v wt
=
=
= +

(4.1)
Quando estas tenses trifsicas so aplicadas na mquina CA, produzido um
fluxo girante no entreferro desta mquina CA. Este componente do fluxo girante pode
ser representado como sendo um vetor girante. A amplitude e o ngulo deste vetor
girante podem ser obtidos atravs da transformada de Clarke em referencial estacionrio
como descrito a seguir. A representao deste vetor girante no plano complexo
mostrada na Figura 4-2 [5].
Representao dos vetores espaciais em grandezas trifsicas:
( )
*
2
2
3
a b c
v v jv v av a v

= + = + + (4.2)
Onde:
2
0
3
1 120
j
a e

= =
(4.3)
2 2
1
tan
V v v
v
v

= +
| |
=
|
\
(4.4)
*
2 2 2 2 2
. cos cos sin sin
3 3 3 3 3
a b c b c
V v v v j v v
| | | | | |
= + + +
| | |
\ \ \
(4.5)
Distribuindo em partes real e imaginria:
35
2 2 2
. cos cos
3 3 3
2 2 2
. sin sin
3 3 3
a b c
b c
v v v v
v v v

| |
= + +
|
\
| |
=
|
\
(4.6)
Ento:
2 2
1 cos cos
3 3
.
2 2
0 sin sin
3 3
a
b
c
v
v
v
v
v

(
(
(
(
(
= (
(
(
(
(

(

(4.7)
1 0, 5 0, 5
.
3 3
0
2 2
a
b
c
v
v
v
v
v
( (
(
( (
=
(
( (

( (

(4.8)

Figura 4-2: Representao do Vetor Girante nos Eixos
Os princpios do SVPWM so [5][31]:
Considerar as tenses senoidais com amplitude constante do vetor girante
em freqncia constante;
Esta tcnica de PWM aproxima o vetor de tenso de referencia V
Ref
pela
combinao do chaveamento dos vetores U0, U1, U2, U3, U4, U5, U6 e
U7 (U0 e U7 so vetores de tenso de sada igual a zero);
A transformao em coordenadas estacionrias nos eixos -, onde as
tenses trifsicas so representadas pelo vetor espacial da soma das
tenses trifsicas.
36
A tcnica SVM pode ser facilmente estendida para todos os inversores
multinveis. Na Figura 4-3 so mostrados os vetores espaciais para os inversores
tradicionais dois, trs, e cinco nveis [5].
Estes diagramas vetoriais so universais independentemente do tipo de inversor.
Com isso, a Figura 4-3(c) vlida para conversores cinco nveis NPC, capacitores
grampeados ou mdulos em cascata. A combinao da comutao entre os trs vetores
adjacentes referentes a cada regio pode sintetizar o vetor de tenso desejado atravs da
determinao dos ciclos de trabalhos das chaves semicondutoras para cada vetor [31].
( )
1 1 2 2
*
j j j j j j
T v T v T v
v
T
+ + + +
+ +
=
(4.9)

Figura 4-3: Diagramas Vetoriais: a) 2 Nveis; b) 3 Nveis; c) 5 Nveis
Com o aumento do nmero de nveis dos conversores, os estados de
chaveamento redundantes e a complexidade da seleo dos estados de chaveamento
aumentam proporcionalmente. Alguns autores tm utilizado a decomposio do
diagrama vetorial cinco nveis atravs de dois diagramas vetorial trs nveis defasados
para minimizar picos e simplificar o controle [14] e [50].
4.4 COMPARADOR MULTINVEL SPACE VECTOR
Este controlador est baseado nos princpios dos vetores espaciais na
determinao das chaves semicondutoras disparadas a cada instante tempo. Como
mostrado na Figura 4-4 um conversor dois nveis possui oito vetores espaciais onde
cada um destes vetores representam uma combinao de estados no conversor. Sabe-se
que um conversor trifsico de dois nveis com trs ramos possui seis chaves
37
semicondutoras onde cada fase deste conversor possui duas chaves que operam de
forma complementar [24].

Figura 4-4: Combinaes de Chaveamento Possveis de um Conversor 2 Nveis
Adotando-se como padro que o nvel lgico um (1) define o estado de uma das
chaves semicondutoras superiores (S
1
, S
3
ou S
5
) estando ligada (em conduo). Quanto
ao nvel lgico zero (0), este corresponde a situao inversa estando as chaves inferiores
(S
2
, S
4
ou S
6
) ligadas.
As tenses de fase-fase de sada do inversor dois nveis em cada um dos estados
podem ser observados abaixo:
1
3
5
1 1 0
. 0 1 1 .
1 0 1
ab
bc cc
ca
v S
v v S
v S
( ( (
( ( (
=
( ( (
( ( (

(4.10)
Assumindo-se que as tenses v
a
, v
b
e v
c
como sendo as tenses de fase-neutro em
um sistema trifsico a trs fios onde v
a
+ v
b
+ v
c
= 0. Considera-se, v
ab
= v
a
v
b
, v
bc
= v
b

v
c
e v
ca
= v
c
v
a
.
1 0 1
1
. 1 1 0 .
3
0 1 1
a ab
b bc
c ca
v v
v v
v v
( ( (
( ( (
=
( ( (
( ( (

(4.11)
1
3
5
2 1 1 .
1
. 1 2 1 . .
3
1 1 2 .
a cc
b cc
c cc
v S V
v S V
v S V
( ( (
( ( (
=
( ( (
( ( (

(4.12)
Com estas definies possvel montar a Tabela 4-1 que correlaciona os
possveis estados do inversor dois nveis com suas tenses de sada.
38
Tabela 4-1: Estados de Chaveamento de um Coversor 2 Nveis
Chaves Tenses Fase-Fase Tenses Fase-Neutro
S
1
S
3
S
5
V
ab
V
bc
V
ca
V
a
V
b
V
c

Vetores
Espaciais
0 0 0 0 0 0 0 0 0 U0
1 0 0 V
cc
0 -V
cc
2V
cc
/3 -V
cc
/3 -V
cc
/3 U1
1 1 0 0 V
cc
-V
cc
V
cc
/3 V
cc
/3 -2V
cc
/3 U2
0 1 0 -V
cc
V
cc
0 -V
cc
/3 2V
cc
/3 -V
cc
/3 U3
0 1 1 -V
cc
0 V
cc
-2V
cc
/3 V
cc
/3 V
cc
/3 U4
0 0 1 0 -V
cc
V
cc
-V
cc
/3 -V
cc
/3 2V
cc
/3 U5
1 0 1 V
cc
-V
cc
0 V
cc
/3 -2V
cc
/3 V
cc
/3 U6
1 1 1 0 0 0 0 0 0 U7
Assumindo-se que o sistema em questo um sistema trifsico com trs ramos,
cada uma das combinaes possveis do inversor dois nveis pode ser representada por
um vetor no plano complexo -, conforme mostra a Figura 4-5. Com isso, a posio e
a amplitude do vetor de referncia poder ser representada neste plano, proporcionando
ao controlador localizar a combinao das chaves que melhor representar o vetor de
referncia em dado instante de tempo[49].

Figura 4-5: Combinaes dos Vetores de Chaveamento do Conversor 2 Nveis
4.4.1 Comparador 2 Nveis
O controlador deste tpico est baseado na representao do sinal de referncia
gerado pelo circuito de controle no plano complexo - dos vetores espaciais e na
tcnica de chaveamento por banda de comparao.
39
A estratgia de chaveamento chamada de comparador space vector est
baseada na comparao com uma banda similar a uma banda de histerese. Esta
comparao busca sintetizar o sinal de referncia gerado pelo controle V , atravs do
erro gerado entre a corrente de referncia e a corrente medida na sada do inversor dois
nveis, conforme mostra a Figura 4-6.
Um controlador proporcional integrador (PI) utilizado na sada do erro gerado
pelo controle, a principal funo da ao integral fazer com que o controle sigam, com
erro nulo, um sinal de referncia do tipo salto. Entretanto, a ao integral se aplicada
isoladamente tende a piorar a estabilidade relativa do sistema. Para contrabalanar este
fato, a ao integral em geral utilizada em conjunto com a ao proporcional
constituindo-se o controlador PI.
Atravs de um comparador, a sada do PI comparada ao nvel zero, quando
este sinal for maior que o nvel do comparador a sua sada lgica se tornar igual a um
(1), ao contrrio, quando este sinal for inferior ao nvel comparado a sada do
comparador se tornar igual zero.

Figura 4-6: Diagrama de Controle do Comparador 2 Nveis SVPWM em Grandezas de fase abc
Com os nveis lgicos fornecidos na sada de cada comparador dois nveis,
referente a cada uma das fases do sistema, uma combinao formada. Atravs desta
comparao so determinados os estados das chaves semicondutoras do inversor a cada
instante de tempo o vetor de referncia sintetizado, como mostrado na Figura 4-7.
Os sinais instantneos das correntes de referncia, ou seja, as correntes de
compensao i
ac
, i
bc
e i
cc
, so comparadas com as correntes na sada do filtro i
af
, i
bf
e i
cf
,
a varivel F
shunt
apenas determina quando o filtro comear a operar realizando a
compensao.
40

Figura 4-7: Determinao do Chaveamento do Controlador SVPWM
Esta comparao fora o inversor sintetizar a cada instante de tempo uma das
oito combinaes apresentadas anteriormente baseadas na localizao do vetor de
referncia no plano complexo -.
Desta forma, o inversor deve sintetizar uma tenso em contra-fase com relao
s variveis de sada dos controladores PI. Com isso, o inversor estar procurando
minimizar os erros, forando as correntes drenadas seguirem suas respectivas
referncias.
4.4.2 Comparador 3 Nveis
Quando se estende esta estratgia de chaveamento para um inversor NPC trs
nveis, o diagrama vetorial das possveis combinaes de chaveamento das chaves
semicondutoras aumenta o nmero de combinaes, conforme mostra a Figura 4-8.
Neste caso, cada um dos vetores representados corresponde combinao dos estados
das chaves nas trs fases (abc).
Para o inversor trs nveis o nvel da tenso de sada considerado positivo
alcanado quando as duas chaves superiores de um dos ramos do inversor estiverem
ligadas. O nvel tenso de sada considerado negativo alcanado quando as duas
chaves inferiores de um dos ramos do inversor estiverem ligadas. Com isso, o nvel de
tenso de sada considerado zero alcanado quando as duas chaves centrais de um dos
ramos do inversor estiverem ligadas.
41

Figura 4-8: Diagrama Vetorial 3 Nveis
Semelhantemente ao realizado para o inversor dois nveis, no controle do
chaveamento do conversor trs nveis, o controlador proposto busca sintetizar o sinal de
referncia gerado pelo controle, atravs do erro gerado entre a corrente de referncia e a
corrente medida na sada do conversor, conforme mostra a Figura 4-9.
Para o controle do chaveamento do inversor trs nveis criada uma banda de
comparao em torno do nvel zero, com tolerncia de 5% para o nvel positivo e 5%
para o nvel negativo. Esta tolerncia foi definida sem critrio tcnico, apenas um valor
foi definido para tornar possvel a implementao digital.
Atravs de um comparador, a sada do PI comparada a esta banda, quando este
sinal for maior que o nvel da banda do comparador a sua sada lgica se tornar igual a
1 ou +. Ao contrrio, quando este sinal for menor que o nvel inferior da banda sada
se tornar igual a -1 ou -.
42

Figura 4-9: Diagrama de Controle do Comparador 3 Nveis SVPWM em Grandezas de fase abc
Para que o comparador fornea em sua sada o nvel zero o sinal dever estar
com valores situados dentro da banda fornecida ao comparador, com isso, o nvel zero
ser alcanado e o perodo que estar ativo depender da largura desta banda, que para
este caso ser de 5%.
De forma anloga ao proposto para o inversor dois nveis, com os nveis lgicos
fornecidos na sada de cada comparador trs nveis, referente a cada uma das fases do
sistema, uma combinao formada. Atravs desta comparao so determinados os
estados das chaves semicondutoras do inversor a cada instante de tempo o vetor de
referncia sintetizado, como mostrado em Figura 4 -10, Figura 4 - 11 e Figura 4 - 12.

Figura 4-10: Configurao do Comparador 3 Nveis
43

Figura 4-11: Comparao e Determinao do Chaveamento 3 Nveis

Figura 4-12: Disparo das Chaves Semicondutoras
Com isso, para uma aplicao em inversores multinveis, esta estratgia poderia
ser expandida de acordo com o nmero de nveis desejados, apenas montando um
diagrama vetorial do conversor multinvel desejado, seguindo o controle mostrado na
Figura 4-13.

Figura 4-13: Diagrama Genrico de Controle do Comparador SVPWM em Grandezas de fase abc
Uma caracterstica importante que limita a aplicao desta estratgia o fato de
no existir um controle direto da freqncia de chaveamento, que depende somente da
largura da banda do comparador, de forma semelhante ao que ocorre com o controle do
chaveamento por banda de histerese [5]. Devido a esta caracterstica o comparador
44
SVPWM limitado em suas aplicaes, pois este comparador no possui freqncia de
chaveamento fixa.
4.5 CONTROLADOR SVPWM MULTINVEL
Como desenvolvido na estratgia de chaveamento anteriormente apresentada,
este controlador est baseado na modulao space vector no controle da comutao das
chaves semicondutoras presentes no conversor multinvel NPC. De forma diferente a
proposta no comparador multinvel, este controlador possui um controle da freqncia
de chaveamento, sendo este realizado atravs da comparao do sinal de controle
caracterstico da SVM e uma portadora triangular.
O chaveamento SVPWM para conversores multinveis tem sido desenvolvido ao
longo do tempo utilizando a tcnica vetorial de chaveamento dos trs vetores mais
prximos situados na regio em que se encontra o vetor de referncia [21]. No entanto,
esta tcnica limitada pelo aumento do nmero de nveis, este fato se deve ao aumento
do nmero de regies, vetores, e consequentemente ocorre um aumento na
complexidade do algoritmo de controle.
O diagrama vetorial dos conversores multinveis pode ser demonstrado de forma
ilustrativa na Figura 4-14, no conversor dois nveis existem oito (8) vetores de
chaveamento, no conversor trs nveis existem vinte e um (21) vetores de chaveamento
e no conversor quatro nveis existem cinqenta (50) vetores de chaveamento.
Devido s caractersticas construtivas do conversor NPC quatro nveis, a tenso
do barramento CC divide-se em quatro nveis de tenso atravs de trs capacitores, no
existindo ponto mdio entre os capacitores que corresponda ao ponto de neutro do
barramento CC, no permitindo a equalizao da tenso do elo CC. Este conversor no
aplicvel e seu diagrama vetorial foi utilizado apenas para ilustrar o aumento do
nmero de vetores.
45

Figura 4-14: Diagramas Vetoriais de Conversores Multinveis
Este algoritmo de chaveamento deve considerar a posio dos vetores
redundantes em relao ao vetor de referncia, sendo que estes vetores redundantes
possuem duas ou mais combinaes diferentes que comandam sua formao
dependendo do nmero de nveis do conversor. Com a existncia de mais vetores de
chaveamento, a sntese do vetor de referncia mais precisa [21]. Em virtude da
caracterstica do conversor multinvel possuir mais vetores de chaveamento, a definio
da seqncia de chaveamento permite a compensao com menores perdas e
procurando manter as tenses no barramento CC equilibradas [21].
Os vetores redundantes se caracterizam por estarem situados nos limites dos
hexgonos internos formados no diagrama vetorial. Estes vetores redundantes na
topologia NPC auxiliam na manuteno do equilbrio das tenses nos capacitores,
evitando problemas de desequilbrio das tenses aplicadas nas chaves semicondutoras.
As diferentes combinaes que representam os vetores redundantes podem ser vistas na
Figura 4-15, em um diagrama vetorial de um conversor cinco nveis.
Os vetores sobre os vrtices do hexgono mais externo e os vetores nulos
situados no centro do plano bidimensional no contribuem para o equilbrio ou
desequilbrio das tenses do barramento CC. No entanto, os vetores que no esto
situados nos vrtices do hexgono mais externo so chamados de vetores mdios e
conectam sempre pelo menos uma das fases aos pontos centrais do conversor
multinvel, gerando com isso desequilbrios nos diversos capacitores que compem o
barramento CC do conversor NPC.
Os outros vetores que compem o hexgono externo tambm no possuem
vetores redundantes e seu efeito sobre o desequilbrio no controlvel, no existindo
outro vetor com efeito contrrio de mesma amplitude que possa ser utilizado para
compensar este desequilbrio.
46
O algoritmo clssico SVM divide o plano bidimensional do diagrama vetorial
em pequenos tringulos eqilteros, onde o maior desafio determinar em qual regio e
em qual dos pequenos tringulos est situado o vetor de referncia, tornando-se uma
tarefa muito complexa com o aumento significativo do nmero de nveis.

Figura 4-15: Combinaes Possveis do Conversor 5 Nveis NPC
Uma das tcnicas utilizadas para identificar em que tringulo o vetor de
referncia est situado, realiza esta tarefa identificando inicialmente a regio do
hexgono mais externo onde o vetor encontra-se. Aps esta localizao, atravs de
equaes de retas o tringulo formado pelos trs vetores mais prximos do vetor de
referncia identificado [21].
Com o aumento do nmero de nveis, o nmero de equaes e condies
associadas a estas retas, eleva-se muito e aumenta a dificuldade na determinao da
localizao do vetor de referncia. No entanto, uma vez superada esta dificuldade, com
a determinao da posio do vetor de referncia sua sntese precisa devido
diminuio relativa da rea do tringulo formado pelos trs vetores mais prximos da
localizao do vetor de referncia em relao a conversores multinveis com menores
nmeros de nveis.
47
4.5.1 Controlador SVPWM para um Filtro Ativo Paralelo em Grandezas de fase abc
O controle dos disparos realizado atravs da tcnica SVPWM em grandezas de
fase abc proposta neste estudo considera o sistema eltrico como trifsico a trs fios,
com isso, a compensao harmnica no conter a componente de seqncia zero. O
chaveamento proposto foi desenvolvido inicialmente nas coordenadas , onde a
compensao harmnica realizada na maioria das vezes utilizando os princpios da
teoria de potncia ativa e reativa instantnea no tempo teoria p-q[2], [3] e [51].
O controlador SVPMW em grandezas de fase abc foi desenvolvido para um
sistema trifsico a trs fios observando a ausncia de seqncia zero do sistema em
questo. O desenvolvimento do chaveamento SVPMW para o filtro ativo paralelo
obedece mesma lgica do controlador em coordenadas , com isso, ser descrito o
princpio de funcionamento deste controlador para melhor compreenso da lgica de
chaveamento do controlador SVPWM em grandezas de fase abc.
Controlador SVPWM em Coordenadas
Este controlador foi desenvolvido com o objetivo reduzir a distoro harmnica
total (DHT), presentes nas correntes vistas pela fonte e aumentar a eficincia na
utilizao do elo CC em comparao com a tcnica de modulao PWM convencional
[52].
Esta tcnica de chaveamento denominada de modulao em vetores espaciais
por largura de pulso (SVPWM), devido ao fato de possuir oito vetores possveis para o
chaveamento de cada conversor trifsico controlado por tenso, conforme afirmado
anteriormente.
O princpio bsico do chaveamento SVPWM est baseado na sntese do vetor de
referncia fornecido pela estratgia de controle do filtro ativo paralelo em questo,
atravs de uma combinao linear dos vetores de chaveamento, dentre as oito
possibilidades existentes para cada conversor. Os vetores de chaveamento U0, U1, U2,
U3, U4, U5, U6, U7 so representados atravs das combinaes dos estados de
chaveamento, como mostrado em Figura 4-4 [24].
Estas combinaes resultam em valores instantneos de tenses fase-fase e de
tenses fase na sada dos conversores, onde V
dc
a tenso no barramento contnuo do
elo CC. Estas tenses so mostradas na Tabela 4-1.
48
Para que ocorra a sntese das formas de ondas de referncia, torna-se necessrio
o desenvolvimento de um algoritmo de chaveamento SVPWM, que est dividido nas
seguintes etapas:
Identificar as regies do hexgono;
Determinao dos vetores mais prximos do vetor de referncia no
hexgono;
Clculos dos ciclos de trabalho dos vetores mais prximos do vetor de
referncia;
Determinao dos pulsos de disparo das chaves semicondutoras.
Geometricamente os vetores de chaveamento so obtidos atravs das
combinaes dos estados de chaveamento do conversor, sendo um total de oito vetores
de chaveamento. Observa-se a formao de seis tringulos eqilteros denominados de
regies, onde cada uma das regies delimitada por dois vetores como mostrado na
Figura 4-16 [24].

Figura 4-16: Representao das Regies do Hexgono
O algoritmo que controla o chaveamento SVPWM em coordenadas - seguindo
a seqncia de etapas supracitadas est descrito em [24]. Este algoritmo define os
tempos de disparo das chaves semicondutoras do inversor utilizando uma combinao
de chaveamento dos vetores adjacentes ao vetor de referncia e os vetores nulos.
49
Uma das diferenas entre o PWM com amostra regular e SVM a posio dos
vetores U0 e U7 em cada metade do perodo de chaveamento. Na SVM os vetores
espaciais U0 e U7 so deixados indefinidos, existindo assim a possibilidade de explorar
os possveis benefcios harmnicos atravs da manipulao destes vetores [31].

Figura 4-17: Sequncia de Chaveamento dos Vetores Espaciais
A implementao da tcnica SVM centraliza os vetores espaciais no nulos em
cada metade do perodo de chaveamento, e divide o tempo restante igualmente entre os
vetores U0 e U7. Esta operao cria a seqncia vetorial a qual igual seqncia
produzida pelo PWM com amostra regular, excetuando o espaamento uniforme do
vetor espacial zero.
Os disparos das chaves semicondutoras so fornecidos obedecendo aos
princpios da SVM no clculo dos ciclos de trabalhos das chaves agregando
caractersticas do chaveamento PWM com amostra regular na determinao da
seqncia de disparos das chaves do VSC.
A seqncia de comando do algoritmo SVPWM ilustrada na Figura 4-18, onde
se considera que a forma de onda da corrente de compensao gerado pelo circuito de
controle do filtro fornecido em grandezas de fase abc. Existe a necessidade de inserir
uma etapa no incio deste processo, sendo que esta etapa responsvel pela
transformao dos sinais de controle em grandezas de fase abc para coordenadas ,
atravs da transformada de Clarke.

Figura 4-18: Etapas de Funcionamento do Algoritmo SVPWM
Este procedimento garante o melhor desempenho das seqncias de
chaveamento possveis, quando se opera apenas um brao do inversor por vez. A Figura
U0 U0 U7 U7 U
T1
U
T2
U
T2
U
T1
T/2 T/2
50
4-19 mostra as possibilidades de transio entre uma combinao e outra, respeitando a
regra. Cada seta representa uma mudana de estado com a comutao de somente um
brao do inversor. Por exemplo, a alterao da configurao U2 para U1 necessita de
apenas uma comutao na combinao das chaves semicondutoras, no entanto a
passagem do estado U2 para U0 so necessrias duas comutaes.
Conforme o descrito no algoritmo apresentado, em cada uma das 6 regies so
calculados T
1
e T
2
que representam os ciclos de trabalho dos 2 vetores adjacentes mais
prximos ao vetor de referncia, representando os vetores dos estados que tm um ciclo
de trabalho T
1
(podendo ser os vetores U1, U3 ou U5) e representando os que tm um
ciclo de trabalho T
2
(podendo ser os vetores U2, U4 ou U6). Com isso, obtendo a
representao da Figura 4-19, ao chavear apenas um brao do inversor por vez, somente
poder ocorrer comutao entre vetores adjacentes ou para o vetor nulo que represente
apenas uma comutao por brao do inversor.

Figura 4-19: Representao Comutaes Possveis no SVPWM
Controlador SVPWM em Grandezas de Fase abc
Com objetivo de popularizar e facilitar ainda mais a utilizao da tcnica de
chaveamento SVPWM, este algoritmo foi desenvolvido com as vantagens da
modulao Space Vector e as facilidades de representao e familiarizao a partir das
grandezas de fase abc.
51
Este controlador foi desenvolvido para implementao de estratgias de controle
a partir das grandezas de fase abc de compensao de reativos e/ou reduo de
distores harmnicas. Esta tcnica permite que os disparos das chaves semicondutoras
do circuito de potncia sejam efetuados sem a necessidade de uma transformao para
coordenadas .
Este tipo de chaveamento desenvolvido possvel considerando-se que o
sistema eltrico de potncia trifsico a trs fios, eliminando a possibilidade de
seqncia zero no sistema em questo.
O princpio bsico do chaveamento SVPWM em grandezas de fase abc proposto
o mesmo do controlador descrito em coordenadas , sintetizar um vetor de referncia
fornecido pela estratgia de controle do filtro ativo paralelo em questo, atravs de uma
combinao linear dos vetores de chaveamento, dentre as oito possibilidades existentes
para cada conversor.
Estas combinaes de forma semelhante ao controlador anterior resultam em
valores instantneos de tenses fase-fase e de tenses fase-neutro na sada dos
conversores, onde V
dc
a tenso no barramento contnuo do elo CC. Estas tenses so
mostradas na Tabela 4-1.
O algoritmo proposto obedece a mesma lgica de implementao do controlador
anterior, seguindo as mesmas etapas, conforme o mostrado na Figura 4-18. No entanto,
este algoritmo no utiliza a transformada inversa de Clarke para realizar os disparos das
chaves semicondutoras.
O desenvolvimento do algoritmo de chaveamento SVPWM est dividido nas
seguintes etapas, de forma semelhante ao proposto anteriormente:
Identificar as regies do hexgono;
Determinao dos vetores mais prximos do vetor de referncia no
hexgono;
Clculos dos ciclos de trabalho dos vetores mais prximos do vetor de
referncia;
Determinao dos pulsos de disparo das chaves semicondutoras.
Semelhante ao controlador anterior os vetores de chaveamento so obtidos
atravs das combinaes dos estados de chaveamento do conversor, sendo um total de
oito vetores de chaveamento. Observa-se a formao de seis tringulos eqilteros
denominados de regies, onde cada uma das regies delimitada por dois vetores como
mostrado na Figura 4-16.
52
Para que os dois vetores adjacentes ao vetor de referncia sejam conhecidos
necessrio fazer a identificao da regio onde o mesmo se encontra. Esta determinao
feita atravs da converso das grandezas de fase abc do vetor de referncia em
componentes simtricas de seqncia positiva cossenoidais. A converso das
componentes v
a
, v
b
e v
c
em V
ref1
, V
ref2
e V
ref3
so realizadas atravs de uma
transformao algbrica desenvolvida na equao (4.13).
1
2
3
1 1
0
2 2
1 1
0 .
2 2
1 1
0
2 2
ref a
ref b
ref c
v v
v v
v v
(
(
(
(
(
(
(
= (
(
(
(
(
(

(
(

(4.13)
Esta transformao projeta as grandezas de fase abc, adiantadas no tempo em
90
0
em relao s componentes v
a
, v
b
e v
c
, sendo assim, as componentes V
ref1
, V
ref2
e
V
ref3
so as projees adiantadas no tempo de v
a
, v
b
e v
c
. Esta transformao tem o
objetivo de identificar a regio em que estar localizado o vetor de referncia antes de
calcular os tempos de chaveamento.
( )
( )
( )
( )
( )
( )
1
0 0
2
0 0
3
cos
120 cos 120
120 cos 120
a ref
b ref
c ref
v sen t v t
v sen t v t
v sen t v t

= =

= =

= + = +

(4.14)
A partir de (4.14), pode-se determinar a regio onde o vetor de referncia
encontra-se. Defini-se que:
1
1
2
2
3
3
0 0
0 1
0 0
0 1
0 0
0 1
2 4
ref
ref
ref
ref
ref
ref
v a
v a
v b
v b
v c
v c
Soma a b c
=
> =
> =
> =
= + +
(4.15)
Atravs da varivel chamada Soma, determina-se a regio onde o vetor de
referncia est localizado. A Figura 4-27 mostra a localizao das regies de acordo
com as componentes v
ref1
, v
ref2
e v
ref3
.
53

Figura 4-20: Determinao da Regio
A Tabela 4-3 relaciona a varivel soma com a regio onde est localizado o
vetor de referncia.
Tabela 4-2: Relao entre a varivel Soma e a Regio do hexgono
Soma 1 2 3 4 5 6
Regio 2 6 1 4 3 5
Obedecendo a seqncia de eventos proposta, com a localizao da regio onde
se encontra o vetor de referncia, os vetores mais prximos so definidos
automaticamente, pois cada regio delimitada por dois vetores espaciais. Com a
identificao destes vetores, a sntese do vetor de referncia ocorre atravs do
chaveamento coordenado destes dois vetores associados a cada regio chamados vetores
de sntese com os dois vetores nulos.
Realizada a identificao dos vetores de sntese, torna-se necessrio calcular o
tempo em que cada vetor associado estar ativo. Com isso, definido o ciclo de
trabalho de cada chave semicondutora, sendo coordenado o chaveamento de forma
regular respeitando os estados fornecidos por cada um dos vetores presentes na regio
onde se encontra o vetor de referncia.
O clculo dos ciclos de trabalho realizado observando-se as projees nos
eixos abc do vetor de referncia, determinando com isso as amplitudes das componentes
v
a
, v
b
e v
c
do vetor de referncia e a regio onde ele se encontra, conforme mostra a
Figura 4-21.
54

Figura 4-21: Representao do Vetor de Referncia em Grandezas de fase abc
Analogamente ao controlador , o clculo dos ciclos de trabalho so realizados
por regio, definindo-se a amplitude mxima dos vetores espaciais como 2/3 e a
sntese do vetor de referncia feita atravs do chaveamento dos vetores mais prximos
U
T1
e U
T2
, sendo o tempo de chaveamento T
1
e T
2
destes vetores conforme mostrado em
(4.16).
1 2 0 7
1 2 0 7
0 7 1 2
0 7
ref T T T T
nulo
T T T T T
T T T T
U U U U U
T T T T
T T T
= + + +
= + + +
= =
(4.16)
A partir destas definies possvel calcular os ciclos de trabalhos para cada
regio. Considera-se que o sistema em estudo em questo um sistema trifsico a trs
fios. Semelhantemente ao controlador , T o perodo normalizado de um ciclo de
chaveamento. As variveis T
1
e T
2
correspondem aos tempos de chaveamento dos dois
vetores no nulos adjacentes ao vetor de referncia U
Ref
, e T
nulo
representa o tempo de
chaveamento do vetor nulo.
O vetor de referncia decomposto em trs componentes que correspondem as
projees do vetor de referncia nos eixos abc. Cada eixo representado por uma
equao composta pelas projees do vetor de referncia e os tempos de chaveamento
dos vetores adjacentes T
1
e T
2
.
Para cada regio sero montadas equaes referentes aos trs eixos abc, com
isso, quando o vetor de referncia estiver situado em qualquer uma das regies, ser
montado um sistema de trs equaes e duas incgnitas. A soluo deste sistema sero
os tempos que correspondem a atividade de cada vetor adjacente T
1
e T
2
.
55
REGIO I
0 0 1 2
0 0 1 2
0 0 1 2
1 2
1 2
1 2
1 2
1
1 cos 0 2 cos 60
1 cos120 2 cos 60
1 cos120 2 cos180
2 2 1
1
2
3 3
2 1 2 1
2 2
3 3
2 1 2
1
2
3 3
2. 3 3
3 3
a
b
c
a
b
c
a
b
T T
v U U
T T
T T
v U U
T T
T T
v U U
T T
T T
v
T T
T T
v
T T
T T
v
T T
T T
v
T T
T
v
= +
= +
= +
= +

= +

= +
= +
=
2
1 2
3 3
3 3
3 2. 3
3 3
c
T
T T
T T
v
T T

= +

(4.17)
REGIO II
0 0 1 2
0 0 1 2
0 0 1 2
1 2
1 2
1 2
1 2
1
1 cos120 2 cos 60
1 cos 0 2 cos 60
1 cos120 2 cos180
2 1 2 1
2 2
3 3
2 2 1
1
2
3 3
2 1 2
1
2
3 3
3 3
3 3
a
b
c
a
b
c
a
b
T T
v U U
T T
T T
v U U
T T
T T
v U U
T T
T T
v
T T
T T
v
T T
T T
v
T T
T T
v
T T
T
v
T
= +
= +
= +

= +
= +

= +
= +
=
2
1 2
2. 3 3
3 3
3 2. 3
3 3
c
T
T
T T
v
T T

= +

(4.18)

56
REGIO III
0 0 1 2
0 0 1 2
0 0 1 2
1 2
1 2
1 2
1 2
1 cos120 2 cos180
1 cos 0 2 cos 60
1 cos120 2 cos 60
2 1 2
1
2
3 3
2 2 1
1
2
3 3
2 1 2 1
2 2
3 3
3 2. 3
3 3
a
b
c
a
b
c
a
b
T T
v U U
T T
T T
v U U
T T
T T
v U U
T T
T T
v
T T
T T
v
T T
T T
v
T T
T T
v
T T
v
= +
= +
= +

= +
= +

= +

= +
=
1 2
1 2
2. 3 3
3 3
3 3
3 3
c
T T
T T
T T
v
T T

= +

(4.19)
REGIO IV
0 0 1 2
0 0 1 2
0 0 1 2
1 2
1 2
1 2
1 2
1 cos120 2 cos180
1 cos120 2 cos 60
1 cos 0 2 cos 60
2 1 2
1
2
3 3
2 1 2 1
2 2
3 3
2 2 1
1
2
3 3
3 2. 3
3 3
a
b
c
a
b
c
a
b
T T
v U U
T T
T T
v U U
T T
T T
v U U
T T
T T
v
T T
T T
v
T T
T T
v
T T
T T
v
T T
v
= +
= +
= +

= +

= +
= +

= +
=
1 2
1 2
3 3
3 3
2. 3 3
3 3
c
T T
T T
T T
v
T T
= +

(4.20)

57
REGIO V
0 0 1 2
0 0 1 2
0 0 1 2
1 2
1 2
1 2
1 2
1
1 cos120 2 cos 60
1 cos120 2 cos180
1 cos 0 2 cos 60
2 1 2 1
2 2
3 3
2 1 2
1
2
3 3
2 2 1
1
2
3 3
3 3
3 3
a
b
c
a
b
c
a
b
T T
v U U
T T
T T
v U U
T T
T T
v U U
T T
T T
v
T T
T T
v
T T
T T
v
T T
T T
v
T T
T
v
T
= +
= +
= +

= +

= +
= +
= +
=
2
1 2
3 2. 3
3 3
2. 3 3
3 3
c
T
T
T T
v
T T
= +

(4.21)
REGIO VI
0 0 1 2
0 0 1 2
0 0 1 2
1 2
1 2
1 2
1 2
1
1 cos 0 2 cos 60
1 cos120 2 cos180
1 cos120 2 cos 60
2 2 1
1
2
3 3
2 1 2
1
2
3 3
2 1 2 1
2 2
3 3
2. 3 3
3 3
a
b
c
a
b
c
a
b
T T
v U U
T T
T T
v U U
T T
T T
v U U
T T
T T
v
T T
T T
v
T T
T T
v
T T
T T
v
T T
T
v
= +
= +
= +
= +

= +

= +
= +
=
2
1 2
3 2. 3
3 3
3 3
3 3
c
T
T T
T T
v
T T

= +

(4.22)
58
A soluo de cada sistema formado em cada regio obtida atravs da
eliminao linear de uma equao utilizando os conceitos da lgebra linear. Esta
soluo est condicionada ao fato do sistema eltrico em estudo ser trifsico a trs fios,
com isso, a condio encontrada na eliminao de uma das equaes se satisfaz.
A eliminao ser desenvolvida em todas as regies com objetivo de demonstrar
como foram realizadas as eliminaes, pois todas as regies tiveram sua reduo
utilizando o mesmo princpio.
REGIO I
1 2 1 2
1 2 1 2
1 2 1 2
1 2 1 2
2 2
2
2. 3 3 3 3
. . . .
3 3 3 3
3 3 3 2. 3
. . . .
3 3 3 3
3 2. 3 2. 3 3
. . . .
3 3 3 3
3 3 3 3
3 3 3 3
0 3 0 3
0 3 2.
a b
b c
c a
b b
c b
a b
T T T T
v v
T T T T
T T T T
v v
T T T T
T T T T
v v
T T T T
T T T T
v v
T T T T
T T
v v v
T T
T
v v
T

+ = + =

+ = =

= + =

+ +
= =
= =
= +
( )
( )
1
2
0 0
2.
0
3
( )
3
c b
a b c
c b
a b c
b c
v
v v v
T v v
v v v
T
condio T v v
T
= + +
+
=
+ + =

(4.23)
REGIO II
1 2 1 2
1 2 1 2
1 2 1 2
1 2 1 2
2 2
2
3 3 3 2. 3
. . . .
3 3 3 3
2. 3 3 2. 3 3
. . . .
3 3 3 3
3 2. 3 3 3
. . . .
3 3 3 3
3 2 3 3 2 3
3 3 3 3
0 3 2 0 3
0 3
a c
b b
c a
c c
b c
a c
T T T T
v v
T T T T
T T T T
v v
T T T T
T T T T
v v
T T T T
T T T T
v v
T T T T
T T
v v
T T
T
v v
T

+ = =

+ = + =

= + =

= =
= + =
( )
( )
1
2
2
0 0
2.
0
3
( ) 2.
3
b c
a b c
c b
a b c
b c
v v
v v v
T v v
v v v
T
condio T v v
T
= + +
+
=
+ + =

(4.24)

59
REGIO III
1 2 1 2
1 2 1 2
1 2 1 2
1 1 2
2 2
2
3 2. 3 3 3
. . . .
3 3 3 3
2. 3 3 2. 3 3
. . . .
3 3 3 3
3 3 3 2. 3
. . . .
3 3 3 3
3 3 3 3
3 3 3 3
0 3 2 0 3 2
0 3
a c
b b
c a
c c
b c b
a c
T T T T
v v
T T T T
T T T T
v v
T T T T
T T T T
v v
T T T T
T T T
v v
T T T
T T
v v v
T T
T
v v
T

+
= =

+ = + =

+
= =

+ +
= =
+ = + + = +
( )
( )
1
2
0 0
0
3
( ) 2.
3
c
a b c
b c
a b c
b c
v
v v v
T v v
v v v
T
condio T v v
T
= + +
+ + =

(4.25)
REGIO IV
1 2 1 2
1 2 1 2
1 2 1 2
1 2 1 2
2 2
2
3 2. 3 3 3
. . . .
3 3 3 3
3 3 2. 3 3
. . . .
3 3 3 3
2. 3 3 3 2. 3
. . . .
3 3 3 3
3 3 3 3
3 3 3 3
0 3 2 0 3
0 3
a b
b c
c a
b b
c b c
a b
T T T T
v v
T T T T
T T T T
v v
T T T T
T T T T
v v
T T T T
T T T T
v v
T T T T
T T
v v v
T T
T
v v
T

+
= =

+ = + =

+
= =

+ +
= =
= + = +
( )
( )
1
2
2
0 0
0
3
( ) 2.
3
b
a b c
c b
a b c
c b
v
v v v
T v v
v v v
T
condio T v v
T
= + +
+ + =

(4.26)

60
REGIO V
1 2 1 2
1 2 1 2
1 2 1 2
1 2 1 2
2 2
2
3 3 3 2. 3
. . . .
3 3 3 3
3 2. 3 2. 3 3
. . . .
3 3 3 3
2. 3 3 3 3
. . . .
3 3 3 3
3 2. 3 3 2. 3
3 3 3 3
0 3 2 0 3
0 3
a b
b c
c a
b b
c b
a b
T T T T
v v
T T T T
T T T T
v v
T T T T
T T T T
v v
T T T T
T T T T
v v
T T T T
T T
v v
T
T
v v
T

+ = =

= + =

+ = + =

= =
= +
( )
( )
1
2
2
0 0
2.
0
3
( ) 2.
3
c b
a b c
b c
a b c
c b
v v
T
v v v
T v v
v v v
T
condio T v v
T
= +
= + +
+
=
+ + =

(4.27)
REGIO VI
1 2 1 2
1 2 1 2
1 2 1 2
1 2 1 2
2 2
2
2. 3 3 3 3
. . . .
3 3 3 3
3 2. 3 3 2. 3
. . . .
3 3 3 3
3 3 2. 3 3
. . . .
3 3 3 3
3 3 3 3
3 3 3 3
0 3 0 3
0 3 2
a c
b b
c a
c c
b c b
a c
T T T T
v v
T T T T
T T T T
v v
T T T T
T T T T
v v
T T T T
T T T T
v v
T T T T
T T
v v v
T T
T
v v
T

+
+ = =

= =

+
= + =

+ +
= =
= =
= +
( )
( )
1
2
0 0
2.
0
3
( )
3
c
a b c
b c
a b c
c b
v
v v v
T v v
v v v
T
condio T v v
T
= + +
+
=
+ + =

(4.28)
Com a soluo das equaes para cada regio o problema se torna idntico ao
encontrado no controlador , onde aps a determinao de todos os tempos de
chaveamento dos vetores mais prximos em cada regio, observa-se que os valores para
estes so repetitivos e semelhantes dependendo da regio, define-se ento:
61
( )
( )
( )
.
3
2.
.
3
2.
.
3
b c
b c
b c
v v
X T
v v
Y T
v v
Z T
=
+
=
+
=
(4.29)
Os tempos chaveamento calculados podem ser melhor observados na Tabela 4-6.
Tabela 4-3: Relao dos Tempos de Chaveamento com a Regio
Regio I Regio II Regio III Regio IV Regio V Regio VI
T
1
-Z Z X -X -Y Y
T
2
X Y -Y Z -Z -X
Com os tempos de chaveamento dos vetores adjacentes ao vetor de referncia
definidos, o clculo dos ciclos de trabalhos obtido atravs das equaes mostradas em
(4.30).
1 2
1
2
2
aon
bon aon
con bon
T T T
t
t t T
t t T

=
= +
= +
(4.30)
Estas definies so utilizadas na obteno dos ciclos de trabalho, obedecendo a
seqncia mostrada na Tabela 4-7. Esta seqncia obtida a partir da regio onde o
vetor de referncia est localizado.
Tabela 4-4: Ciclos de Trabalho Definidos por Regio
Regio I Regio II Regio III Regio IV Regio V Regio VI
T
a
t
aon
t
bon
t
bon
t
con
t
con
t
aon

T
b
t
bon
t
aon
t
con
t
bon
t
aon
t
con

T
c
t
con
t
con
t
aon
t
aon
t
bon
t
bon

Neste tipo de controlador, todo o controle do chaveamento foi desenvolvido em
grandezas de fase abc, retirando a necessidade da utilizao da transformada de Clarke
tradicional na converso para referncia ortogonal. No clculo dos tempos de atividade
dos vetores adjacentes, atravs de uma reduo linear a determinao dos tempos T
1
e
T
2
foram obtidas com informaes de apenas duas coordenadas, devido s
caractersticas do sistema eltrico proposto.
62
A seqncia de comando do algoritmo SVPWM em grandezas de fase abc
ilustrada na Figura 4-22, onde se considera que a forma de onda da corrente de
compensao gerada pelo circuito de controle do filtro fornecida em grandezas de fase
abc. Com isso, no existe a necessidade de inserir uma etapa no incio deste processo.

Figura 4-22: Etapas de Funcionamento do Algoritmo SVPWM em Grandezas de fase abc
O desenvolvimento deste controlador, permite a compreenso do controle
vetorial que comanda os disparos das chaves semicondutoras, haja visto que o mesmo
foi desenvolvido em grandezas de fase abc. O sucesso deste controlador est ligado ao
tipo de sistema eltrico no qual ele estar trabalhando, devido condio de eliminao
linear obtida, este controlador deve ser utilizado em sistemas eltricos trifsicos a trs
fios. A Figura 4-23 mostra como realizado o controle dos disparos das chaves
semicondutoras do conversor eletrnico de potncia.

Figura 4-23: Controlador 2 Nvei SVPWM em Grandezas de fase abc
Este procedimento mantm as mesmas caractersticas de desempenho das
seqncias de chaveamento possveis em relao ao controlador anterior, pois opera
apenas um brao do inversor por vez, de acordo com a Figura 4-19 que mostra as
possibilidades de transio entre uma combinao e outra, respeitando mesma regra.
63
Cada seta representa uma mudana de estado com a comutao de somente um brao do
inversor.
Controlador SVPWM Multinvel em Grandezas de Fase abc
O desenvolvimento de um controlador SVPWM multinvel a partir de grandezas
de fase abc foi realizado observando as principais caractersticas do controlador dois
nveis SVPWM desenvolvido anteriormente. O controlador proposto tem como
caracterstica principal, a transferncia do aumento da complexidade do controle do
chaveamento que ocorre no SVPWM multinvel tradicional, acrescentando portadoras
triangulares na comparao com o sinal de referncia.
Com isso, o fato de usar mltiplas portadoras torna o nvel de simplicidade do
controlador SVPWM multinvel semelhante ao controlador PWM senoidal multinvel.
O acrscimo de portadoras triangulares permite o controlador SVPWM
multinvel mantenha o mesmo nvel de simplicidade do controlador SVPWM dois
nveis, pois a determinao dos tempos de chaveamento semelhante ao aplicado no
controlador SVPWM dois nveis. A amplitude do sinal de referncia determina quais
chaves semicondutoras sero disparadas nos tempos de chaveamento calculados pelo
controle.
O princpio do controle desenvolvido est na eliminao dos vetores mdios
utilizados para sntese do vetor de referncia nos controladores SVPWM multinveis
convencionais. Com isso, a complexidade do controlador no aumenta conforme o
nmero de nveis dos conversores, pois, com a eliminao dos vetores mdios o
problema da determinao dos ciclos de trabalhos das chaves semicondutoras se
mantm o mesmo do conversor dois nveis.
A Figura 4-24 demonstra de forma ilustrativa o diagrama vetorial dos vetores de
chaveamento dos controladores convencionais em relao ao aumento do nmero de
nveis. A comparao meramente ilustrativa, pois geralmente no so utilizados
conversores NPC quatro nveis, pois o chaveamento deste conversor devido a suas
caractersticas construtivas no permite a equalizao da tenso do elo CC. O aumento
do nmero de nveis do conversor multinvel eleva de forma significativa o nmero de
vetores que podem ser sintetizados, tornando o algoritmo de controle mais complexo
devido ao grande nmero de vetores associados ao chaveamento.
64

Figura 4-24: Diagramas Espaciais dos Vetores de Chaveamento SVPWM convencional
A Figura 4-25 demonstra de forma ilustrativa o diagrama vetorial dos vetores de
chaveamento utilizados pelo controlador SVPWM multinvel desenvolvido. Observa-se
que o controlador realiza a sntese do vetor de referncia utilizando apenas os vetores do
vrtice de cada hexgono que compe o diagrama vetorial.

Figura 4-25: Diagramas Espaciais dos Vetores de Chaveamento SVPWM desenvolvido
A diferena entre o controle desenvolvido e os controles convencionais, est na
transferncia do comando de disparo das chaves semicondutoras que seria realizado por
uma portadora triangular em conversores dois nveis, passando w nmero de portadoras
em conversores multinveis, onde w funo do nmero de nveis do conversor,
conforme a equao.
1 w n =

n = nmero de nveis

(4.31)
O controlador SVPWM em grandezas de fase abc desenvolvido gera uma forma
de onda de referncia com injeo de terceiro harmnico, caracterstica clssica da
tcnica SVPWM. Esta forma de onda gerada ser comparada s portadoras triangulares
65
que so responsveis pela determinao dos pulsos de disparos das chaves
semicondutoras. Na Figura 4-26 o controlador supra citado mostrado.

Figura 4-26: Controlador Multinvel SVPWM em Grandezas de fase abc
Para realizar o controle dos disparos das chaves semicondutoras, sabe-se que no
caso de um conversor trs nveis as chaves superiores de cada brao so
complementares s chaves inferiores. Com isso, quando as chaves superiores esto
ativas, as chaves inferiores esto inativas, este princpio utilizado na comparao entre
a portadora triangular e T
a
, T
b
e T
c
. A equao 4.32 demonstra como realizada a
comparao apenas para o brao correspondente a fase a.
_1 1
_ 2 2
_1 1
_ 2 2
_1 1
_ 2 2
tri a a
tri a a
tri a a
tri a a
tri a a
tri a a
V T S ativo
V T S ativo
V T S inativo
V T S ativo
V T S inativo
V T S inativo
< =
`
< =
)
> =
`
< =
)
> =
`
> =
)
(4.32)
A Figura 4-27 mostra como a condio matemtica representada na equao
anterior implementada, onde a forma complementar do chaveamento entre as chaves
respeitada.
66

Figura 4-27: Princpio de Comparao do Chaveamento SVPWM em Grandezas de fase abc
Este princpio de comparao de portadoras triangulares aplicado em inversores
trifsicos dois nveis, pode ser estendido para inversores multinveis conforme mostrado
na figura anterior. Estas portadoras esto dispostas de forma a dividir o nvel de tenso
do elo CC em bandas adjacentes com variao -V
dc
/w at V
dc
/w.
O controlador multinvel SVPWM a partir de grandezas de fase abc fornece a
forma de onda de referncia T
a
, T
b
e T
c
, para a comparao com as portadoras
triangulares para determinar os instantes do chaveamento a serem obtidos. Existem trs
alternativas de estratgias de comparao possveis que utilizam a diferena de fase
entre as portadoras [31].
Alternative Phase Opposition Disposition APOD: onde as portadoras
em bandas adjacentes esto defasadas 180.
Phase Opposition Disposition POD: onde as portadoras situadas
abaixo da referncia do ponto zero esto defasadas 180.
Phase Disposition PD: onde todas as portadoras esto em fase.
A Figura 4-28 mostra como seria representada a defasagem entre as portadoras
triangulares para uma aplicao em um inversor trs nveis. Pode-se notar que para o
caso de inversores trs nveis as estratgias APOD e POD so equivalentes [31].
67

Figura 4-28: Princpio de Comparao do Chaveamento SVPWM na Tcnica: a) PD; b) POD
Baseado na estratgia Carrier PWM o controlador multinvel SVPWM utiliza a
comparao com as portadoras triangulares para sintetizar a forma de onda de referncia
fornecida pela estratgia de controle do filtro ativo paralelo. A Figura 4-29 mostra como
esto dispostas as portadoras triangulares na comparao com o sinal de referncia, nas
trs estratgias de comparao entre portadoras.

Figura 4-29: Tcnicas de Defasagem das Portadoras Triangulares
A implementao destas trs estratgias utilizando o controlador SVPWM em
grandezas de fase abc, foi realizada observando as diferenas apresentadas
68
anteriormente. A estratgia Phase Disposition utiliza w portadoras triangulares em fase
comparadas com a forma de onda fornecida pelo controlador SVPWM.
A estratgia Phase Opposition Disposition utiliza w portadoras triangulares,
onde as portadoras triangulares situadas abaixo da referncia do ponto zero esto
defasadas 180. A estratgia Alternative Phase Opposition Disposition utiliza w
portadoras triangulares, onde as portadoras triangulares adjacentes esto defasadas 180.
No entanto, observa-se a existncia de outra estratgia baseada na comparao
da referncia SVPWM e portadoras triangulares, esta estratgia chamada de
Alternative Phase-Shifted Disposition - APSD. A Figura 4-30 mostra como esto
dispostas as portadoras nesta estratgia de comparao entre portadoras.
Alternative Phase-Shifted Disposition APSD: onde as portadoras em
bandas adjacentes esto defasadas 360/w.

Figura 4-30: Tcnica de Defasagem APSD
Pode-se notar que para o caso de inversores trs nveis as estratgias APOD,
POD e APSD so equivalentes, ou seja, possuem suas portadoras com amplitudes e
defasagens iguais em implementaes de conversores eletrnicos de potncia trs
nveis. Este fato no ocorre em conversores multinveis de ordem mais elevada devido
diferena no clculo de defasagem entre cada tcnica.
4.6 CONTROLADOR SVPWM MULTINVEL CAPACITOR
GRAMPEADO
Este controlador SVPWM foi desenvolvido para controlar o chaveamento de um
inversor trs nveis com capacitores grampeados para um filtro ativo paralelo, com
objetivo de compensar harmnicos e corrigir fator de potncia. A topologia capacitor
grampeado utilizada como inversor fonte de tenso para reduzir o estresse na tenso
aplicada s chaves semicondutoras [53].
69
A configurao do circuito do sistema adotado pode ser observada na Figura 4-
31. A carga no linear conectada no sistema CA, onde um inversor fonte de tenso
utilizado como filtro ativo paralelo para reduzir o contedo harmnico das correntes na
fonte e correo do fator de potncia [53].
Existem trs braos no inversor adotado, onde cada brao possui 4 (quatro)
chaves semicondutoras (IGBTs), com um capacitor flutuante utilizado em cada brao
do inversor. O inversor fonte de tenso com capacitor grampeado pode operar como trs
inversores monofsicos de meia onda com ponto CC comum para obter o controle
independente das correntes trifsicas.
O circuito de controle apresentado no Captulo 3 (trs) utilizado para operar o
filtro ativo paralelo, controlando as correntes de compensao. O controlador SVPWM
o responsvel pela sntese das correntes de compensao que tornaro as correntes na
fonte senoidais e balanceadas. Existe um controle para compensar e balancear o ponto
de neutro [53].

Figura 4-31: Conversor 3 Nveis Capacitor Flutuante
Existem quatro chaves semicondutoras e um capacitor flutuante em cada brao
do inversor trs nveis responsvel por uma das fases do sistema eltrico. As chaves
semicondutoras S
xy
e S
xy
so complementares onde y = a, b, c e x = 1, 2. Duas chaves
independentes so utilizadas em cada brao para validar quatro estados de chaveamento
[53].
70
A Figura 4-32 mostra os quatro estados de operao para fase a do inversor
trs nveis na fase a. A Figura 4-32 (a) mostra o primeiro estado de chaveamento
descrito para o inversor trs nveis na fase a. As chaves S
1a
e S
2a
esto ligadas para obter
tenso terminal V
aN
= V
C1
= V
dc
/2 (assumindo V
Ca
= V
Cb
= V
Cc
= V
C1
= V
C2
= V
dc
/2). O
conversor considerado opera em modo elevador (boost mode) para que cada tenso no
capacitor no lado CC seja maior que a amplitude da tenso de fase na fonte. Com isso, a
corrente no conversor i
ca
linearmente decrescente durante o primeiro estado de
chaveamento [53].

Figura 4-32: Estados de Operao do Inversor 3 Nveis Capacitor Flutuante
O dois estados de chaveamentos mostrados na Figura 4-32 (b) e (c) para o
inversor trs nveis na fase a, podem gerar tenso no lado CA V
aN
= 0 e controlar a
corrente de entrada i
ca
. Se as chaves semicondutoras S
1a
e S
2a
esto ligadas, uma
corrente positiva de entrada i
ca
descarregar o capacitor flutuante C
a
. Em outra
71
condio, se as chaves semicondutoras S
1a
e S
2a
esto ligadas, uma corrente positiva de
entrada i
ca
carregar o capacitor flutuante C
a
[53].
Embora estes dois estados de chaveamento possam ser utilizados para balancear
a tenso no capacitor flutuante V
Ca
, a corrente de entrada i
ca
pode ser linearmente
crescente ou decrescente se a tenso na fonte de corrente alternada CA for positiva ou
negativa respectivamente [53].
Na Figura 4-32 (d) o ltimo estado de chaveamento para o inversor trs nveis na
fase mostrado. Se as chaves semicondutoras S
1a
e S
2a
so ligadas para obter tenso
terminal V
aN
= - V
C2
= - V
dc
/2, onde uma corrente positiva de entrada i
ca
linearmente
crescente durante a operao neste estado de chaveamento.
Na operao nos estados 1 e 3 de chaveamento adotada para controlar a
corrente de entrada durante o ciclo positivo da tenso na fonte CA e gerar dois nveis de
tenso V
dc
/2 e zero, para a tenso terminal V
aN
.
Por outro lado, a operao nos estado 2 e 4 de chaveamento adotada para
controlar a corrente de entrada durante o ciclo negativo da tenso na fonte CA e gerar
outros dois nveis de tenso V
dc
/2 e zero, para a tenso terminal V
aN
.
Como para cada brao do inversor trs nveis existem quatro possveis estados
de chaveamento, os inversores trs nveis trifsicos com capacitor grampeado possuem
64 (sessenta e quatro) estados diferentes de chaveamento (4
3
= 64). Para simplificar o
sistema analisado e aproximar o controle, considera-se que o inversor trs nveis
trifsico com ponto de neutro dividido por capacitores pode operar como trs inversores
monofsicos em ponte de meia onda. Equaes diferenciais podem ser expressas para
cada inversor monofsico fonte de tenso, conforme as equaes (4.33), (4.34), (4.35) e
(4.36) [53].
0
.
cx sx cx x
di v r i v
dt L L L
= (4.33)
Cx Cx
x
dv i
dt C
=

(4.34)
1
1
p
C
i
dv
dt C
=

(4.35)
2
2
C n
dv i
dt C
=

(4.36)
Onde x = a, b, c i
p
e i
n
so as correntes no lado CC, i
Ka
, i
Kb
e i
Kc
so as correntes
nos capacitores flutuantes. As tenses terminais V
x0
e as correntes no lado CC podem
72
ser expressas como combinao dos estados de chaveamento e variveis de estado do
circuito [53].
( )
0 1 1 1 2 1 2 1 2
. ' . . ' . ' .
x x C x x x x Cx x C
v S v S S S S v S v = + (4.37)
( )
1 2 1 2
' . . ' .
Kx x x x x cx
i S S S S i =

(4.38)
1
, ,
.
p x cx
x a b c
i S i
=
=

(4.39)
1
, ,
' .
n x cx
x a b c
i S i
=
=

(4.40)
A Figura 4-33 mostra o modelo do circuito equivalente adotado, baseado em
(4.33) a (4.40).

Figura 4-33: Modelo do Circuito Equivalente do Conversor 3 Nveis Capacitor Flutuante
Existe um nvel de tenso alto e um nvel de tenso baixo durante o ciclo
positivo e negativo das tenses de fase respectivamente. Durante o ciclo positivo da
tenso de fase, dois nveis de tenso zero e V
dc
/2 so gerados em V
aN
, V
bN
e V
cN
. O nvel
alto de tenso V
dc
/2 obtido para diminuir a corrente de compensao. O nvel baixo de
tenso zero obtido para aumentar a corrente de compensao [53].
Os dois estados de chaveamento redundantes (estados 2 e 3) so obtidos para
gerar nvel zero de tenso e compensar a tenso em cada capacitor flutuante referente a
cada brao do inversor [53].
73
Durante o ciclo negativo da tenso de fase, dois nveis de tenso zero e Vdc/2
so gerados no lado CA. O nvel baixo de tenso Vdc/2 obtido para aumentar a
corrente de compensao. Por outro lado, o nvel de tenso zero obtido para diminuir a
corrente de compensao.
Com isso, o nvel baixo de tenso obtido para aumentar a corrente de
compensao e o nvel alto de tenso obtido para diminuir a corrente de compensao
durante cada metade do ciclo de tenso de fase [53].
A Figura 4-34 mostra o diagrama de blocos do controle de chaveamento
proposto. O controlador SVPWM responsvel por comandar o inversor para rastrear
as correntes de compensao. O controlador externo do elo CC usado para obter
tenso no elo CC constante. O detector de tenso positiva descrito no captulo 3
utilizado para gerar formas de onda senoidais sincronizadas com as tenses trifsicas
da fonte CA.

Figura 4-34: Controlador de Karnaugh 3 Nveis
Se o sinal da tenso de fase detectado, a tenso no capacitor flutuante
medida, e a sada do controlador SVPWM obtida, ento os sinais de disparos para
cada uma das chaves semicondutoras podem ser gerados. Atravs de um Mapa de
Karnaugh ocorre a simplificao da funo lgica para definio dos ciclos de trabalho.
Esta simplificao realizada pela associao de circuitos lgicos, com a relao entre
os sinais de sada do controlador SVPWM, e as condies das variveis medidas, na
74
Figura 4-35 so mostradas estas relaes. Os sinais de chaveamento para as chaves
semicondutoras so expressos nas equaes a seguir:
( )
1
( )
.
2
1 . 1
2
dc
x Sx Cx
dc
xon SVPWM Cx
v
S sign v comp v
v
T comp v
| |
= +
|
\
( | |
( +
|
(
\
(4.41)
( )
2
( )
. 1
2
1 .
2
dc
x Sx Cx
dc
xon SVPWM Cx
v
S sign v comp v
v
T comp v
( | |
= +
|
(
\
| |
( +
|

\

(4.42)
Onde:
( )
1, 0
0, 0
Sx
Sx
Sx
v
sign v
v
>
=

<

(4.43)
1,
2
2
0,
2
dc
Cx
dc
Cx
dc
Cx
v
v
v
comp v
v
v
>
| |
=
|
\

<

(4.44)

Figura 4-35: Condies do Chaveamento no Mapa de Karnaugh
A Figura 4-26 mostra como o controlador SVPWM gera os pulsos que disparam
as chaves semicondutoras para cada brao do inversor trs nveis. Com este controlador
aplicado ao filtro ativo paralelo possvel compensar harmnicos, corrigir o fator de
potncia e regular a tenso do elo CC simultaneamente.
75

Figura 4-36: Circuitos Lgicos de Comando dos Disparos por Brao do Conversor
4.7 CONTROLADOR SVPWM MULTINVEL CLULAS EM CASCATA
O ltimo controlador a ser descrito neste captulo o controlador SVPWM
aplicado ao inversor multinvel do filtro ativo paralelo na topologia de conversores em
cascata com fontes de tenso separadas, que permitem a sntese das correntes de
compensao a partir de vrias fontes de tenso independentes [14].
Esta topologia de inversores multinveis evita o acrscimo de diodos de
grampeamento e capacitores flutuantes. Um inversor monofsico multinvel genrico
em cascata pode ser visto na Figura 4-37. Atravs de diferentes combinaes das quatro
chaves semicondutoras S1, S2, S3 e S4, presentes em cada inversor monofsico ou
clula inversora, podem gerar trs nveis de tenso de sada diferentes, V
dc
, -V
dc
e zero.
A sada CA de cada um dos diferentes nveis dos inversores conectada em
srie, com isso a formao da corrente de compensao projetada pelo circuito de
controle ocorre atravs do somatrio das tenses de sada CA de cada um dos inversores
monofsicos ou clula ou mdulo [54][55].
76

Figura 4-37: Conversor Monofsico Multinvel em Cascata Genrico
Nesta topologia, o nmero de nveis da tenso de sada definido em funo do
nmero n de fontes CC, conforme mostrado a seguir.
( ) 1 2. m n = +

(4.45)
Para a topologia de inversores de clulas em cascata, o controlador baseado na
Phase Shift Carrier PWM - PSCPWM considerado como padro [54]. Esta tcnica
utiliza um nmero de portadoras triangulares iguais ao nmero de inversores
monofsicos, onde o perodo de referncia T obtido em funo da freqncia das
portadoras triangulares utilizadas f
tri
, sendo estas portadoras defasadas em funo do
nmero de inversores monofsicos presentes na estrutura multinvel [31].
( )
1
.
tri
T
n f
=

(4.46)
Na tcnica PSCPWM a freqncia de modulao m
freq
mltipla de trs para
que evitar superposies harmnicas com a freqncia fundamental f
o
nas tenses de
sada dos inversores. A defasagem das portadoras triangulares dos inversores
monofsicos
tri
em srie obtida atravs (4.90), que fornece o ngulo de defasagem da
portadora referente ao inversor monofsico controlado. Onde i representa a ordem do
inversor monofsico (primeiro, segundo, etc), e n representa o nmero de clulas
inversoras monofsicas por fase [31].
0
, 3, 6, 9,
tri
freq freq
f
m onde m
f
= = K

(4.47)
77
( ) 1 .
tri
i
n

=

(4.48)
A partir da PSCPWM considerada como estratgia de chaveamento padro em
conversores multinveis em cascata simtricos, o controlador SVPWM para esta
topologia foi desenvolvido, a Figura 4-38 mostra como realizada a defasagem das
portadoras triangulares.
O chaveamento aplicado em cada mdulo do tipo unipolar, onde um par de
portadoras triangulares defasadas de 180
0
so comparadas com o sinal de referncia.
Cada ramo de um dos inversores monofsico possui seu chaveamento controlado por
uma das portadoras complementares, e as duas chaves semicondutoras de cada ramo do
inversor so complementares.

Figura 4-38: Princpio de Defasagem entre as Portadoras Triangulares
O controlador SVPWM fornece os sinais de comando para o chaveamento dos
inversores, onde as portadoras triangulares que comandam os braos de cada inversor
monofsico so defasadas entre si de 180, sendo que as portadoras triangulares que
comandam cada um dos inversores monofsicos por fase so defasadas seguindo a
defasagem
tri
. O controlador SVPWM controla cada conversor monofsico atravs da
comparao do sinal de referncia gerado no chaveamento SVPWM com um par de
portadoras defasadas 180
0
entre si, conforme mostra a Figura 4-39.
78

Figura 4-39: Controlador SVPWM Multinvel de Mdulos em Cascata em Grandezas de fase abc
Neste captulo foram desenvolvidas estratgias de chaveamento para inversores
multinveis, tendo como base no controle dos disparos das chaves semicondutoras a
modulao por vetores espaciais. Os controladores SVPWM foram desenvolvidos em
grandezas de fase abc, onde para cada topologia foi utilizado o princpio da modulao
por vetores espaciais.
Na topologia NPC o controlador SVPWM desenvolvido possibilitou sua
aplicao com diferentes ngulos de defasagem entre as portadoras triangulares a partir
dos conceitos POD, APOD e PD. Uma nova tcnica de defasagem das portadoras
triangulares foi proposta, sendo nomeada de APSD.
Na topologia com capacitor grampeado o controlador SVPWM desenvolvido
utilizou as caractersticas do circuito de potncia do inversor com seus capacitores de
grampeamento, atravs das combinaes de controle do chaveamento.
Na topologia multinvel de inversores em cascata, o controlador SVPWM se
baseou na tcnica PSCPWM para determinar como as chaves de cada inversor em
cascata seriam disparadas.
Com isso, para cada uma das topologias supracitadas foi desenvolvido um
controle de chaveamento especfico, utilizando como base a modulao por vetores
espaciais em grandezas de fase abc na compensao harmnica aplicada em um filtro
ativo paralelo em topologias multinveis de inversores.
79
5 RESULTADOS DAS SIMULAES
este captulo ser visto a implementao do Filtro Ativo Paralelo
utilizando o simulador PSCAD
/EMTDC
TM
. Este programa, apesar de ser
novo se comparado ao ATP/EMTP, apresenta uma boa interface para desenvolvimento
de equipamentos utilizados em Eletrnica de Potncia, sendo usado por diversos centros
de pesquisas reconhecidos mundialmente.
A implementao digital do Filtro Ativo Paralelo dividida em duas partes. A
primeira a implementao digital do controlador ou estratgia de controle, responsvel
pela gerao das correntes de compensao. A segunda parte a implementao digital
da estratgia de chaveamento SVPWM, responsvel pela comutao das chaves digitais
presentes em cada topologia multinvel.
O tempo total de simulao especificado de 1,0 segundo, com um passo de
integrao igual a 10 s. O filtro ativo paralelo em questo inicia a sua operao em
0,25 segundos. A tenso base adotada V
base
igual a 440 V, e a potncia S
base
igual a
38,1 kVA. A impedncia na entrada equivale a 10% da impedncia base do sistema,
como mostrado na equao 5.1 para uma potncia de curto-circuito (Pcc) igual a 10 pu.
A partir destes valores, os parmetros do filtro e da carga eltrica no-linear suprida
foram especificados. O sistema opera com uma freqncia de 50Hz.
( )
2 2
2
2
0, 01 1, 01 0, 88
10
0, 871 2, 312
2
0,1 0, 88
10 0, 0871
s
z x x x
V
Pcc pu
x Zcc
x L mH
f V
Zcc pu
pu r
= + = =

= =

= = =

= = =

=

(5.1)
A carga corresponde a uma ponte retificadora trifsica de seis pulsos a tiristor,
com o valor RMS da corrente medida no lado CA igual a 50 A, onde os tiristores foram
programados com um ngulo de disparo igual a 30.
Para a implementao digital preciso calcular os valores dos componentes
presentes no circuito de potncia, mostrados na Figura 5-1. As indutncias na entrada da
carga foram especificadas em 1,6 mH, correspondendo a 7,0% da impedncia base do
sistema.O elo de tenso CC dos inversores VSI possui 500V de tenso aplicada sobre
N
80
cada capacitor presente no inversor multinvel, com os indutores na sada equivalente a
0,8 mH, correspondendo a 3,5% da impedncia base do sistema.
A freqncia de chaveamento do inversor diferente entres as topologias, na
NPC o chaveamento ocorre em freqncia igual a 5 kHz, assim como, na topologia
Capacitor Flutuante. Na topologia de Mdulos em Cascata Simtricos a freqncia da
portadora igual a 900 Hz, mas a freqncia de chaveamento na sada dos conversores
em cascata depende do nmero de mdulos implementados, onde para conversores em
cascata com tenso de sada com 7 nveis, a freqncia de chaveamento 2,7 kHz.
Em todas as topologias implementadas existem pequenos filtros passa baixa do
tipo RC, onde o valor do resistor igual a 2 e do capacitor igual a 10F impede que
correntes de alta freqncia geradas pelo chaveamento dos inversores multinveis
contaminem o sistema eltrico.

Figura 5-1: Circuito de Potncia sem o Conversor Multinvel
Os ganhos utilizados no controlador PI do regulador do elo de tenso CC do
inversor VSI so: proporcional igual a 0,25 (1/.V) e um ganho integral igual a
0,556 (1/.V.s). No controlador PI utilizado no circuito de sincronismo , o ganho
proporcional equivale a 70 (rad/s.w) e o ganho integral a 3000 (rad/s2.w). Por fim, no
controlador PI do controle SVPWM, apresenta um ganho proporcional igual a 0,07 e
um ganho integral igual a 140 (1/s). O ganho proporcional adimensional uma vez que
a dimenso da entrada igual dimenso da sada.
81
5.1 CIRCUITOS DE CONTROLE IMPLEMENTADOS
5.1.1 Detector de Seqncia Positiva
O detector de seqncia positiva formado pelo circuito de sincronismo
conhecido por PLL mostrado na Figura 5-2, responsvel por rastrear a freqncia
fundamental das tenses da fonte. A freqncia fundamental das tenses da fonte
rastreada, em seguida so criados sinais de controle chamados de correntes senoidais,
estas correntes associadas a um sinal de controle chamado delta baseado no mtodo dos
mnimos multiplicadores de Lagrange [25], formam as tenses de seqncia positiva na
freqncia fundamental.

Figura 5-2: Implementao do Circuito de Sincronismo - PLL

A entrada deste circuito so as tenses na fonte em valores p.u. chamados de
V
a_base
, V
b_base
e V
c_base
. A freqncia fundamental rastreada pelo PLL fornecida
atravs do sinal wtpll.
A implementao do algoritmo do detector de seqncia positiva no
PSCAD/EMTDCTM mostrada na Figura 5-3, os valores instantneos da
componente fundamental de seqncia positiva das tenses denominadas por
V
aw
, V
bw
, V
cw
so determinadas a partir tenses na fonte, correntes geradas pelo circuito
de sincronismo e da varivel delta.
82

Figura 5-3: Implementao do Circuito Detector de Sequncia Positiva
5.1.2 Clculo das Correntes de Compensao
A partir das tenses de seqncia positiva na freqncia fundamental, o
algoritmo do clculo das correntes de compensao obtido a partir das tenses
fornecidas pelo detector de V
+1
, associadas com as correntes lidas na carga atravs do
algoritmo baseado nos mnimos multiplicadores de Lagrange [25], a varivel zeta
representa o denominador do algoritmo. As correntes na carga utilizadas no algoritmo
esto em valores p.u., estes sinais so chamados de I
al_base
, I
bl_base
e I
cl_base
.
A Figura 5-4, mostra como o algoritmo para calcular as correntes de
compensao do filtro ativo paralelo foi implementado, baseado na estratgia de
controle descrita no Captulo 3. As correntes de compensao calculadas pelo algoritmo
so chamadas de i
ac
, i
bc
e i
cc
so determinadas a partir tenses de seqncia positiva,
correntes na carga e da varivel zeta.

83

Figura 5-4: Implementao do Clculo das Correntes de Compensao
5.2 ESTRATGIA DE CHAVEAMENTO SVPWM
A tcnica de chaveamento implementada est baseada no descrito no Capitulo 4,
onde foram desenvolvidos controladores para cada topologia de inversor multinvel.
Todos os controladores desenvolvidos utilizam para sintetizar as correntes de
compensao o modulo SVPWM em grandezas de fase abc, onde as entradas deste
mdulo so os resultados da comparao das correntes de compensao e as correntes
medidas na entrada dos inversores. A Figura 5-5 mostra como foi realizada a
comparao e o mdulo SVPWM em grandezas de fase abc. A seguir, faz um
detalhamento do mdulo SVPWM

Figura 5-5: Implementao do Circuito de Chaveamento SVPWM em Grandezas de fase abc
84
5.2.1 Mdulo SVPWM a partir de Grandezas de Fase abc
A primeira etapa do chaveamento SVPWM descrito a localizao da regio
onde o vetor de referncia que representa as sadas dos trs controladores PI fornecidas
pelo circuito de controle est situado. Esta localizao realizada conforme descrito no
capitulo 4, atravs de uma transformada que adianta os sinais de entrada do mdulo, em
seguida, estes sinais so comparados e entram no algoritmo que determina em que
regio est localizado o vetor de referncia.
A Figura 5-6, mostra como foi implementado o algoritmo e as variveis
envolvidas na determinao da regio. Observa-se que a entrada do mdulo e todas as
operaes so realizadas em grandezas de fase abc.

Figura 5-6: Implementao do Algoritmo da Determinao da Regio
A Figura 5-7, mostra como foi determinada a regio onde est situado o vetor de
referncia a partir da varivel sector obtida no algoritmo supracitado. A varivel Sector1
representa a varivel soma descrita no Captulo 4, esta varivel localiza o instante de
tempo em que o vetor de compensao est situado em cada regio do hexgono.
85

Figura 5-7: Implementao da Tabela de Localizao da Regio
A partir das definies dos tempos chaveamento calculados, estes podem ser
observados na Tabela 4-6, onde a implementao desta tabela determina os tempos de
chaveamento dos vetores mais prximos ao vetor de referncia. A Figura 5-8 mostra
como so implementados e obtidos os valores das variveis na determinao dos ciclos
de trabalho dos vetores adjacentes referente a cada regio.
As variveis V
x
, V
y
e V
z
implementadas na simulao representam as variveis X,
Y e Z da Tabela 4-6, a associao destas variveis com a localizao da regio do
hexgono onde est localizado o vetor de referncia determina os tempos de
chaveamento dos vetores espaciais.

Figura 5-8: Implementao da Tabela dos Tempos de Chaveamento
Com os tempos de chaveamento dos vetores mais prximos ao vetor de
referncia definidos, o clculo dos ciclos de trabalhos obtido atravs das equaes
mostradas em (4.30), conforme descrito no Captulo 4.
86
Com isso, para cada regio existe uma variao na definio dos ciclos de
trabalho por regio, e a implementao dos tempos de chaveamento para regio I
mostrada na Figura 5-9. A implementao do algoritmo que calcula os tempos de
chaveamento para as outras regies semelhante ao referente regio I, seguindo o
descrito na Tabela 4-7.

Figura 5-9: Determinao do Ciclo de Trabalho dos Vetores para Regio I
5.3 SIMULAO CONVERSORES 3-NVEIS NPC
O procedimento de incio da simulao obedece a uma seqncia de
acionamento de chaves, onde a chave BRK1 e BRK2 so responsveis pelo
carregamento dos capacitores do elo CC. A chave BRK3 conecta o filtro ativo paralelo
ao sistema eltrico, conforme mostra a Figura 5-10.
87
Figura 5-10: Inicializao da Simulao do Conversor 3 Nveis NPC
As chaves BRK1 e BRK2 so utilizadas para a energizao do capacitor do elo
de tenso CC, est programada para operar, ao incio da simulao, em conduo. A
mudana de estado de conduo para aberto ocorre em 0,05 segundos aps o incio da
simulao.
A chave BRK3 est localizada na sada do inversor paralelo, est programada
para permanecer aberta at 0,25 segundos do incio da simulao. A partir deste
instante, esta chave entra em conduo, permanecendo neste estado at o trmino da
simulao. Este estgio denominado, neste trabalho, como conexo do filtro paralelo.
5.3.1 Comparador SVPWM
O comparador SVPWM em grandezas de fase abc implementado foi descrito no
Captulo 4, sendo que este algoritmo gera os sinais de controle conforme foi mostrado
no captulo anterior. Na Figura 5-11, so mostradas as correntes na fonte e as tenses na
carga antes da entrada em operao do filtro ativo paralelo e depois da entrada em
operao que acontece em 0,25s.
88

Figura 5-11: Correntes na Fonte e Tenses na Carga Comparador SVPWM
Com o incio de operao do filtro ativo paralelo, observa-se que as correntes na
fonte tornaram-se senoidais devido sntese das correntes de compensao pelo
inversor.
Na Figura 5-12 so mostradas as correntes de entrada do filtro ativo paralelo e as
correntes de referncia geradas pelo circuito de controle. Estas correntes na entrada do
filtro so responsveis pela compensao harmnica das correntes da fonte.

Figura 5-12: Correntes de Compensao (ideais x reais) Comparador SVPWM
Este comparador implementado no possui freqncia de chaveamento fixa,
visto que a freqncia de chaveamento definida pelo circuito, a banda de comparao
89
estabelece quando o estado de chaveamento das chaves semicondutoras deve ser
comutado.
A Figura 5-13 mostra a corrente na carga I
al
com elevado contedo harmnico, a
corrente de compensao I
acc
que compensa o contedo harmnico demandado pela
carga no-linear. A corrente na fonte I
as
tambm mostrada, observa-se que a partir da
entrada em funcionamento do filtro ativo paralelo esta corrente deixa de ser igual a
corrente da carga e torna-se senoidal e em fase com a tenso da fonte.
A Figura 5-14 mostra que o controle do filtro ativo paralelo alm de realizar a
compensao harmnica, tambm realiza a correo do fator de potncia na fonte. A
corrente na fonte e a tenso na carga na fase a so mostradas nesta figura, quando o
filtro ativo paralelo comea a funcionar.

Figura 5-13: Correntes na Fonte, Carga e Filtro na fase a

Figura 5-14: Tenso na Carga e Corrente na Fonte
Na Figura 5-15 mostra a tenso no elo CC na qual as chaves semicondutoras so
submetidas para permitir as correntes de compensao possam ser geradas atravs dos
comandos de comutao.
90

Figura 5-15: Tenso no Elo CC Comparador SVPWM
5.3.2 Controlador SVPWM
O controlador SVPWM multinvel que controla os inversores trs e cinco nveis
que so objeto de anlise possuem implementaes semelhantes. A diferena nos
nmeros de nveis refletida para o controlador SVPWM atravs do nmero de
portadoras triangulares que comandaro os disparos das chaves semicondutoras
presentes nos conversores multinvel.
Conforme descrito no captulo anterior existem quatro tcnicas de defasagem de
portadoras triangulares diferentes para realizar a implementao do controlador
SVPWM apresentado: APOD, POD, PD e APSD.
As tcnicas APOD, POD e APSD para o um conversor trs nveis so idnticas,
conforme j mencionado no captulo anterior, com isso, as simulaes do filtro ativo
paralelo de potncia trs nveis foram realizadas considerando-se esta caracterstica.
A Figura 5-16 mostra como feita a interpolao do chaveamento SVPWM
multinvel. O mtodo de clculo do chaveamento dos IGBTs com interpolao foi
utilizado, pois a simulao sem este mtodo implica na utilizao de valores de tempos
de passo de integrao muito pequenos. Empregando o mtodo da interpolao na
simulao o passo de integrao foi fixado em 10s.
Como as diferenas entre as tcnicas de defasagem esto apenas nas portadoras
triangulares, a implementao digital da interpolao mostrada igual para as trs
simulaes realizadas para o filtro ativo paralelo trs nveis. Com isso, somente a
configurao de cada portadora ser diferente em cada tcnica de defasagem
implementada.
Os blocos de interpolao so apenas comparadores que definem os instantes de
tempo em os sinais T
a
, T
b
e T
c
possuem suas amplitudes maiores que as portadoras
triangulares nos quais estes sinais so comparados. A sada do bloco de interpolao
91
fornece os sinais de disparo para as chaves semicondutoras do inversor, cada bloco de
interpolao possui no mximo seis (6) sinais de sada. Devido limitao do nmero
de sadas do bloco de interpolao, para o inversor trs nveis so utilizados dois blocos
de interpolao.

Figura 5-16: Implementao do Chaveamento Interpolado SVPWM
Na Figura 5-17 (a) e (b) e Figura 5-18 (a) e (b); so mostradas as caixas de
configurao das portadoras triangulares inferiores e superiores para as tcnicas: APOD
e PD respectivamente.

Figura 5-17: Configurao das Defasagens das Portadoras na Tcnica APOD
92

Figura 5-18: Configurao das Defasagens das Portadoras na Tcnica PD
Na Figura 5-19 e Figura 5-20; so mostrados os grficos das tenses nos
capacitores do elo CC, as correntes na fonte durante todo o perodo simulado antes e
depois da entrada em operao do filtro ativo paralelo e as tenses na carga no-linear
para as tcnicas APOD e PD, respectivamente, dos filtros ativo paralelo trs nveis.
Na simulao do filtro ativo paralelo aplicando-se tcnica APOD, observa-se na
Figura 5-19 que a tenso no elo CC converge para o valor de referncia aps a entrada
em operao do filtro ativo paralelo, permitindo ao controlador SVPWM sintetizar as
correntes de compensao. As correntes na fonte tornam-se senoidais quando ocorre a
sntese das correntes de compensao pelo inversor trs nveis.
93

Figura 5-19: Tenso no Elo CC, Correntes na Fonte e Tenso na Carga SVPWM APOD
Na simulao do filtro ativo paralelo aplicando-se tcnica PD, observa-se na
Figura 5-20 que de forma semelhante ao ocorrido na simulao da tcnica APOD, a
tenso no elo CC converge para o valor de referncia aps a entrada em operao do
filtro ativo paralelo. As correntes na fonte tornam-se senoidais quando ocorre a sntese
das correntes de compensao pelo inversor trs nveis, ocorrendo tambm a reduo
dos notches existentes nas tenses na carga causadas pela no-linearidade da carga.
No final deste captulo sero apresentados os valores de THD obtidos em cada
simulao, para cada topologia e nvel de conversor multinvel atravs de uma tabela,
que permitir comparar a compensao harmnica realizada em cada implementao de
forma mais clara.
94

5.4 SIMULAO CONVERSORES 5-NVEIS NPC
acionamento de chaves, onde as chaves BRK1, BRK2, BRK4 e BRK5 so responsveis
pelo carregamento dos capacitores do elo CC. A chave BRK3 conecta o filtro ativo
paralelo ao sistema eltrico, conforme mostra a Figura 5-21.
95
Figura 5-21: Inicializao da Simulao do Conversor 5 Nveis NPC
As chaves BRK1, BRK2, BRK4 e BRK5, esto programadas para operar, ao
incio da simulao. A mudana de estado de conduo para aberto ocorre em 0,05
segundos aps o incio da simulao.
para permanecerem abertas at 0,25 segundos aps o incio da simulao. A partir deste
instante, estas chaves entram em conduo, permanecendo neste estado at o trmino da
simulao.
5.4.1 Controlador SVPWM
Seguindo o mesmo raciocnio do controlador anterior, existem quatro tcnicas
de defasagem de portadoras triangulares diferentes para realizar a implementao do
controlador SVPWM apresentado: APOD, POD, PD e APSD.
Para este nmero de nveis, as tcnicas APOD, POD e APSD para o um
conversor cinco nveis NPC no so mais idnticas, devido ao nmero de nveis do
conversor influenciar na defasagem das portadoras triangulares, conforme j
mencionado no captulo anterior.
96
A Figura 5-22 mostra como feita a interpolao do chaveamento SVPWM
cinco nvel. Como as diferenas entre as tcnicas de defasagem esto apenas nas
portadoras triangulares, a implementao digital da interpolao mostrada igual para
as quatro simulaes realizadas para o filtro ativo paralelo cinco nveis. Com isso,
somente a configurao de cada portadora ser diferente em cada tcnica de defasagem
implementada.

Figura 5-22: Implementao da Interpolao do Chaveamento 5 Nveis SVPWM
Na Figura 5-23 (a), (b), (c) e (d), Figura 5-24 (a), (b), (c) e (d), Figura 5-25 (a),
(b), (c) e (d) e Figura 5-26 (a), (b), (c) e (d); so mostradas as caixas de configurao
das portadoras triangulares inferiores e superiores para as tcnicas: APOD, POD, APSD
e PD respectivamente.
A configurao da defasagem das portadoras triangulares da tcnica APOD
mostrada na Figura 5-23, onde se observa que as portadoras adjacentes so defasadas de
180
0
no tempo. A amplitude das portadoras so as mesmas, como o sinal de controle
gerado pelo controlador est normalizado, a mxima amplitude de uma portadora
0,25.
Com isso a portadora superior se localiza entre as amplitudes 1 e 0,75; a
portadora central superior se localiza entre as amplitudes 0,75 e 0,5; a portadora central
inferior se localiza entre as amplitudes 0,5 e 0,25; e a portadora inferior se localiza entre
as amplitudes 0,25 e 0.
97

Figura 5-23: Configurao das Defasagens das Portadoras na Tcnica APOD
A configurao da defasagem das portadoras triangulares da tcnica POD
mostrada na Figura 5-24, onde as portadoras superiores possuem a mesma defasagem,
diferentemente no que ocorre com as portadoras inferiores que embora defasadas em
relao as portadoras superiores de 180
0
esto na mesma fase entre si.
Com isso, para um conversor cinco nveis a tcnica APOD se difere da POD,
conforme descrito no captulo anterior. As amplitudes das portadoras semelhantemente
a tcnica APOD so as mesmas, no entanto, a portadora superior e central superior
possuem ngulo de fase igual a zero e as portadoras inferior e central inferior possuem
ngulo fase 180
0
.
98

Figura 5-24: Configurao das Defasagens das Portadoras na Tcnica POD
A configurao da defasagem das portadoras triangulares da tcnica APSD
mostrada na Figura 5-25, onde todas as portadoras possuem ngulos de fase diferentes
baseados no apresentado no captulo anterior. Com isso, para um conversor cinco nveis
a tcnica APSD se difere da APOD e POD, conforme descrito no captulo anterior.
As amplitudes das portadoras semelhantemente as outras tcnicas descritas so
as mesmas. No entanto, todas as portadoras possuem ngulo de fase diferente e
defasagens iguais a 90
0
entre si.
Com isso a portadora superior que se localiza entre as amplitudes 1 e 0,75 possui
ngulo de fase igual a zero; a portadora central superior que se localiza entre as
amplitudes 0,75 e 0,5 possui ngulo de fase igual a 90
0
; a portadora central inferior que
se localiza entre as amplitudes 0,5 e 0,25 possui ngulo de fase igual a 180
0
; e a
portadora inferior que se localiza entre as amplitudes 0,25 e 0 possui ngulo de fase
igual a 270
0
.
99

Figura 5-25: Configurao das Defasagens das Portadoras na Tcnica APSD
A configurao da defasagem das portadoras triangulares da tcnica PD
mostrada na Figura 5-26, onde todas as portadoras possuem o mesmo ngulo de fase.
Com isso, para um conversor cinco nveis a tcnica PD se difere da APOD, POD e
APSD conforme descrito no captulo anterior.
As amplitudes das portadoras semelhantemente as outras tcnicas descritas so
as mesmas. No entanto, todas as portadoras possuem ngulo de fase igual a zero.
1
100

Figura 5-26: Configurao das Defasagens das Portadoras na Tcnica PD
Na Figura 5-27, Figura 5-28, Figura 5-29 e Figura 5-30; so mostrados os
grficos da tenso no elo CC, as correntes na fonte durante todo o perodo simulado
antes e depois da entrada em operao do filtro ativo paralelo e as tenses na carga no-
linear para as tcnicas: APOD, POD, APSD e PD respectivamente dos filtros ativo
paralelo cinco nveis.
Observa-se nas figuras a seguir que a tenso no elo CC foi controlada,
permitindo ao controlador SVPWM sintetizar as correntes de compensao, tornando as
correntes na fonte senoidais e reduzindo os notches existentes nas tenses na carga
causadas pela no-linearidade da carga.
101

Figura 5-27: Tenso no Elo CC, Correntes na Fonte e Tenso na Carga SVPWM APOD

Figura 5-28: Tenso no Elo CC, Correntes na Fonte e Tenso na Carga SVPWM POD
102

Figura 5-29: Tenso no Elo CC, Correntes na Fonte e Tenso na Carga SVPWM APSD

103
5.5 SIMULAO CONVERSORES 3-NVEIS CAPACITOR FLUTUANTE
Para esta topologia de conversor multinvel, o controlador desenvolvido
conforme descrito no captulo anterior depende de trs variveis para determinar quanto
tempo cada chave semicondutora estar ativa. A primeira varivel est associada a
tenso do sistema eltrico, a segunda varivel est relacionada ao nvel de tenso do elo
CC, e a terceira varivel fornecida pelo controlador SVPWM.
acionamento de chaves, onde as chaves BRK1, BRK2, BRK7, BRK8 e BRK9 so
responsveis pelo carregamento dos capacitores do elo CC e dos capacitores flutuantes
respectivamente. A chave BRK3 conecta o filtro ativo paralelo ao sistema eltrico,
conforme mostra a Figura 5-31.

Figura 5-31: Inicializao da Simulao do Conversor 3 Nveis Capacitor Flutuante
A Figura 5-32 mostra o diagrama de blocos do algoritmo que determina o
padro de chaveamento do filtro ativo paralelo na topologia capacitor flutuante. A
varivel de controle do chaveamento A obtida atravs da comparao das tenses de
seqncia positiva geradas pela estratgia de controle e a referncia zero. A varivel de
controle do chaveamento B obtida pela comparao das tenses nos capacitores do
elo CC e uma referncia de 500 V. A varivel de controle do chaveamento C obtida
104
atravs do controlador SVPWM, onde os sinais T
aon
, T
bon
e T
con
so comparados com
uma portadora triangular com freqncia de 5kHz.

Figura 5-32: Sinais de Controle do Chaveamento Karnaugh SVPWM
A Figura 5-33 mostra como feita na fase a a determinao dos comandos de
disparos das chaves semicondutoras atravs das condies obtidas no mapa de
Karnaugh mostrado no captulo anterior.

Figura 5-33: Implementao do Controle dos Disparos do Controlador
105
Na Figura 5-34, so mostrados os grficos da tenso no elo CC, as correntes na
fonte durante todo o perodo simulado antes e depois da entrada em operao do filtro
ativo paralelo e as tenses na carga no-linear.
Observa-se na figura a seguir que a tenso no elo CC foi controlada, permitindo
ao controlador SVPWM sintetizar as correntes de compensao, tornando as correntes
na fonte senoidais e reduzindo os notches existentes nas tenses na carga causadas
pela no-linearidade da carga.

Figura 5-34: Tenso no Elo CC, Correntes na Fonte e Tenso na Carga Karnaugh SVPWM
Na Figura 5-35 a corrente de compensao gerada no comando de disparo das
chaves semicondutoras mostrada. Observa-se que com a entrada em operao do
Filtro Ativo Paralelo, a corrente na fonte torna-se senoidal quando esta corrente antes
possua mesma forma da corrente da carga.

Figura 5-35: Correntes na Carga, Fonte e Filro na fase a Karnaugh SVPWM
106
Nesta topologia existem capacitores de grampeamento de 4000 F, onde na
Figura 5-36 so mostradas as tenses nestes capacitores. Observa-se que as tenses nos
capacitores grampeados esto controladas, apresentando uma variao de 5%.

Figura 5-36: Tenses nos Capacitores de Grampeamento
5.6 SIMULAO CONVERSORES 7-NVEIS MDULOS EM CASCATA
Para esta topologia de conversor multinvel, o controlador desenvolvido
conforme descrito no captulo anterior possui como caracterstica principal, o fato da
estratgia de chaveamento SVPWM ser comparada com portadoras triangulares
defasadas somente no eixo do tempo. Com isso, os hexgonos que caracterizam os
vetores de chaveamento space vector so rotacionados de acordo com a defasagem
angular entre as portadoras triangulares.
O procedimento de inicio da simulao obedece a uma seqncia de
acionamento de chaves, onde a chave BRK1 responsvel pelo carregamento dos
capacitores do elo CC, conforme a Figura 5-37. A chave BRK3 conecta o filtro ativo
paralelo ao sistema eltrico.

Figura 5-37: Implementao dos Conversores 7 Nveis em Cascata
107
simulao.
Como esta topologia tem a caracterstica modular em seus conversores
multinveis, o controle das tenses do elo CC realizado por fase, controlando-se o
sinal de referncia gerado pelo circuito de controle em cada fase, como mostra a Figura
5-38.
A tenso dos capacitores de apenas um conversor modular em cascata por fase
comparada com um valor de tenso de referncia, em seguida um controlador PI fornece
o sinal de controle que associado as tenses de seqncia positiva V
aw
, V
bw
e V
cw
por
fase geram os sinais de corrente de controle.
Estes sinais de corrente somados aos sinais de correntes formados pela
associao das tenses de seqncia positiva e o sinal de controle G
b
oriundo do
algoritmo das correntes de compensao descrito no captulo 3, formam as correntes de
referncia que sero comparadas com as correntes medidas na sada do filtro ativo
paralelo.

Figura 5-38: Controle dos Sinais de Referncia e Elo C.C.
Conforme mencionado anteriormente, as portadoras triangulares para este
controlador esto defasadas apenas no eixo do tempo, onde espacialmente como existe
somente uma referncia por fase, h apenas um hexgono representado. Em cada
108
instante de tempo so realizadas comparaes com as portadoras defasadas, o efeito de
defasagem destas portadoras triangulares semelhante proporcionado quando
espacialmente existe a rotao dos vetores de chaveamento caracterstico na tcnica
space vector.
Na Figura 5-39, mostrado como realizada a implementao do controlador
SVPWM para topologia do filtro ativo paralelo sete nveis em cascata simtrico no
primeiro dos mdulos em cada fase.
Observa-se que as portadoras triangulares C
1
e C
2
so defasadas de 180
0
entre si,
e em cada mdulo existem dois pares de chaves semicondutoras complementares (S1,
S4) e (S2 e S3), S1 e S4). A Figura 5-39 mostra somente os blocos de interpolao
utilizados para disparar as chaves do primeiro mdulo de cada fase do filtro ativo, os
outros mdulos implementados seguem o mesmo princpio, utilizando nos segundos e
terceiros mdulos por fase os pares de portadoras (C
3
, C
4
) e (C
5
, C
6
) respectivamente,
defasadas de 60
0
cada par de portadoras seguindo o definido na equao (4.90).
109

Figura 5-39: Implementao da Interpolao do Chaveamento 7 Nveis em Cascata
Na Figura 5-40; so mostrados os grficos da tenso no elo CC, as correntes na
ativo paralelo e as tenses na carga no-linear do filtro ativo paralelo na topologia sete
nveis em cascata.
110

Figura 5-40: Tenso no Elo CC, Correntes na Fonte e Tenso na Carga Controlador 7 Nveis em
Cascata SVPWM
Na Figura 5-41, so mostradas as correntes na fonte, as correntes na carga e as
correntes de referncia da fase a gerada pelo comando de chaveamento SVPWM nos
conversores em cascata do filtro ativo paralelo.
Observa-se que as correntes na carga e na fonte antes da entrada em operao do
filtro eram as mesmas. Com a entrada em operao do filtro ativo as correntes na fonte
tornaram-se senoidais, com a sntese das correntes de compensao geradas pelos
conversores em cascata do filtro ativo paralelo.

Figura 5-41: Correntes na Carga, Fonte e Filtro na fase a Cascata 7 Nveis
111
5.7 SIMULAO CONVERSORES 9-NVEIS MDULOS EM CASCATA
De acordo com o apresentado no controlador anterior, para esta topologia de
conversor multinvel, o controlador desenvolvido conforme descrito no captulo anterior
possui como caracterstica principal, o fato da estratgia de chaveamento SVPWM ser
comparada com portadoras triangulares defasadas somente no eixo do tempo.
O procedimento de inicio da simulao obedece a uma seqncia de
acionamento de chaves, onde a chave BRK1 responsvel pelo carregamento dos
capacitores do elo CC, conforme a Figura 5-42. A chave BRK3 conecta o filtro ativo
paralelo ao sistema eltrico.

Figura 5-42: Implementao do Conversor 9 Nveis em Cascata
simulao.
Como esta topologia tem a caracterstica modular em seus conversores, de forma
semelhante ao controlador anterior, o controle das tenses do elo CC realizado por
fase, controlando-se o sinal de referncia gerado pelo circuito de controle em cada fase,
como mostra a Figura 5-43.
O controle da tenso do elo CC idntico ao controle implementado para o
conversor sete nveis em cascata simtrico. A tenso dos capacitores de apenas um
conversor modular em cascata por fase comparada com um valor de tenso de
referncia, em seguida um controlador PI fornece o sinal de controle que associado s
112
tenses de seqncia positiva V
aw
, V
bw
e V
cw
por fase geram os sinais de corrente de
controle.
Estes sinais de corrente somados aos sinais de correntes formados pela
associao das tenses de seqncia positiva e o sinal de controle G
b
oriundo do
algoritmo das correntes de compensao descrito no captulo 3, formam as correntes de
referncia que sero comparadas com as correntes medidas na sada do filtro ativo
paralelo.
A diferena da implementao do conversor nove nveis em relao ao
conversor anterior est no nmero de mdulos por fase, no nmero e fase das portadoras
triangulares utilizadas. Nesta simulao cada par de portadoras triangulares est
defasado entre si de 45
0
, diferente da defasagem de 60
0
aplicadas as portadoras do
conversor 7 nveis em cascata simtrico anterior.
A Figura 5-43 mostra as portadoras triangulares utilizadas na comparao com
os sinais T
a
, T
b
e T
c
, a interpolao realizada nesta simulao segue o mesmo raciocnio
demonstrado na Figura 5-39 para disparar as chaves do primeiro mdulo de cada fase do
filtro ativo, os outros mdulos implementados seguem este mesmo princpio, utilizando
nos segundos, terceiros e quartos mdulos por fase os pares de portadoras (C
3
, C
4
), (C
5
,
C
6
) e (C
7
, C
8
) respectivamente, defasadas de 45
0
cada par de portadoras seguindo o
definido na equao (4.90).
Para cada conversor dois nveis por fase, o controle do chaveamento realizado
por duas portadoras triangulares defasadas entre si de 180
0
, ou seja, duas portadoras
controlam o chaveamento de trs conversores dois nveis. Com um conversor modular
por fase, totalizando oito portadoras triangulares que comandam o chaveamento
SVPWM para o filtro ativo paralelo nove nveis.
113

Figura 5-43: Controle dos Sinais de Referncia, Elo C.C. e Chaveamento 9 Nveis
Na Figura 5-44; so mostrados os grficos da tenso no elo CC, as correntes na
ativo paralelo e as tenses na carga no-linear do filtro ativo paralelo na topologia nove
nveis em cascata.
Observa-se nas duas implementaes dos conversores multinveis em cascata
simtrico com sete nveis e com nove nveis, que a tenso no elo CC foi controlada,
permitindo ao controlador SVPWM sintetizar as correntes de compensao, tornando as
correntes na fonte senoidais e reduzindo os notches existentes nas tenses na carga
causadas pela no-linearidade da carga.

114

Figura 5-44: Tenso no Elo CC, Correntes na Fonte e Tenso na Carga Controlador 9 Nveis em
Cascata SVPWM
Observa-se na Figura 5-45 que de forma semelhante ao ocorrido na simulao
anterior, as correntes na carga e na fonte antes da entrada em operao do filtro eram as
mesmas. Com a entrada em operao do filtro as correntes na fonte tornaram-se
senoidais, com a injeo das correntes de compensao geradas pelos conversores em
cascata do filtro ativo paralelo.

Figura 5-45: Corrente na Carga, Fonte e Filtro na fase a Cascata 9 Nveis
115
Este captulo tem como objetivo demonstrar atravs de simulaes os
controladores SVPWM em grandezas de fase abc propostos no captulo anterior. Estes
controladores tm a funo de comandar os disparos das chaves semicondutoras
presentes no circuito de potncia de um filtro ativo paralelo multinvel.
Os controladores so capazes de sintetizar correntes de compensao que
corrigem o fator de potncia no ponto de conexo do FAP, assim como, realizam a
compensao harmnica nas correntes da fonte.
Atravs deste captulo foram demonstradas as implementaes de cada
controlador SVPWM em grandezas de fase abc para cada topologia citada na
formulao do captulo anterior. Inicialmente foi mostrada a lgica de definio dos
vetores de chaveamento caractersticos na tcnica space vector, onde cada etapa do
clculo dos ciclos de trabalho para sntese do vetor de chaveamento foi demonstrada.
Aps a demonstrao da lgica de chaveamento SVPWM em grandezas de fase
abc, cada controlador foi implementado referente sua topologia e seu respectivo nmero
de nveis na tenso de sada. Todos os controladores propostos foram desenvolvidos a
partir da tcnica de chaveamento SVPWM propostos em eixos abc para facilitar a
compreenso por maior parte dos interessados que desconhecem este tipo de
chaveamento.
Com objetivo de permitir maior visibilidade do chaveamento vetorial no meio
acadmico, no se restringindo apenas a implementaes em coordenadas ortogonais
para controladores SVPWM, cada um destes controladores foi implementado. No
entanto, conforme demonstrado no captulo anterior existe uma condio de restrio
para a sntese dos sinais de controle pelos controladores proposto, sendo necessrio que
o sistema eltrico possua como caracterstica V
a
+ V
b
+ V
c
= 0. Com isso, caracteriza-se
um sistema eltrico trifsico a trs fios, como condio necessria para implementao.
Em cada topologia multinvel implementada foram adicionadas indutncias
diferentes de 1 H, 2 H, 3 H e 4 H, em cada brao dos conversores NPC Multinvel
e Capacitor Grampeado Multinvel, e em cada mdulo adjacente dos conversores em
Cascata Multinvel. Os valores destas indutncias foram empricos, apenas para
aproximar da realidade os conversores implementados.
116
Nas topologias NPC e Capacitor Flutuante foram implementados conversores
onde os capacitores ligados ao elo CC possuem valores diferentes com diferena de
2,5% em suas capacitncias. Para a topologia NPC multinvel utilizaram-se capacitores
com valores iguais a 4000 F, 4100 F, 4200 F e 4300 F; e para topologia Capacitor
Grampeado os valores dos capacitores foram 5000 F e 4500 F. Na topologia em
Cascata os valores dos capacitores implementados foram semelhantes ao da topologia
NPC.
A Tabela 5-1, mostra os valores de distoro harmnica total - DHT obtidos nas
simulaes das topologias multinveis, onde foram medido DHT por fase nas correntes
da fonte durante 10 ciclos, entre 0,7s e 0,9s. Calculou-se o valor de DHT mdio obtido
nas correntes da fonte para facilitar a comparao entre o desempenho na compensao
harmnica de topologia multinvel com seus respectivos controladores SVPWM em
grandezas de fase abc.
Tabela 5-1: Comparao entre as Simulaes da Distoro Harmnica Total

Na Figura 5-46, mostrado em forma de um grfico os valores mdios obtidos
de DHT para cada topologia de conversor multinvel simulado, em relao ao seu
nmero de nveis e tcnica de chaveamento implementada. Observa-se que medida
que o nmero de nveis dos conversores multinvel aumenta, a distoro harmnica
diminui, quando so mantidas constantes a freqncia de chaveamento dos conversores
simulados.
117
DHT - Multinvel
0,00 1,00 2,00 3,00 4,00 5,00 6,00
APSD - 3 Nveis
APOD - 3 Nveis
POD - 3 Nveis
PD - 3 Nveis
Karnaugh SV - 3 Nveis
Comparador 3D
APSD - 5 Nveis
APOD - 5 Nveis
POD - 5 Nveis
PD - 5 Nveis
Cascata - 7 Nveis
Cascata - 9 Nveis
%

Figura 5-46: Grfico do DHT entre as Simulaes
Na Figura 5-47, mostrado um grfico de comparao entre as simulaes dos
conversores trs nveis implementados. Observa-se que embora o comparador SVPWM
ou comparador 3D tenha obtido menor contedo harmnico em suas correntes da fonte,
este tipo de controlador no o mais indicado, pois no existe controle da freqncia de
chaveamento implementada, que depende da banda de comparao, semelhantemente a
um controlador por banda de histerese.
Na topologia trs nveis NPC o controlador SVPWM do tipo PD obteve melhor
resultado de DHT, no entanto, o controlador trs nveis da topologia Capacitor
Grampeado demonstrou menor DHT em comparao com os conversores trs nveis
NPC com freqncia de chaveamento fixa em 5 kHz.
118
0,00
1,00
2,00
3,00
4,00
5,00
6,00
%
3 Nveis
Distoro Harmnica Total - DHT
Comparador 3D
APSD
PD
Karnaugh SV

Figura 5-47: Grfico de Comparao do DHT das Simulaes 3 Nveis
Realizando o mesmo princpio de comparao entre as tcnicas aplicadas aos
controladores SVPWM dos conversores cinco nveis NPC, a Figura 5-48 mostra que a
tcnica APSD obteve o melhor DHT, seguida pela tcnica PD como segundo melhor
desempenho. O pior desempenho entre as quatro tcnicas comparadas em conversores
cinco nveis NPC foi da tcnica APOD.
0,00
0,20
0,40
0,60
0,80
1,00
1,20
%
5 Nveis
APOD
POD
APSD
PD

Figura 5-48: Grfico de Comparao do DHT das Simulaes 5 Nveis
119
Para facilitar a visualizao da comparao entre a aplicao das mesmas
tcnicas de chaveamento em conversores NPC multinveis, a Figura 5-49 mostra a
evoluo da reduo do DHT com o aumento do nmero de nveis dos conversores
NPC.
0,00 1,00 2,00 3,00 4,00 5,00 6,00
3 Nveis
5 Nveis
3 Nveis
5 Nveis
3 Nveis
5 Nveis
3 Nveis
5 Nveis
A
P
S
D
A
P
O
D
P
O
D
P
D
%

Figura 5-49: Comparao do DHT entre as Tcnicas APOD, POD, APSD e PD
Com isso, os todos os controladores SVPWM em grandezas de fase abc
propostos foram simulados com sucesso, e tiveram demonstradas suas implementaes
no PSCAD/EMTDC. As freqncias de chaveamento foram fixadas pelas portadoras
triangulares em 5 kHZ para as topologias NPC e Capacitor Grampeado, sendo estas
freqncias de chaveamento consideradas aceitveis para evoluo destes controladores
da fase de implementao digital para fase experimental em bancada.
Nos conversores multinveis em cascata a freqncia de chaveamento por
mdulo de 900 Hz, demonstrando maior flexibilidade deste tipo de topologia
multinvel em relao freqncia de chaveamento dos conversores e
conseqentemente a integridade das caractersticas construtivas das chaves
semicondutoras.

120
6 CONCLUSO GERAL
6.1 CONCLUSES
Este trabalho baseou-se na necessidade crescente de energia eltrica para o
consumo da sociedade, aumentando o nvel de potncia e tenso das instalaes
eltricas em geral, conseqentemente elevando a percepo da qualidade da energia
disponvel. Conforme mencionado no incio deste trabalho, tem sido adicionado ao
sistema eltrico um nmero cada vez maior de cargas com caractersticas no-lineares.
Para acompanhar o aumento do nvel de potncia das plantas industriais,
conversores eletrnicos de potncia multinveis tm sido propostos para estes tipos de
aplicao. Filtros Ativos de Potncia tem sido utilizados para maximizar a qualidade da
energia eltrica entregue. Para acompanhar o aumento dos nveis de potncia estes
filtros ativo esto sendo desenvolvidos com conversores eletrnicos de potncia
multinveis que permitam sua operao para estes nveis de potncia e tenso.
O trabalho props a implementao de controladores multinveis com algumas
das principais topologias multinveis de conversores eletrnicos de potncia, utilizando
como base a estratgia de chaveamento SVPWM em grandezas de fase abc em filtro
ativo de potncia paralelo.
O trabalho demonstrou em grandezas de fase abc o chaveamento vetorial dos
conversores multinveis, sem a necessidade de transformao para coordenadas
ortogonais dos clculos dos vetores de chaveamento. Este tipo de chaveamento
mostrou-se mais amigvel, pois com apenas os conhecimentos de sistemas eltricos
convencionais em grandezas de fase abc tornou-se possvel compreenso do
chaveamento vetorial proposto.
O chaveamento SVPWM proposto em grandezas de fase abc foi implementado
na operao de um filtro ativo paralelo de potncia, com a utilizao de trs topologias
diferentes de conversores multinveis. Controladores SVPWM foram desenvolvidos
para compensao harmnica para cada uma das topologias estudadas.
121
O tipo de chaveamento vetorial proposto eliminou os vetores que poderiam
causar desequilbrios, no entanto, com a reduo do nmero de vetores de chaveamento
a preciso na sntese do vetor de referncia menor que no chaveamento SVPWM
convencional. Embora exista uma perda na preciso no comando de disparo neste tipo
de controlador; com o aumento do nmero de nveis do conversor multinvel a ser
comandado, no ocorre aumento significativo na complexidade do controlador, que
transfere a responsabilidade na deciso do disparo para o nmero de portadoras
triangulares nos quais os sinais de controle sero comparados.
Conforme estudado neste trabalho, mostrou-se no existir uma topologia de
conversores multinveis melhor. Apenas existem situaes e caractersticas nas quais
favorecem a utilizao de uma determinada topologia de conversor multinvel.
Os conversores em cascata possuem boa relao nmero de componentes e
nmero de nveis, mas no podem ser aplicados na configurao Back-to-Back. Os
conversores NPC so mais populares e possuem a limitao do nmero de diodos
aumentarem muito com o aumento do nmero de nveis. Os conversores com
Capacitores Grampeados no possuem a limitao do nmero de diodos, mas com o
aumento do nmero de nveis o nmero de capacitores aumenta, assim como, a
complexidade do controlador que comanda os disparos das chaves semicondutoras.
Este trabalho implementou controladores SVPWM em grandezas de fase abc,
para compensao harmnica das correntes na fonte atravs de um filtro ativo paralelo
multinvel. Para estas implementaes foram desenvolvidos quatro tipos de estratgias
para realizar o comando dos disparos das chaves semicondutoras presentes nos
conversores multinveis, onde em cada topologia estudada existe pelo menos um
controlador SVPWM implementado.
6.2 TRABALHOS FUTUROS
Com a realizao deste trabalho foram observadas algumas vantagens dos
controladores apresentados, no que tange menor complexidade na implementao do
algoritmo de chaveamento. Uma possibilidade para a continuao do trabalho est na
implementao experimental dos controladores estudados, para a verificao em escala
experimental das vantagens mencionadas ao longo do estudo.
122
A implementao em bancada dos algoritmos poder confirmar a menor
complexidade no controle do chaveamento, quando estes algoritmos estiverem escritos
em forma de rotinas em linguagem de programao C, dentro de um processador de
sinais digitais DSP.
Os controladores SVPWM propostos tem como princpio de funcionamento a
retirada dos vetores mdios que podem gerar desequilbrios no chaveamento. A
considerao destes vetores mdios de chaveamento, e sua utilizao para reduzir ou
eliminar desequilbrios existentes no chaveamento, pode ser considerado como uma
nova linha de pesquisa nesta rea, utilizando um vetor que causa um desequilbrio
contrrio para equilibrar as condies de chaveamento.
123
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127
APNDICE A
TEORIA P-Q
Com objetivo de esclarecer a origem do chaveamento citado, a teoria p-q ser
abordada de forma resumida e explicativa. Existem vrias diferenas entre a teoria
convencional e a de potncia ativa e reativa instantnea, sendo que a principal diferena
deve-se ao fato da teoria convencional estar baseada no domnio da freqncia e a teoria
p-q estar baseada no domnio do tempo [2][3][51].
Para sistemas com distores harmnicas e desequilbrios entre fases a teoria
convencional mostra-se bem menos eficiente. Os sistemas com contedo harmnico
elevado devido a cargas no lineares so mais facilmente analisados com a utilizao da
Teoria p-q [3].
A teoria descrita prope a existncia de trs eixos ortogonais entre si, sendo o
conjunto destes eixos conhecidos como coordenadas 0, diferente da teoria
convencional onde as grandezas de fase abc possuem seus eixos defasados de 120
0
.
As tenses V
,V
e V
0
so obtidas atravs da transformao de Clarke mostrada
na Equao 4.37, onde a transformao descrita tambm pode ser realizada para as
correntes existentes no sistema eltrico a ser analisado.
0
0
.
1 1
1
2 2
2
3 3
. 0 .
2 2
3
1 1 1
2 2 2
abc
a
b
c
V V
v v
v v
v v
=
(

(
( (
(
( (
=
(
( (
(
( (

(

C
(A.1)
Estando o sistema eltrico representado em coordenadas 0, atravs da
transformada inversa de Clarke possvel retornar para representao em grandezas de
fase abc, conforme a Equao 4.38 [3].
128
1
0
0
.
1
1 0
2
2
3
1 1
. .
2 2
2 3
3
1 1
2 2
2
abc
a
b
c
V V
v v
v v
v v
=
(
(
( (
(
( (
(
=
( (
(
( (
(
(

C
(A.2)
Na teoria p-q as potncias definidas podem ser obtidas atravs do produto
vetorial da tenso pelo conjugado da corrente, de forma semelhante teoria
convencional. Esta caracterstica pode ser vista na Equao 4.39 [3].
( ) ( )
*
*
.
.
. . . . . .
V v j v
I i j i
S V I v i v i j v i v i

= +
=
= = + +
r
r
r r r
(A.3)
Nesta teoria so definidas a potncia instantnea de seqncia zero p
0
, a potncia
ativa (real) p e a potncia reativa (imaginria) q. Estas definies podem ser vista na
Equao 4.40 [3].
0 0 0
3 0 0 0
3
0 0
0 .
0
. . .
. .
p v i
p v v i
q v v i
p p p v i v i v i
q q v i v i

( (
(
( (
(
=
( (
(
( (
(

= + = + +
= =

(A.4)
No caso do sistema descrito ser considerado como um sistema a trs fios,
considerando-se o objetivo de realizar uma compensao de correntes, a teoria p-q
assume que as potncias do sistema so as descritas na Equao 4.41 e as correntes de
compensao podem ser obtidas atravs destas potncias conforme a Equao 4.42 [3].
.
v v i p
v v i q

( ( (
=
( ( (

(A.5)
2 2
1
. .
. .
i v v p
i v v q
i v v
p q
i v v
v v

( ( (
=
( ( (

( ( (
= +
( ( (

= +

(A.6)

129
APNDICE B
FUNO DHT
Esta funo foi utilizada para fornecer os valores das distores harmnicas
totais nas correntes na fonte, possibilitando a comparao dos controladores SVPWM
multinvel estudados atravs dos valores fornecidos pela funo. As formas de ondas
analisadas foram exportadas e coladas no Matlab, onde a funo DHT realiza a anlise
harmnica do sinal desejado.
DHT = plotfft(t,y,DBtrue,Nper,nharm) retorna o valor em percentagem do DHT
baseado na Fast Fourrier Transformer FFT do sinal y amostrado pelos tempos do vetor
t, caso seja fornecido o Nper>0, que o numero de perodos da freqncia fundamental
existentes no vetor y. Alm disso ele traa um grfico de barra com o nmero dos
harmnicos no eixo x e a amplitude do sinal para o harmnico em questo.
Caso no seja fornecido o valor de Nper ele apenas exibe o grfico da fft com a
freqncia no eixo x e a amplitude do sinal no eixo y. O grfico pode sem traado com
valores em db, bastando para isso fornecer 1 no parmetro DBtrue. O parmetro nharm
especifica o nmero mximo de freqncias mltiplas da fundamental para a anlise da
fft.

Function DHT = plotfft(t,y,DBtrue,Nper,nharm)
DHT=-1;
N=length(y);
T=t(length(t))-t(1);
dt=T/N;
tx=dt*[0:1:N-1];
fmaximainfo=0.5/dt;
fminimainfo=1/(dt*N);
freq=[0:fminimainfo:fmaximainfo];
maxharm=max(size(freq))-1;
harm=[0:1:maxharm];
vcn=2.*abs(fft(y)')/N;
vcn(1)=vcn(1)/2;
if(DBtrue)
vcndb=20*log10(vcn);
plot(freq,vcndb(1:length(harm)),'r');
grid;
130
ylabel('Amplitude do sinal (DB)');
xlabel('Frequencia (Hz)');
else
end;
if(Nper>0)
T1=T/Nper;
maxh=round(freq(length(freq))*T1);
h=[0:1:maxh];
freqind=round(h/(T1*fminimainfo))+1;
amp=vcn(freqind);
figure;
if(nharm<=0 | (nharm+1)>length(amp))
nharm=length(amp);
else
nharm=nharm+1;
end;
bar(h(1:nharm),amp(1:nharm)/amp(2)), colormap(cool);
axis([0 nharm 0 max(amp/amp(2))*1.2]);
grid;
DHT=(sqrt(sum(amp(3:length(amp)-1).^2))/amp(2))*100;
DHT
ampliV1 = max(amp)
end;

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