Cod.

Disc:_________ TURMA: _______ GRUPO:_______ NOME:__________________________________________

Sistemas Digitais

Caderno de Laboratrio
Aula Introdutria Aula 01 a 14

PROF. MSc. MRIO OLIVEIRA ORSI PROF. MSc. CARLOS ALEXANDRE FERREIRA DE LIMA Fevereiro 2013
1

AULA Introdutria
1. Introduo A utilizao do laboratrio destinada aplicao da parte terica apresentada na preleo, complementado de forma fundamental o ensino da disciplina Sistemas Digitais. As aulas foram organizadas de forma a abranger todo o contedo do nosso programa. 2. Apresentao Cada aula no laboratrio ser apresentada todas as informaes e dados necessrios para realizao das atividades previstas e o preenchimento do Relatrio dos experimentos correspondentes. A partir da 7 aula iniciada a implementao de um projeto que ser completado at o final do semestre. AULAS 1- Portas Lgicas Bsicas..................................................................................................06 2- Circuitos Combinacionais de Portas Lgicas Bsicas....................................................15 3- Portas Lgicas NAND.....................................................................................................16 4- Portas Lgicas NOR.......................................................................................................19 5- Circuitos XOR e tree state..............................................................................................21 6- Projeto final etapa 1 (Circuito Decodificador e Display).................................................24 7- Circuitos XOR e XNOR , Aplicaes..............................................................................32 8- Projeto final etapa 2 (Circuito somador e subtrator).......................................................36 9- Projeto final etapa 3 (Correo BCD e sinal)..................................................................40 10- Projeto final etapa 4 (Seletor).........................................................................................57 11- Projeto final etapa 5 (Pulso 1 e Pulso 2)........................................................................60 12- Projeto final etapa 6 (Contador BCD).............................................................................62 13- Projeto final etapa 7 (Gerador de sinais de controle).....................................................65 14- Projeto final etapa 8 (Registrador A e B)........................................................................67 Concluso.......................................................................................................................71

3. Projeto Final do Laboratrio Trata-se do projeto de uma calculadora BCD (Bynare Coded Decimal Quatro bits representam um algarismo decimal) sendo dividido para a implementao em oito partes descritas abaixo e mostradas no diagrama de blocos funcionais Fig 1. Projeto Final: Calculadora BCD a 1 parte: Decodificador e Display 2a parte: Somador e Subtrator 3a parte: Correo BCD e Sinal 4a parte: Seletor 5a parte: Chaves sem Rebatimento Pulso 1 e Pulso 2 6a parte: Contador BCD 7a parte: Gerador de Sinais de Controle 8a parte: Registrador A e B O projeto dever ser implementado por grupos de no mximo 5 alunos, observando que o relatrio sempre individual.

SINAL

DISPLAY

I
DECODIFICADOR

SELETOR 3:1 MONITOR SOMADOR / SUBTRATOR BCD REG B MODO REG A GERADOR DE SINAIS DE CONTRLE

+/PULSO 1 CONTADOR BCD Fig 1 CALCULADORA BCD

PULSO 2

4. Regras de Avaliao Todas as aulas de laboratrio so avaliativas. Cada Relatrio individual preenchido tem o valor mximo de 8 pontos. A participao do aluno na realizao nos experimentos corresponder a nota mxima de 2 pontos. No haver reposio de prticas de laboratrio. Os alunos que faltarem determinada prtica de laboratrio tero automaticamente nota zero na participao naquela prtica. As notas N1 e N2 do laboratrio representam 40% da N1 e N2 da seguinte forma: N1=0,4*LAB+0,6*PRE Sendo que: Nota N1: LAB mdia das avaliaes: Experincias em grupo das aulas iniciais Projeto final etapas completadas Experincia relatrio individual (ULA) N2=0,1*AI+0,9.( 0,4.LAB + 0,6.PRE) Sendo que: nota N2 LABmdia das avaliaes: 1 N2Projeto da calculadora BCD Etapa 3 2 N2Projeto da calculadora BCD Etapas 04 a 08 3 N2 Experincia relatrio individual final MDIA FINAL = N1* 0,4 + N2*0,6 LABavaliao contnua de atividades em laboratrio PRE avaliaes referentes s aulas tericas AIAvaliao Interdisciplinar

5. Normas do Laboratrio Para as aulas de laboratrio os alunos devero seguir as seguintes normas: a) Chegar pontualmente aula de prtica de laboratrio; b) Ler atentamente as instrues relativas sua experincia; c) Examinar os aparelhos (mdulos de testes) que sero utilizados nas experincias de modo a se familiarizar com o funcionamento deles; d) Anotar todas as explicaes dadas pelo professor, pois essas notas sero teis na elaborao do relatrio; e) Elaborar o relatrio com clareza usando inicialmente o lpis e depois de concludo os testes preencher com caneta; f) Levar para o laboratrio o material necessrio: este caderno, lpis etc.

g) Comear o experimento somente aps a autorizao do professor; h) Em hiptese alguma brincar com materiais, componentes e equipamentos destinados aos experimentos; i) No final da aula, antes das sada dos alunos, o professor verificar o funcionamento dos equipamentos utilizados. Em caso de dano de algum material ou equipamento decorrente de mau uso por parte do(s) aluno(s), o professor dever comunicar ao coordenador responsvel pelo laboratrio para que sejam tomadas as devidas providncias. 6. Referncias Bibliografia Bsica

TOCCI, Ronald J.; WIDMER, Neal S. Sistemas digitais: princpios e aplicaes. 11. ed. Rio de Janeiro: Pearson Prentice Hall, 2011. IDOETA, Ivan V.; CAPUANO, Francisco G. Elementos de eletrnica digital. 41. ed. So Pulo: rica, 2012. BIGNELL, James; DONOVAN, Robert (Sec.). Eletrnica digital. So Paulo: Cengage Learning, 2010.

Bibliografia Complementar
MENDONA, Alexandre; ZELENOVSKY, Ricardo. Eletrnica digital: curso prtico e exerccios. 2. ed. Rio de Janeiro: MZ, 2007. DIAS, Morgado. Sistemas digitais: princpios e prtica. 2. ed., rev. Lisboa: FCA, 2011. GARCIA, Paulo Alves; MARTINI, Jos Sidnei Colombo. Eletrnica digital: teoria e laboratrio. 2. ed. So Paulo: rica, c2006. VAHID, Frank. Sistemas digitais: projeto, otimizao e HDLs. Porto Alegre: Bookman, 2008. MALVINO, Albert. P.; LEACH, Donald P. Eletrnica digital: princpios e aplicaes. 4. ed. So Paulo: Makron Books, 2005.

AULA 1 Portas Lgicas Bsicas

Referncia Livro Texto: Captulo 4 - 4.9 a 4.14 Objetivo: Familiarizao com equipamento de experincias - recursos principais; Normas bsicas de segurana e Procedimentos para o Inicio de Experincias; Conhecer e testar as Portas Lgicas Bsicas; Cis 7404, 7408 e 7432, 7400 e 7402. 1. Familiarizao com equipamento de experincias 1.1 Objetivo Propiciar um primeiro contato do aluno com os equipamentos, kits de montagens prticas, atravs de verificao geral do funcionamento do kit - Modulo 8810 (Mdulo de Treinamento e Teste Lgico) e da insero de componentes, alm de introduzir normas bsicas de preveno de acidentes. 1.2 Introduo Os sistemas digitais utilizam variveis que podem assumir valores definidos em forma de patamares (valores discretos). A importncia de se estud-los cresce com as freqentes aplicaes, seja nas reas tecnolgicas, ou mesmo no cotidiano domstico. Na prtica, os circuitos que executam funes digitais so construdos com componentes eletrnicos que manipulam a informao representada por nveis de tenso, usualmente dois, um dito alto, outro baixo. Circuitos digitais de dois estados (sistema binrio), pela semelhana da escolha entre duas situaes mutuamente exclusivas, so comumente chamados de circuitos lgicos. De maneira geral, os circuitos digitais so mais simples que os lineares, o que possibilita reunir-se num nico equipamento quase todo o aparato necessrio realizao de experincias, pesquisa e desenvolvimento de pequenos projetos, desde que os recursos estejam adequadamente combinados para permitir montagens de forma rpida e confivel. Os kits de montagem tm normalmente trs fontes (+5, +15 e 15V), permitindo a montagem de circuitos integrados digitais de diversas tecnologias: DTL, TTL, MOS e CMOS. 1.3 Placa de montagem de circuitos (PROTOBOARD): uma placa onde podem ser montadas todas as experincias do curso. Ela constituda por conjuntos de 5 pinos conectados entre si (fig a). Por isto, quando qualquer componente (fig b) inserido, os pontos remanescentes ficam disponveis, tanto para se ligar fios de interconexo como outros componentes, ou mesmo para obteno de pontos de teste do circuito.

(a)
1 2 3 4 5

(b)

74LS00
1 2 3 4 5

74LS00

A placa de montagem aceita fios slidos nmeros 22 ou 24 (AWG) para a implementao dos circuitos. O espaamento entre os grupos de 5 pinos compatvel com os circuitos integrados (digitais ou lineares), com o encapsulamento TOS, DIP (fig c) e muitos componentes discretos. Existem ainda 12 grupos de 30 pinos interconectados (fig d), que so convenientes para se injetar sinais comuns como VCC, VDD, VSS, terra ou outro sinal qualquer que requeira mais de 5 ligaes. (c)

(d)

Os KITs de montagem para uso neste laboratrio so os MODULOS que possuem uma FONTE (5 volts) e SEIS placas de montagem do modelo mostrado acima.

1.4 Fontes de Alimentao - As fontes necessrias para o laboratrio so: 1.4.1 Alimentao AC - fornecida na bancada para todos os equipamentos. A alimentao de 220 VAC. 1.4.2 Alimentao DC - A tenso utilizada ser de +5V, compatvel com a lgica TTL, fornecida pelos equipamentos nos experimentos deste curso.

1.5 Chaves de Codificao e LEDs de monitorao: Para introduo e retirada de informaes. Basicamente consiste de chaves interruptoras tipo liga-desliga que fornecero os nveis lgicos necessrios para o circuito implementado na placa de montagem. Podem ser usados cabos combinao agulha-agulha conectando as entradas dos circuitos aos nveis lgicos (conectado no terra = nvel 0, em 5 V = nvel 1) . 0s LEDs de monitorao so Lmpadas indicadoras semicondutor (LED) so usadas para mostrar em determinado ponto do circuito da placa de montagem se o sinal estar ALTO ou BAIXO, estando acesas ou apagadas, respectivamente. Sero usados neste laboratrio LEDs avulsos de 10ma e 1,5 V. 1.6 Precaues sobre o equipamento (mdulo de montagem): 1.6.1 um bom procedimento No fazer ligaes no BOARD com a chave geral ligada. 1.6.2 Nunca monte circuitos que solicitem mais que 1 A de cada fonte (+5V), pois, neste caso, a fonte que estiver sobrecarregada ir se desligar do circuito. 2. Normas de segurana e Procedimentos para o Inicio de Experincias Certifique-se de que a chave geral do equipamento est desligada Examine criteriosamente o painel do modulo e procure reconhecer todos os componentes descritos na parte terica Conecte o plug ~ tomada de fora (220V/6OHz) entrada de energia. Ligue a chave geral e, observando os indicadores acesos, confira se a situao normal. Qualquer suspeita de mau funcionamento, desligue o mdulo e comunique ao professor. Outras Recomendaes: Antes de iniciar a experincia, certificar-se de que a tenso disponvel adequada. Testar o funcionamento dos equipamentos (modulo 8810) e kits de montagens. Executar a montagem ou alterao com equipamentos desligados. No interconectar sadas dos dispositivos, dos circuitos ou de fonte (evitar curto-circuito). Nunca ligar as sadas das fontes diretamente ao comum. SE ALGUM ACIDENTE OCORRER DURANTE A EXPERINCIA, ANOTE E COMUNIQUE-O IMEDIATAMENTE AO PROFESSOR

3. Teste das portas dos Circuitos integrados: 3.1 Fundamentos tericos A lgica TTL (Transistor - Transistor - Logic) - 0 curso est estruturado em cima da lgica TTL com circuitos integrados (CI) da srie 74XX.

3.1.1 Configurao de pinos e encapsulamento - 0 curso utilizar a configurao DIP (Dual-In-line-Package), com 14, 16 e 24 pinos. O pino 1 identificado por uma marca indicativa no circuito integrado, como mostra as figuras a seguir, e a contagem se faz no sentido anti-horrio, olhando-se o circuito por cima. 3.1.2 Definio do nvel lgico - nos circuitos digitais somente dois nveis lgicos so permitidos e cada famlia lgica tem estes nveis rigidamente definidos. Na famlia TTL, o nvel lgico "ALTO" definido como qualquer tenso entre 2 e 5V e "BAIXO" para qualquer tenso entre 0 a 0,8V.

3.1.3 Representao dos nveis - H muitas representaes para um dado nvel lgico. Um nvel "ALTO* frequentemente representado como "1" (um) ou "VERDADE" e o nvel "BAIXO" como "0"(zero) ou "FALSO". Em toda experincia deste curso, se far uso da lgica positiva, que definida como se tendo o nvel lgico "1" ou "ALTO" como a tenso mais alta do circuito e "0"(zero) ou BAIXO" com a tenso mais baixa do circuito.

Nota: Em um circuito integrado (CI) da lgica TTL, quando um terminal de entrada de sinal deixado aberto, sem ser conectado a nenhum ponto, isto ser interpretado como um nvel 1 ou ALTO. Isto no deve ser utilizado normalmente, pois pode acarretar problemas de rudo.
3.1.4 Outras Definies: Em todas as experincias, iremos usar smbolos de notao americana, mais largamente empregada na representao de circuitos lgicos. Operao esttica e operao dinmica Operao esttica a operao dos componentes, com nveis determinados de tenso, sem haver transio de um nvel para outro continuamente. Operao dinmica a operao com pulsos repetitivos, com transio nos terminais. Tabela da verdade uma tabela que relaciona os nveis das entradas com os nveis obtidos nas sadas. Nas colunas das entradas fazemos uma combinao de todos os possveis nveis para obtermos, em cada caso, os respectivos nveis das sadas.

4. Procedimentos Experimentais: 1. Colocar os circuitos integrados abaixo no modulo ou kit de montagem. 2. Interligar a alimentao. 3. Conectar com fios os nveis lgicos na(s) entrada(s) de cada porta lgica e a sada em um LED de monitorao. 4. Testar as portas de cada um dos CIs 7408, 7432 observando o Layout e Tabela Verdade correspondentes mostrados na paginas frente: 5 PESQUISAR na bibiografia/internet e anexar a este relatrio OS ESQUEMAS DOS CIRCUITOS ELETRICOS das portas AND, NAND, OR, NOR, NOT da famlia TTL.

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LAYOUT DOS CIs das PORTAS LOGICAS BSICAS

11

Outros circuitos integrados disponveis:

12

Outros circuitos integrados disponveis:

7486 : Quatro portas lgicas EX-OR

Vcc `+ 5V

g a b c d e

f
f a g e

16 15 14 13 12 11 10 9 7448 1 2 3 4 5 6 7 8 B1 B2
Vcc `+ 5V

d
c
n/c

7448 Decodificador BCD Display catodo comum

e d

n/c

B3 B0

g a b c d e

f f a

+5v
a

16 15 14 13 12 11 10 9 7447 1 2 3 4 5 6 7 8 B1 B2 n/c B3 B0
g
e d

7447 Decodificador BCD Display anodo comum

c
n/c

e d

B3 3
16 15

C4 C0
14 13 12

B0
11

A0 0
10 9

7483
1 2 3 4 5 5V 6 7 8

CI 7483 Somador Binrio Paralelo de 4 bits

A3 2

A2 B2

B1 A1
13

select

+5V

strub

A0 14

I3

I2

I1

I0

Sada Mux 2 9

16

15

13

12

11

10

74153
1
strub

2 A1
select

3
I3

4
I2

5
I1

6
I0

CI 74153: 2 x multiplex digital 4X1

Sada Mux 1

CI 7476: 2 x flip-flop JK

14

NC 13

12

11

10

CI 7490: Contador BCD

0, 1 0, 1, 2, 3, 4

4 NC

5 +5V

(normal) 0

(0)

(normal) 0

1 (9)

chave A

chave B

Q3 Q2
16 15

Q2 CK1
14 13 12

Q1
11

Q1 Q0
10 9

7475
1 2 3 4 5 6 7 8

CI 7475: 2xflip-flop tipo D

Q3

D3

D2

Ck2 5V

D1

D0

Q0

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AULA 2 Circuitos Combinacionais de Portas Lgicas Bsicas

Objetivo: Implementao de circuitos combinacionais com as Portas Lgicas Bsicas; CIs 7408 e 7432; Determinao da funo de circuito obtendo sua expresso lgica e tabela verdade 1. Fundamentos Tericos: Referncia Livro Texto: Captulo 3.1 a 3.8 e Captulo 3 1.1 No circuito (abaixo), escrever sua expresso lgica, construir a tabela verdade (esperada) preenchendo a tabela abaixo.
A B C

S=

A 0 0 0 0 1 1 1 1

B 0 0 1 1 0 0 1 1

C 0 1 0 1 0 1 0 1

2. Procedimentos Experimentais: 2.1 2.2 2.3 2.4 2.5 Testar o funcionamento do mdulo ou kit de montagem. Colocar o(s) CI(s) no mdulo ou kit de montagem e testar as portas do CI (Aula 1). Numerar o esquema acima de acordo com o layout dos CIs (Aula 1). Montar o circuito no mdulo ou kit de montagem fazendo todas as interligaes. Usar as chaves de nveis 0,1 nas entradas para verificar a tabela verdade.

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AULA 3 Portas Lgicas NAND

Referncia Livro Texto: Captulo 3.9, 3.11 e 3.12 Objetivo: Projetar um circuito completo; De Morgan; Relaes de equivalncia; Obteno da tabela verdade e da expresso do circuito a partir da especificao abaixo e montagem do circuito usando Portas Lgicas NAND e depois NOR. Projetar um circuito de alarme para economizar energia considerando 3 entradas A,B,C, conforme a seguir A A= VIDRO ABERTO B CKT S B= PORTA ABERTA C C= AR CONDICIONADO LIGADO SOLUO: Passos 1. Escrever a tabela verdade 2. Frmula de interpolao 3. Simplificao algbrica 4. Uniformizao em portas NAND e Montagem e teste do circuito 5. Uniformizao em portas NOR e Montagem e teste do circuito PASSOS 1 , 2 E 3 : usando o espao abaixo. Escreva sada S da tabela verdade, e a partir desta determine a expresso do circuito (formula de interpolao) e simplifique a expresso indicando quais os termos esto sendo simplificados.

A 0 0 0 0 1 1 1 1

B 0 0 1 1 0 0 1 1

C 0 1 0 1 0 1 0 1

S 0 0 0 1 0 1 1 1

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Passo 4: Reescreva a seguir a expresso simplificada obtida acima convertendo a mesma para usar somente portas NAND de 2 entradas (Uniformizao em portas NAND -2 ENTRADAS):

1.1 Esquematizar o circuito com portas NAND de 2 entradas

A B C

Procedimentos Experimentais:

1) Testar o funcionamento do mdulo ou kit de montagem. 2) Colocar o(s) CI(s) no mdulo ou kit de montagem e testar as portas do CI (Aula 1). 3) Numerar o esquema de acordo com o layout do CI 7400 (Aula 1) fig abaixo.

4) Montar o circuito no mdulo ou kit de montagem fazendo todas as interligaes. 5) Usar as chaves de nveis 0,1 nas entradas para verificar a tabela verdade.

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Passo 5: Reescreva a seguir a expresso simplificada obtida acima convertendo a mesma para usar somente portas NOR de 2 entradas (Uniformizao em portas NOR -2 ENTRADAS):

1.2 Esquematizar o circuito com portas NOR de 2 entradas

A B C

Procedimentos Experimentais:

6) Colocar o(s) CI(s) no mdulo ou kit de montagem e testar as portas do CI (Aula 1). 7) Numerar o esquema de acordo com o layout do CI 7400 (Aula 1) fig abaixo.

8) Montar o circuito no mdulo ou kit de montagem fazendo todas as interligaes. 9) Usar as chaves de nveis 0,1 nas entradas para verificar a tabela verdade.

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AULA 4 Portas Lgicas NOR

Objetivo: Portas Lgicas NOR; Obteno da expresso Lgica a partir da Tabela e Simplificao (DeMorgan e Mapa K); montagem do circuito. 1. Fundamentos Tericos: Referncia Livro Texto: Captulo 3.10 e 4.1 a 4.4 1.1 A partir da tabela abaixo, escrever a expresso (frmula de interpolao) e fazer a simplificao (marcando os termos envolvidos em cada simplificao). Formula de Interpolao A B C S
0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 1 0 1 1 0 1 0 1

S= Simplificao

1.2 Reescrever a seguir a expresso simplificada obtida acima convertendo a mesma para usar somente portas NOR de 2 entradas (Uniformizao em portas NOR -2 Entradas)

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1.3 Esquematizar o circuito com portas NOR de 2 entradas.

ABC ABC

2. Procedimentos Experimentais: 2.1 Testar o funcionamento do mdulo ou kit de montagem. 2.2 Colocar o(s) CI(s) no mdulo ou kit de montagem e testar as portas do CI (Aula 1). 2.3 Numerar o esquema de acordo com o layout do CI 7402 (Aula 1) fig abaixo.

2.4 Montar o circuito no mdulo ou kit de montagem fazendo todas as interligaes. 2.5 Usar as chaves de nveis 0,1 nas entradas para verificar a tabela verdade.
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AULA 5 Circuitos XOR XNOR e TREE STATE

1 - Objetivo: Conhecer portas lgicas disponibilizadas na forma de Circuitos Integrados, assim como a lgica de acionamento das mesmas. Conhecer o dispositivo buffer threestate. 2 - Resumo Terico: As portas lgicas so projetadas para receber dois nveis de tenso como sinal de entrada, o nvel alto e o nvel baixo. As sadas de portas lgicas tambm so projetas para funcional com esses dois nveis de tenso. Em diversas aplicaes deseja-se isolar entradas de sistemas especficos dos estgios de sadas anteriores. O isolador lgico e chamado de buffer, e tem mais um estado de sada possvel: o nvel denominado ALTA IMPEDANCIA. Este dispositivo tem um terminal de controle que recebe um bit para HABILITAR ou DESABILITAR a passagem do sinal. Para o sinal, o buffer funciona como uma chave, que permite a passagem do sinal ou o impede. Entenda-se o nvel Alta Impedncia como sendo o estado ABERTO da chave.
A S A S A S

74LS125 E E

74LS126

Equivalente lgico

Buffers trs estados 74LS125 E L H S A Alta impedancia E L H 74LS126 S Alta impedncia A

figura (1): buffers three state no inversores Adicionalmente, temos as portas lgicas EX-OR e EX-NOR a serem apresentadas, e cujo comportamento e descrito na tabela 1, abaixo.
PORTAS LOGICAS OU-EXCLUSIVO E NO-OU-EXCLUSIVO 7486 : OU ( EX-OR ) 74266: E ( EX-NOR ) Entradas sada entradas sada A B S A B S L L L L L H L H H L H L H L H H L L H H L H H H

tabela (1): comportamento lgico das portas EX-OR e EX-NOR Circuito Integrado Descrio

74 125 : Quatro buffers three state

21

74 86 : Quatro portas lgicas EX-OR

Circuito Integrado

Descrio

74 266 : quatro portas lgicas EX-NOR

74 00 : quatro portas lgicas NAND

tabela (2): identificao dos terminais de entrada e sada relativos s aos buffers e as portas EX-OR, EX-NOR e NAND

3 IMPLEMENTACAO: 3.1 - Conectar corretamente os terminais do CI 74125 matriz de contato do aparelho de teste. No se esquea de que o terminal 7 ligado ao terra e o terminal 14 ligado ao Vcc. Inverter estes terminais pode estragar o CI. Preencher a tabela equivalente, utilizando as palavras 0 (LOW) e 1 (HIGH)

3 74LS12 5

E 0 0 1 1

A 0 1 0 1

22

3.2 Verificao do comportamento da porta lgica EX-OR vista isoladamente. Fazer as ligaes indicadas na figura abaixo. Preencher a tabela equivalente, utilizando as palavras 0 (LOW) e 1 (HIGH)
LEDs indicadores de nvel lgico A 0 0 1 1 74 86 B 0 1 0 1 S

B 2

3.3 Implementar o circuito abaixo e mostre que o buffer funciona como isolador do sinal. E 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 A 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 C 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 S1 S2

74LS125

1 2
A B

3 74 86

1 2 74 00

4 - QUESTOES 1 Por que h a necessidade de um dispositivo que apresente o terceiro estado de sada?

2 Pesquisar as portas lgicas que so vendidas comercialmente j implementadas com um terminal de habilitao da sada do tipo three state

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AULA 6 Projeto final etapa 1 (Circuito Decodificador e Display)

Objetivo: Implementar o Decodificador e Display conforme figura 1. 1. Fundamentos Tericos: conforme Referncia Livro Texto: Captulo 9.2 EXPERINCIA 1: Projetar e testar um decodificador BHEXA (CI 9863)

SOLUO para o projeto experincia 1: PASSO 1: Construir a tabela verdade na pagina a seguir: (considerando as entradas os 4 bits A B C D e as sadas os 7 segmentos a b c d e f g do display) para que seja mostrado os nmeros (hexadecimais 0 a F) no display que em decimais correspondem aos nmeros N (0 a 15) PASSO 2: Usando mapa K, encontrar os circuitos correspondentes para cada um dos segmentos do display. PASSO 3: Usando o Ci 9368 do Modulo de teste, testar o funcionamento do decodificador.

24

Execuo da Experincia 1: Passo 1: Tabela verdade:

display

A B C D a b 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1

c d e f g N
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15

display

f e

a g d

b c

Na pgina a seguir a soluo para as sadas

f,g a, b, c, d, e.

Terminar em casa o exerccio: Achar e registrar a soluo para as sadas

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Passo 2 : Usando mapa K, encontrar os circuitos correspondentes para cada um dos

segmentos do display.
CD 0,0 AB 0,0 AB 0,1 AB 1,1 AB 1,0 CD 0,1

CD 1,1

CD 1,0
AB 0,0 AB 0,1 AB 1,1 AB 1,0

b
CD 0,0 CD 0,1 CD 1,1 CD 1,0

a=
CD 0,0 AB 0,0 AB 0,1 AB 1,1 AB 1,0 CD 0,1

c CD
1,1

b=
CD 1,0
AB 0,0 AB 0,1 AB 1,1 AB 1,0 CD 0,0 CD 0,1

d CD
1,1

CD 1,0

c=
AB 0,0 AB 0,1 AB 1,1 AB 1,0

CD 0,0

CD 0,1

e CD
1,1

CD 1,0

d=
CD 0,0 AB AB AB AB 0,0 0,1 1,1 1,0 1 1 1 1 CD 0,1 0 1 0 1

CD 1,1 0 0 1 1

CD 1,0 0 1 1 1

e=
CD 0,0 AB AB AB 0,0 0,1 1,1 1,0 0 1 0 1 CD 0,1 0 1 1 1

g CD
1,1 1 0 1 1

CD 1,0 1 1 1 1

f=

A BC + AB+ C D+BD

+ AC

g=

AB

AB+ AB C+AD + BC + C D 26

Passo 3: Procedimentos Experimentais: Teste do display e decodificador HEXA (CI 9368 catodo comum) do Modulo 8110, preenchendo na tabela verdade abaixo a coluna Resultado MOD e compare com o Previsto.
PREVISTO CI mod BCD Hexa CHAVES A 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 B 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 C 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 D 0 1 0 1 0
AA BB CC DD

RESULTADO CI MOD

.. .. .. ..
L3 L2 L1 L0

1 0 1 0 1 0 1 0 1 0 1
SOMADOR / SUBTRATOR BCD

1
A

1
B

1
C

1
D

fig 1
SINAL DISPLAY

etapa 1
DECODIFICADOR Decodificador

SELETOR 3:1 MONITORES GERADORES DOS SINAIS DE CONTROLE REG A MODO REG B PULSOS 2

`+/PULSOS 1 CONTADOR BCD

27

EXPERIENCIA 2: Projetar e testar o Decodificador BCD e Display de 7 seguimentos

SOLUO para o projeto experincia 2: PASSO 1: Construir a tabela verdade na pagina a seguir: (considerando as entradas os 4 bits A B C D e as sadas os 7 segmentos a b c d e f g do display) para que seja mostrado os nmeros decimais 0 1 2 3 4 5 6 7 8 9 no display PASSO 2: Usando mapa K, encontrar os circuitos correspondentes para cada um dos segmentos do display. PASSO 3: Usando o CI 7448 ou 7447 interligando-o ao display de 7 segmentos no Modulo do projeto final, testar o funcionamento do decodificador e display (etapa 1 do projeto final)

28

Execuo da Experincia 2: Passo1: tabela verdade

A B C D a b c d e f g
0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 AB 1 0 1 0 1 0 1 0 1 AB AB AB 0,0 0,1 1,1 1,0 CD 0,0 0 1 X 1

f e

a g d

b c

CD 0,1 0 1 X 1

CD 1,1 1 0 X X

CD 1,0 1 1 X X

g=

A B C BC C D A B C BC B D

opcional

1
opcional

1
opcional

1
opcional

1
opcional

1
opcional

=f
mostrada acima Terminar exerccio: Achar a soluo

A soluo para as sadas f

,g para as sadas a, b, c, d, e.

PASSO 2: Usando mapa K, encontrar os circuitos correspondentes para cada um dos segmentos do display.

29

a
CD 0,0 AB AB AB AB 0,0 0,1 1,1 1,0 CD 0,1 CD 1,1 CD 1,0 AB AB AB AB 0,0 0,1 1,1 1,0

CD 0,0

CD 0,1

CD 1,1

CD 1,0

a=
c
CD 0,0 AB AB AB AB 0,0 0,1 1,1 1,0 CD 0,1 CD 1,1 CD 1,0

b= d
CD 0,0 AB AB AB AB 0,0 0,1 1,1 1,0 CD 0,1 CD 1,1 CD 1,0

c= e
CD 0,0 AB AB AB AB 0,0 0,1 1,1 1,0 CD 0,1 CD 1,1 CD 1,0

d=

e=

30

Passo 3: procedimentos experimentais 3.1 Montar no mdulo do projeto final um dos Displays de 7 segmentos (layout abaixo): CI 7448 display Catodo comum Display acende com nvel 1 (+5Vcc)
g f f a g e e d d c
n/c

f e

a g d

CI 7447 display Anodo comum Display acende com nvel 0 (terra) R +5v g f a b

b c

f a g e e d d

c
n/c

Nunca ligar direto na fonte + 5V - Para testar os displays sem o usar um dos CIs monte o fios de +5V (Vcc) e 0V (terra) no mdulo com um resistor de 360 OHM. 3.2 Identifiquem no kit de montagem do projeto final qual o decodificador BCD (CI 7448 catodo comumalimentao display TERRA, ou 7447 anodo comumalimentao display 1,5V) que esta disponvel, e monte o circuito do esquema correspondente fazendo a interligao do CI ao display e um barramento com as chaves +5v

0 conectado 1 em aberto

31

3.3 Testar o circuito preenchendo com as figuras na coluna resultado CI da tabela abaixo:
PREVISTO CI mod BCD Hexa CHAVES B 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 RESULTADO CI MOD

A3 A2 A1 A0
A 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 C 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 D 0 1 0 1 0

.. .. .. ..
L3 L2 L1 L0

AA BB CC DD

1 0 1 0 1 0 1 0 1 0 1
SOMADOR / SUBTRATOR BCD

1
A

1
B

1
C

1
D

fig 1
SINAL DISPLAY

etapa 1
DECODIFICADOR Decodificador

SELETOR 3:1 MONITORES GERADORES DOS SINAIS DE CONTROLE REG A MODO REG B PULSOS 2

`+/PULSOS 1 CONTADOR BCD

32

AULA 7 Circuitos XOR e XNOR; Aplicaes.

Objetivo: Circuitos XOR e XNOR; Aplicaes: Gerador e Teste de paridade; Circuitos T/C. Fundamentos Tericos: conforme Referncia Livro Texto: Captulo 4.6 a 4.8 Experincia 1: CIRCUITO GERADOR DE PARIDADE PAR. Procedimentos experimentais Testar o funcionamento do mdulo ou kit de montagem Colocar o(s) CI(s) no mdulo ou kit de montagem e testar as portas do CI 7486 Layout abaixo (roteiro Aula 1) Numerar as portas no esquema do circuito gerador de paridade Par para 4 bits ABCD Montar o circuito gerador de paridade para 4 Bits ABCD e verificar o funcionamento preenchendo a coluna res. da tabela verdade.
chaves A B C D gerador de paridade PAR

paridade P

A 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1

B 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1

C 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1

D 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1

prev S 0 1 1 0 1 0 0 1 1 0 0 1 0 1 1 0

res. S

Vcc 14 13 12 11 10 9 8

7486
1 2 3 4 5 6 7

33

Experincia 2: CIRCUITO True / Complement T / C Usando um CI 7486 (4 portas XOR) Layout abaixo e um CI 7447 ou 7448 (DECOFICADOR BCD) com DISPLAY de 7 segmentos; Montar um Circuito T/C (True/Complement) para 4 bits de entradas: B3 B2 B1 B0 ,
Vcc 14 13 12 11 10 9 8

7486
1 2 3 4 5 6 7

Procedimentos Experimentais Numerar no ESQUEMA abaixo do circuito T/C, os pinos das portas de acordo como layout (acima) do CI 7486 Montar o circuito T/C com 4 Bits entradas: B3 B2 B1 B0 no modulo do projeto final Interligue o circuito T/C com o decodificador (CI 7448/7) da Etapa 1.

34

 Considerando que K chave do modo T/C verifique o funcionamento do circuito preenchendo as colunas K = 0 e K = 1 da tabela a seguir:

PREVISTO K=T K=C 15 14 13 12 11 10

entr. fios coloridos B3 0 0 0 0 0 0 0 0 1 1 B2 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 B1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 B0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1

RESULTADO K=0 K=1

10 11 12 13 14 15

1 1 1 1 1 1

Obs. Nmeros 10 a 15 figuras correspondentes (decodificador BCD)

35

AULA 8 Projeto final etapa 2 (Circuito somador e subtrator)

Objetivo: Mostrar e testar CI 7483 Somador Binrio Paralelo de 4 bits e implementar um circuito somador / subtrator (fig 1) com um CI 7483 e um CI 7486 (usado na etapa 1 como T/C) Fundamentos Tericos: conforme Referncia Livro Texto: Captulo 4.6 a 4.8 e cap 6

SINAL

DISPLAY

I
DECODIFICADOR
Fig 1

SELETOR 3:1 MONITOR SOMADOR / GERADOR DE SINAIS DE CONTRLE

etapa 2 SUBTRATOR BCD

REG B MODO REG A

+/PULSO 2 CONTADOR BCD

PULSO 1

36

Procedimentos experimentais: EXPERIENCIA 1: teste do circuito somador binrio pleno de 4 bits Coloque um CI 7483 (layout ao lado) no modulo do projeto final ligando a alimentao pinos 12- terra (0) e 5 - +5v (1).

B3 3
16 15

C4 C0
14 13 12

B0
11

A0 0
10 9

7483
1 2 3 4 5 5V 6 7 8

A3 2

A2 B2

B1 A1

Complete o esquema (abaixo) Numerando no circuito somador de acordo com os pinos do layout do CI 7483 acima. Fazer a interligao do barramento de terra no SOMADOR (CI 7483)com 4 fios p/ A3 A2 A1 A0 e 4 fios para a entrada B3 B2 B1 B0 Lembre que ligado no terra 0 e desligado (aberto) 1. Interligue as sadas do somador nos pinos do Decodificador CI 7448 / 47; o pino C4 no ponto do display e o pino C0 no terra.

Escreva abaixo 2 somas de dois nmeros (A e B) de 4 bits,S = A + B no modelo: Teste o circuito descrevendo e executando as contas abaixo, destacando os resultados intermedirios e no final desenhando o display. A= B= S= A + B S < 9 A= B= S= A + B S > 9

37

EXPERIENCIA 2: CIRCUITO SOMADOR / SUBTRATOR DE 4 Bits Procedimentos Experimentais 1. Interligue agora um CI 7486 ( repetindo a numerao dos pinos) usado na AULA 6 como T/C, ao CI 7483 (repetindo a numerao dos pinos folha anterior) para implementar o circuito somador / subtrator conforme esquematizado abaixo: O no. B agora conectado no 7486 (T/C)

B3 B2 B1 B0

2. Escreva abaixo 3 somas de dois nmeros (A e B) de 4 bits,S=A+B no modelo: 3. Com a chave modo T = C0 = 0 Teste o circuito descrevendo e executando as contas abaixo, destacando os resultados intermedirios e no final desenhando o display. A= B= S= A + B S = 9 A= B= S= A + B9< S <15 A= B= S= A + B S > 15

38

4. Com a chave modo C = C0 = 1 o circuito executa uma subtrao:

B3 B2 B1 B0

5. Escreva abaixo 3 subtraes de dois nmeros (A e B) de 4 bits,S = A - BA + (- B) no modelo: 6. Com a chave modo C = C0 = 1, Testar o circuito, descrevendo e executando as contas abaixo, destacando os resultados intermedirios e no final desenhando o display. A= B= S= A - B A = B A= B= S= A - B A > B A= B= S= A - B A < B

39

AULA 9 Projeto final etapa 3 (Correo BCD e sinal)

Objetivo: implementar a correo do cdigo BCD (quatro bits decimais de 0 a 9) quando o resultado da soma for maior que 9 para visualizao em decimal (display de 7 segmentos); visualizao do sinal de negativo e obteno do numero positivo (mdulo) para resultados de subtrao A B quando o nmero B > A.
SINAL DISPLAY

I
DECODIFICADOR

fig 1 etapa 3 projeto final

SOMADOR / SUBTRATOR BCD

SELETOR 3:1 MONITOR GERADOR DE SINAIS DE CONTRLE

REG B MODO

REG A

+/PULSO 2 CONTADOR BCD

PULSO 1

1. Fundamentos Tericos: Nesta etapa fazemos a descrio de um exemplo de projeto de circuitos combinacionais e aritmticos atravs da soluo do seguinte exerccio: A partir de um Somador / Subtrator binrio paralelo de dois nmeros A e B de quatro bits (obtido na 2 etapa); Projetar a Correo do cdigo BCD na soma A+B > 9, a visualizao do sinal de negativo e obteno do numero positivo (mdulo) na subtrao A B quando o nmero B > A , para visualizao do resultado em decimal considerando que: I Na Soma - Os algarismos decimais A e B a serem somados esto no intervalo de [0 a 9] - O resultado de cada soma ser de 02 (dois algarismos) e dever ser mostrado em displays de 7 segmentos prevendo dois casos: 1. Quando o resultado da soma for menor ou igual a 9 deve ser mostrado apenas o algarismo da direita. 2. Quando o resultado da soma for maior que 9 o algarismo da esquerda, dever ser apenas 1 (i o vai 1) e o algarismo da direita, dever ser o resultado corrigido para visualizao em BCD. II Na Subtrao - Os algarismos decimais a serem subtrados esto no intervalo de [0 a 9] - O resultado de cada subtrao ser de 1 algarismo que dever ser mostrado no display da direita e quando este resultado for negativo dever ser feito a sinalizao com uso de SMC 2 e o sinal do resultado ( - ) mostrado no display da esquerda.

40

Soluo: Considerando que os circuitos Somador / Subtrator binrio paralelo de 4 bits (Aula 7) realizam a soma de dois nmeros A e B de 4 bits fornecendo uma sada composta de 5 bits onde chamamos de soma os quatro bits menos significativos ( S 3 S 2 S 1 S 0 ) e o quinto bit S4 de estouro C4 conforme abaixo: C4 C3 C2 C1 C0 A3 A2 A1 A0 B3 B2 B1 B0 S4 ( S3 S2 S1 S0 ) 1 Para a Soma Obteno do algarismo da esquerda (acender ou no o no. 1 ou seja, o vai 1 na soma) O algarismo da esquerda deve acender se e somente se estivermos fazendo uma soma E esta soma for maior que 9, portanto: - Passo 1: Podemos usar uma porta ( E ) AND com inversor numa entrada para habilit-la a transmitir o nvel que estiver na outra entrada, ou seja se K = C0 = 0 (sendo K a chave modo (T/C) da soma no Somador / Subtrator projetados na etapa 2 (Aula 7) nvel 0 invertido nvel 1 libera a porta ( E ) AND para a outra entrada. - Passo 2: Na outra entrada da chave AND o nvel deve ser 1 se a soma > 9 ( OU ) se a soma > 15 * (ocorre o estouro C4 = 1) ento usamos um (OR) que permitir passar adiante o nvel 1 para a sada do ( E ) que interligada convenientemente nos segmentos b e c do display da esquerda ir acender o algarismo da esquerda ( 1 ): * Observao: em circuito somador o resultado pode ser menor que 9 entretanto ser ao mesmo tempo maior que 15, por exemplo: Resultado = 17 1 0010 os 4 bits menos significativos da soma corresponde ao numero 2 < 9 e o quinto bit o estouro C4 = 1 significa que o numero em decimal maior que quinze. Esquematizando conforme descrito acima: Ligar o C0 na 1 Entrada do AND se for soma (C0 = 0) 1 libera Ligar na 2 Entrada do AND a sada do OR se a soma passar de 9 (OU) passar de 15 se for soma Co = 0 1 libera 1 p/ display se for subtrao Co = 1 0 trava da esquerda acende algarismo da carry C' esquerda 1 4=1
indica se passar de 15 1 quando soma passar de 9

41

Considerando o esquema do primeiro Somador/ subtrator que foi projetado na etapa 2 (Aula 7) acrescentamos abaixo a soluo para o algarismo da esquerda. - Passo 3: Achar o circuito que vai indicar quando a soma passar de nove conforme abaixo: se for soma Co = 0 1 libera
se for subtrao Co = 1 0

trava

1 p/ display
acende algarismo da esquerda

carry C'4 indica se passar de 15 1 quando passar de 9

?
C'4 A3 A2 A1 A0 B3 B2 B1 B0
1 3 8 10 14

7483

T/C

16 4 7 11
13

15

S3 2 S2 6 S1 9 S0

Soluo: o circuito que verifica se a soma ( S3 S2 S1 S0 ) maior que 9 pode se obtido diretamente com o uso do Mapa de Kanought mostrado abaixo:
S1S0 S3S2 0,0 0,1 1,1 0,0 0,1
0 4 12 8

C0 = 0 1 modo = 0 soma A+B modo = 1 subtrao A - B

1,1
1 5

1,0

0 0 1 0

0 0 1 0

0 0 1 1

3 7 15 11

0 0 1 1

2 6 16 10

13 9

Esquematizando a soluo: S3.(S2 + S1)

S3 S2 S1

1,0

S3.S2 + S3.S1 S3.(S2 + S1)

42

Acrescentando esta soluo no esquema do circuito anterior obtermos:

se for soma Co = 0 se for subtrao Co= 1 1 libera 0 trava 1 p/ display esquerdo acende algarismo da esquerda segmentos b e c

1 se passar de 15

Display esquerdo

1 quando passar de 9 S3 S2 carry C 4 A3 A2 A1 A0 B3 B2 B1 B0 T/C

1 3 8 10
14

S1

7483

16 4 7 11
13

15 2

S3 S2 6 S1 9 S0

Display direito

C0 = 0 1
modo = 0 soma A+B modo = 1 subtrao A - B

Obteno do algarismo da direita Quando a soma for maior que 9 precisamos corrigir o cdigo BCD para visualizao em decimal, para isto usamos um outro somador / subtrator binrio de 4 bits interligando convenientemente os outros circuitos para somar 0110 (6)*, conforme mostrado na prxima figura. * o algarismo da direita deve ser mostrado no display de 7 segmentos (maior valor = 9); Numa soma decimal que ultrapassa a base (10), o algarismo da direita o total subtrado da base (10) e o valor que ultrapassa o transporte (ou seja o vai 1), portanto, temos que obter numero sinalizado (-10) usando o sistema de complemento a 2 (SMC2 = SMC 1 + 1) que corresponde a somar (6 ) 0110 em binrio, como mostrado no exemplo abaixo: Exemplo: 9 1001 ou seja 9+3 =(12 - 10) = 2 e vai 1, entretanto 1010 (10) +3 +0011 SMC 1(inverte bit a bit) 0101 12 1100 (12) Cdigo BCD invlido +0001 ( 1) + 0110 ( 6) SMC2 (6) 0110 (-10) 1 0010 (18) Algarismo da direita corrigido ( 2 )

43

Se a soma for menor ou igual que 9 o segundo somador / subtrator com o C0 = 0 somar zero (0000) ao binrio: S3 S2 S1 S0 que vai para o display da direita sem correo.
se for soma Co = 0 se for subtrao Co= 1 1 libera 0 trava

g
1 soma>9 ou soma >15

g f

a b

1 se passar de 15

1 quando passar de 9 S3 S2 carry C 4 A3 A2 A1 A0 B3 B2 B1 B0 T/C

1 3 8 10
14

1 (soma>9 ou 15)

S1 C4
1 14 3 8 10 15 2

sem uso

3 2 1 0

7483

dec

16 4 7 11
13

15 2

S3 S2 6 S1 9 S0

T/C
16 4 7 11

6 9

B C D

7483
13

C0 = 0 1
modo = 0 soma A+B modo = 1 subtrao A - B

soma

Para a Subtrao: Obteno de um DETECTOR DE SINAL DA SUBTRAO A B; Considerando os exemplos a seguir:

A>B 8 - 5=3 5 0 0 1 1 0 1 0 1 1 0 1 0 1 1 0 1 1 1 0 0 0 1 0 0 1 1 resultado A=B 4 - 4=0 4 c1 c2 Q - 4 4 positivo C4 resultado 0 0 0 0 0 1 0 0 1 0 1 1 1 1 1 0 0 0 1 0 0 1 0 0 0 0 A<B 4- 9=-5 c1 c2 9

`- 0 1 0 1 1 0 0 1 0 1 1 0 1 0 1 1 1 0 1 0 0 0 1 0 1 1

Q - 5 8 positivo C4

Q - 9 4

C4 negativo

`0100 `010 1 resultado = 0101

C2

44

Concluso: O sinal vai ser determinado pelo valor do estouro C 4, portanto, podemos obter o circuito que acende o segmento g do display da esquerda quando C4 = 0 conforme soluo para tabela verdade abaixo (o sinal de menos deve acender somente quando for subtrao modo = 1 e o resultado negativo C4 = 0)

C4 MODO 0 0 1 1 0 1 0 0

? 0 1 C4.M * Solu o 0 0

* Soluo:
a) Da expresso da soluo acima esquematizada conforme figura a seguir temos uma Porta AND como uma chave: que ser Habilitada se a entrada MODO ( C0 ) = 1 (Chave K do circuito T/C no modo subtrao) e passa adiante o nvel 1 quando invertemos C4 = 0 (o resultado negativo), e a sada interligada ao display esquerdo no segmento g ir acender o sinal de (negativo).
Para som / sub de correo

carry

C4

_
Para display segmento g esquerdo

C0 = 0

b) A sada interligada tambm na chave K do Circuito T/C e Co no segundo somador / subtrator binrio de 4 bits aciona o complemento a 2 (SMC2) sobre o resultado negativo obtido da subtrao do primeiro somador / subtrator binrio de 4 bits corrigindo (executado o mdulo do no. negativo) o resultado (algarismo da direita) que aparece no display da direita. c) O circuito do somador / subtrator usado para correo na soma dever ser modificado (figura a seguir) para que a entrada do numero A seja (0000) ligada no nvel 0 (terra), sempre que o resultado na sada do primeiro somador / subtrator for um no. negativo,

45

ou seja, C4 = 0 e a operao que esta sendo realizada uma subtrao, ou seja, K = C0 = 1, permitindo que este segundo somador some 0, e neste caso execute apenas o complemento a 2 necessrio para a correo do numero negativo para ser mostrado no display da direita Esquema da correo de resultado negativo de subtrao e para mostrar o sinal (menos)
A -B A3 A2 A1 A0 CI 7486 B3 T /C B3 / B 3 16 15 B2 B2 / B 2 4 2 CI 7483 1 3 8 10 CI 7486 T /C S3 / S3 16 15 S2 / S2 4 2 14
Estouro Carrier out

C4

CI 7483 0 1 0 3 0 8 0 10

14

3 2
1

3 2
1

B1 B1 / B 1 7

6 9

4
S1 / S1 7

6 9

0
DISPLAY

B0 B0 / B 0 11 13 S0 / S0 11 13

DISPLAY E

d) A correo considerada acima somente ocorrer quando a operao que esta sendo realizada uma subtrao, ou seja, K = C0= 1, que resulta em sada 0 (terra) no circuito ligado no display da esquerda, podemos portanto interligar esta sada na entrada do numero A do circuito do somador / subtrator usado para correo na soma. Considerando o esquema inicial e todas as modificaes realizadas at agora mostrado seguir o Esquema completo da etapa 3 Projeto Final 2. Procedimentos Experimentais: Observando o esquema completo mostrado na prxima figura do somador binrio de 4 bits com a correo BCD descrita nesta etapa sero necessrios os seguintes CIs 7408 AND, 7432 OR e 7404 Inversor, bem como o uso de mais um display. 2.1 Testar o funcionamento do mdulo ou kit de montagem. 2.2 Colocar o(s) CI(s) no mdulo ou kit de montagem e testar as portas do CI (Aula 1). 2.3 Numerar todos os pinos nos esquemas abaixo (considerando a numerao j executada nas etapas 1 e 2) e esquematizar todas as interligaes: com o decodificador BCD (CI 7448/7), display esquerdo, CIs da correo BCD incluindo o segundo conjunto somador subtrator. O esquema completo do somador binrio de 4 bits com correo BCD

46

7404
7408
C4

p/ display esquerdo segmentos b e c

7432

S2 S1

7432

7408

C'4
14

C4
1 3 8 10

sem uso

A3 A2 A1 A0 B3 B2 B1 B0
7486 T/C 14 1 3 4 6 10 8 13 11
2,5,9,12

1 3 8 10

7483

7483
15 2

3 2 1
6 2 1 7

7448/ 7

16 4 7 11
13

15 2

S3 S2 6 S1 9 S0

7486 T/C 14 1 3 4 6 10 13 8 11

4
9

16 4 7 11
13

15 14 13 12 11 10 9

f g a b c d e

Decod.

2,5,9,12

C0= 0 1 modo = 0 soma A+B modo = 1 subtrao A - B

branco

7404 _
7408 p/ display esquerdo segmento g

O circuito acima ser implementado usando uma UNIDADE LOGICA E ARITMTICA ULA mostrado no prximo esquema

47

48

2.4

Completar o esquema do circuito com (ULA- CI 74181) conforme acima: Numerar os pinos de todos os CIs (considerando a numerao j executada nas etapas 1 e 2) e Esquematizar todas as interligaes entre os pinos identificados de todos os CIs: decodificador BCD (CI 7448/7), display esquerdo, CIs da correo BCD incluindo a ULA e o conjunto somador subtrator da correo. CI 74181 Unidade Lgica e Aritmtica ULA

CN +4 S3 S2 S1 S0 A=B ~P ~G A3 A2 A1 A0 B3 B2 B1 B0 3 4 5 6 14 15 17 19 21 23 2 18 20 22 1 7 CN 13 11 10 9 F3 F2 F1 F0 16

24 12

+5V 0V

NOME DOS PINOS Pino E/S Descrio A3..A0 entrada Primeiro operando B3..B0 entrada Segundo operando S3..S0 entrada Seleo da funo M entrada Modo: 1=lgica; 0=aritmetica CN entrada /Cin transporte de entrada invertido F3..F0 sada Resultado da operao A=B sada Indica que A=B G sada Gerou transporte (para carry look-ahead) P sada Propagou transp.(para carry look-ahead) CN+4 sada /Cout transporte de sada invertido FIG 1 LAY-OUT FUNCIONAL 74181

Pinos 3 4 5 6 1 0 0 1 SOMA A + B Pinos 14, 15, 17 outras funes 0 1 1 0 SUBTRAI A - B Pinos 12, 24 alimentao Carry in: Cn = 1 SOMA Cn = 0 SUBTRAO Carry out: Cn+4 = 1 SOMA < 15 ou SUBTRAO <0 Carry out: Cn+4 = 0 SOMA > = 15 ou SUBTRAO > 0

49

2.5

Testar o circuito apenas com SIMULAO (NAS FOLHAS A FRENTE) da seguinte forma: Descrevendo e executando as contas indicadas; ESCREVENDO todos os resultados intermedirios destacando o que acontece ULA e no SOM/SUB de correo. No final desenhando o display o resultado esperado de cada conta

TESTE DA SOMA S PARA AS TRES POSIBILIDADES: S=A+B PARA S<9 S=9 e S>9

S=A-B PARA A>B A=B e A<B

50

S=A+B

S<9

51

S=A+B

S=9

52

S=A+B

S>9

53

S=A-B

A>B

54

S=A-B

A=B

55

S=A-B

A<B

56

AULA 10 - Projeto final etapa 4 (Seletor)

Objetivo: Circuitos Multiplexadores Digitais, e implementar seletor (etapa 4 do projeto final mostrado na figura 1) usando CIs 74153. 1. Fundamentos Tericos: Referncia Livro Texto: Captulo 9.7 a 9.9 A figura 2 abaixo mostra o esquema de um mux 4:1 usando portas AND e OR e abaixo o mesmo circuito usando portas de 2 entradas (CI 7408 e 7432): figura 1:
SINAL DISPLAY

figura 2:

MUX 4 : 1 A 1 A 0 S

I0

I
DECODIFICADOR

SELETOR 3:1
SOMADOR / SUBTRATOR BCD REG B MODO REG A

Etapa 4
MONITOR GERADOR DE SINAIS DE CONTRLE

I1

0 0 1 1

0 1 0 1

I0 I1 I2 I3

I2

+/PULSO 1 CONTADOR BCD Fig 1 CALCULADORA BCD

PULSO 2

I3 A1 A0

1.1 Um MUX 4:1 como mostrado na figura 2 pode ser simbolizado conforme a seguir:

I0 I1 I2 I3

Mux 4X1 A1 A0

57

1.2 O CI 74153 possui (2) dois circuitos MUX 4X1 conforme layout mostrado a seguir: Layout do CI 74153 (2 x MUX 4: 1)
select

+5V

strub

A0 14

I3

I2

I1

I0

Sada Mux 2 9

16

15

13

12

11

10

74153
1
strub

2 A1
select

3
I3

4
I2

5
I1

6
I0

Sada Mux 1

Considerando que para o projeto do SELETOR temos que selecionar 3 rotas, sendo uma de cada vez para encaminhar os 4 bits do numero A, B e do resultado da Soma ou Subtrao para decodificao no Display (da direita), e que cada CI s encaminha 2 bits para a suas duas sadas, ento precisamos de 2 CIs 74153 (dois MULTIPLEX 4:1) que permitir com a interconexo do respectivos endereos A1 A0 encaminhar em paralelo os 4 bits (cada mux 4:1 encaminha 1 bit). CI 74153 2. Procedimentos Experimentais 2.1 Numerar o esquema abaixo de acordo com o layout do CI 74153 acima: 2.2 Usando o kit de montagem teste O MUX 1 e MUX 2 de dois CIs 74153: TESTE DO MUX 1 e MUX 2: configure as entrada de dados e endereos na tabela conforme a seguir: coloque I0= 0(terra), I1=I2=I3= 1(no conectados) e A1 = 0 , A0 = 0 a sada ser S1= S2 = I0 = 0 apaga o led.
Repetindo este procedimento para os outros valores de I0 , I1, I2, I3, e A1 e A0 I0 0 1 1 1 I1 1 0 1 1 I2 1 1 0 1 I3 1 1 1 0 A1 0 0 1 1 A0 0 1 0 1 IS1 0 0 0 0 IS2 0 0 0 0

I0 I1 I2 I3
Mux 1 4X1 A1 A0

S1

terra(0volts)
I0 I1 I2 I3

S2 Mux 2 4X1

58

A1 A0

2.3 Esquematizar a seguir o seletor no modulo do projeto final definindo o encaminhamento dos endereos e desenhando as interconexes correspondentes (exemplo mostrado em aula), bem como colocando a NUMERAO dos pinos do CI 74153 conforme folha anterior e completando a numerao j definida para a sada do somador S3S2S1S0
Somador S3 S2 S1 S0 74153

Mux 1 4X1

DISPLA Y A0

A1

Mux 2 4X1

Reg A Q3 Q2 Q1 Q0 A1 A0

7448 6 - S3 2 - S2 1 - S1 7 - S0

74153

decodificador

Mux 1 4X1

Reg B Q3 Q2 Q1 Q0

A1

A0

Mux 2 4X1

A1 controle Q1 Q0

A0

2.4 Colocar os CIs 74153 no mdulo do projeto e fazer apenas as ligaes da alimentao incluindo os strubs conforme Layout e interligar os pinos de endereamento dos dois CIs. A concluso desta etapa ser realizada no ltimo laboratrio (interligao final do seletor com o somador/subtrator e os registradores A e B. e Controle).
59

AULA 11 - Projeto final etapa 5 (Pulso 1 e Pulso 2)

Objetivo: Implementao dos dispositivos Pulso 1 e Pulso 2 (chave sem rebatimento) que sero usados respectivamente com clocks (gatilhos) dos dispositivos contador BCD e gerador de sinais de controle conforme ilustrado na figura 1- etapa 6 abaixo.
SINAL DISPLAY

I
DECODIFICADOR

SELETOR 3:1 MONITOR SOMADOR / SUBTRATOR BCD REG B MODO REG A

GERADOR DE SINAIS DE CONTRLE

+/PULSO 1
CONTADOR BCD
Fig 1 E T A P A 6

PULSO 2

1.

Fundamentos Tericos: Referncia Livro Texto: Captulo 5 Flip Flop SR ativado e desativado com nvel baixo: FF S R

Exemplo de Aplicao: a) A trepidao de um contato mecnico gera mltiplas transies na tenso; latch NAND usado para eliminar as mltiplas transies na tenso.

b)

60

Os circuitos Pulso 1 e Pulso 2 so dois flip-flop SR (lath - NAND) como chave antirebatimento (debouncing anti-ruido sem-trepidao) conforme esquemas abaixo:
PULSO 1 PULSO 2

2.

Procedimentos Experimentais Testar o funcionamento do mdulo ou kit de montagem. Colocar dois CIs 7400 ( 4 portas NAND - layout abaixo) no mdulo ou kit de montagem e testar as portas do CI (Aula 1). Numerar os esquemas acima de acordo com o layout fig abaixo. Montar os circuitos dos esquemas numerados acima usando um CI 7400 para Pulso 1 e outro para o Pulso 2 no modulo do projeto final fazendo as interligaes correspondentes.

5.1 Usar um fio ligado no terra (0 v comum) para colocar nveis 0 ou 1 (em aberto) nas entradas e verificar a tabela verdade abaixo:

Fazer na sequencia

S 1 1 1 0 1 0

liga = imprevisvel Resetado Repouso Setado Repouso proibido assume 1 1 ? ? qq estado

R 1 0 1 1 1 0

Q X 0 0 1 1 1

Q X 1 1 0 0 1

61

AULA 12 Projeto final etapa 6 (Contador BCD)

Objetivo: Implementar um dispositivo que execute a contagem de 0 a 9 (BCD) para introduo dos nmeros A e B na Calculadora BCD (figura 1 etapa 6) e um contador que conte na seqncia 0-1-2-3-0
SINAL DISPLAY

I
DECODIFICADOR

SELETOR 3:1 MONITOR SOMADOR / SUBTRATOR BCD REG B MODO REG A GERADOR DE SINAIS DE CONTRLE

+/PULSO 1

PULSO 2

CONTADOR BCD
Fig 1 E T A P A 6

Fundamentos Tericos: Referncia Livro Texto: Captulo 5

1.1 Dispositivos de Memria: CI 74LS76 (FF JK - ME) e CI 7490 contador de dcada 1.1.1 Completar o Esquema abaixo para um circuito Contador assncrono modulo 4 (0-3) com flip-flop FF JK ME, (conforme exemplo mostrado em aula) e Numerando o esquema conforme os pinos no layout do CI 74LS76.
Q1 Q0

K1 Q1 Q1 16

K0 Q0 Q0 J0 9

15 14 13 12 11 10 74LS76

J1 Q1 K1

J0 Q0 K0

ck1 pr1 cl1 J1 Vcc Ck0 pr0 cl0

62

O circuito acima pode ser usado como Gerador de Sinais de Controle no Projeto, entretanto vamos usar o Contador Sncrono a ser Projetado na 8 a etapa. Para o simular o teste do circuito siga a sequencia da tabela para cada transio negativa de clock. Lay out CI 7476
Ck
sem

S1 S0 0 0 0 1 1 0 0 0 1 0 1 0 0 inicio --> clear = 0 0 clock em 1 Hz 1 2 3 0

K1 Q1 Q1 16

K0 Q0 Q0 J0 9

15 14 13 12 11 10 74LS76

ck1 pr1 cl1 J1 Vcc Ck0 pr0 cl0

1.1.2 Esquematizar usando FF-JK ME, um contador de faixa (0-9) assncrono completando o desenho (conforme exemplo mostrado em aula) e Numerando as portas conforme layout do CI 74LS76 acima.
Q3 Q2 Q1 Q0

J 1 K 1 Q 1

J 0 K 0 Q 0

J 1 K 1 Q 1

J 0 K 0 Q 0

Para o simular o teste do circuito siga a sequencia da tabela para cada transio negativa de clock.
comb. 0 1 2 3 4 5 6 7 8 9 10

Questo: descreva seguir quais so os CIs que utilizados para este projeto (contador de faixa (0-9) assncrono)

Q3 Q2 Q1 Q0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0
63

OBSERVAO: Usaremos um Contador de dcada do CI 7490 (LAYOUT ABAIXO) no Projeto final etapa 6 Contador BCD.

CI 7490

14

NC 13

12

11

10

0, 1

0, 1, 2, 3, 4

4 NC

5 +5V

(normal) 0

(0)

(normal) 0

1 (9)

chave A

chave B

(CONTADOR DE DECADA PSEUDO-SNCRONO) Lay out CI 7490 Funcionamento normal: Os pinos 2 e 3 (interligados) e conectados na posio 0 (terra) Os pinos 6 e 7 (interligados) e conectados na posio 0 (terra) Zerar o contador: Retirar e voltar para o terra os pinos 2 3 Colocar a sada em nove: Retirar e voltar para o terra os pinos 6 7 Projeto do Contador BCD: - COMPLETAR esquema na prxima pagina de um circuito contador de dcada considerando CI 7490 layout (ACIMA). Sugesto: (linhas tracejadas ) Fazer a interligao do Q0 como o clock sncrono do contador Q3 Q2 Q1 e ligar o Ck de entrada do contador Q0 usando o clock gerado pelo circuito Pulso 1 (etapa 5) 1.1.3 Numere o desenho do esquema conforme Layout do CI 7490 e interligue com circuito Pulso 1 (etapa 5) repetindo a numerao dos pinos (CI 7400 )

64

Q3

Q2

Q1

Q0

Pulso 1

ALIMENTAO 5 = +5V
7400

10

MANTM

2 6

3 7

65

Procedimentos Experimentais

2.1 Testar o funcionamento do mdulo ou kit de montagem. 2.2 Testar o Contador assncrono modulo 4 (0 a 3) verificando a tabela verdade correspondente. 2.3 Monte o circuito esquematizado no item 1.1.3 contador BCD (CI 7490) no modulo do projeto final, interligando Q3 Q2 Q1 Q0 respectivamente aos pinos 6, 2, 1, 7 do dec BCD (7448) para visualizao no Display. 2.4 Teste o contador BCD verificando a tabela verdade correspondente.
Ck comb. 0 1 2 3 4 5 6 7 8 9 0 Q3 0 0 0 0 0 0 0 0 1 1 0 Q2 Q1 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1 0 0 0 0 0 0 Q0 0 1 0 1 0 1 0 1 0 1 0 se quizer comear no 0000 colocar os pinos 2 e 3 temporariamente em 1 e voltar para 0

Verifique que o circuito dever seguir a seqncia da tabela para cada transio negativa de cl

2.5 Instale o CI 7476 e no modulo do projeto final preparando para a prxima etapa

66

AULA 13 Projeto final etapa 7(Gerador de sinais de controle)

Objetivo: Implementar o circuito gerador de sinais de controle atravs do projeto de um contador sncrono (faixa 0-1-2-0) usando o CI 7476 (2 x FF JK ME) 1. Fundamentos Tericos: Referncia Livro Texto: Captulo 5.16 a 5.18; 7.15, 7.18 a 7.22
SINAL DISPLAY

DECODIFICADOR

SELETOR 3:1 MONITORES GERADORES Gerador DOS SINAIS de Sinais DE de CONTROLE controle REG A MODO REG B PULSOS 2

SOMADOR / SUBTRATOR BCD

GERADOR DE SINAIS DE CONTROLE CONTADOR SINCRONO DE (0 a 2)

`+/PULSOS 1 CONTADOR BCD

fig 1 etapa 7 Projeto para um contador sncrono: Seqncia 0-1-2-0

Descrever a seguir um
Diagrama de Estados e a Soluo:usando mapa de Karnough duas variveis

67

Esquematizar a soluo: fazendo as interconexes segundo os valores encontrados para J1, K1, J0, K0 e Numerando o desenho abaixo conforme os pinos do layout do CI 7476. .
K1 Q1 Q1 16 K0 Q0 Q0 J0 9

15 14 13 12 11 10 74LS76

Q1

Q0

5
Vcc

J1 Q1 K1

J0 Q0 1 K0

ck1 pr1 cl1 J1

Ck0 pr0 cl0

Pulso 2

Ck

7400

Interligar o Clock de entrada Ck usando o circuito Pulso 2 (indicando a numerao dos pinos correspondentes da Aula 5) 2. Procedimentos Experimentais

2.1 Monte o circuito do esquema numerado no item 1.1 GERADOR DE SINAIS DE CONTROLE (CI 7476) no modulo do projeto final, interligando as sadas Q1 e Q0 a dois leds (circuito Monitor). 2.2 Testar o funcionamento do circuito Gerador de Sinais de Controle conferindo a visualizao dos 3 (trs) sinais de controle na seqncia 00-01-10-00 com os dois leds (circuito Monitor). 2.3 Observar as interligaes necessrias de acordo o planejamento (fig 1) visando a prxima etapa: Q1 Vai p/ REG A, Q0 vai p/ REGA e as duas sadas Q1 Q0 vo como entradas de endereo dos Mux 4:1do Seletor.

68

AULA 14 - Projeto final etapa 8 (Registrador A e B)

Objetivo: apresentar circuitos integrados 7475, execuo da etapa 8 do trabalho final no modulo implantando os registradores A e B. 1. Fundamentos Tericos: Referncia Livro Texto: Captulo 5.16 a 5.18; 7.15, 7.18 a 7.22

1.1 Registradores So dispositivos bsicos de memria baseados em Flip Flop tipo D podendo ter um clock acionado por nvel conforme figura a seguir

D D

Q Ck
0 Desabilita 1 Habilita (enable) copia o dado na sada QD

O CI 7475 Layout abaixo possui QUATRO FLIP-FLOP TIPO D do modelo acima.

Q3 Q2
16 15

Q2 C
14

K1
13 12

Q1
11

Q1 Q0
10 9

7475

Q3

D3

D2 C k

D1 5

D0 Q 0

69

Um registrador esttico de 4 (quatro) bits pode ser construdo com uso de 4 (quatro) FF- D sncronos do CI 7475 bastando interligar os respectivos Clocks que por sua vez j so interligados dois a dois conforme o layout do CI acima:

1.2 Completar o esquema a seguir para descrever o projeto de um Registrador esttico de 4 bits. (4 FF D com CK sncrono). 1.3 Numerar o esquema conforme os pinos do layout do CI 7475 folha anterior: 1.4 Para concluir o projeto do registrador devemos Interligar os Clocks 1 e 2

D3 Ck 1

Q3

NC Q3

D2 Ck 1

Q2

NC Q2

D1 Ck 2

Q1

D
NC Q1

D0 Ck 2

Q0

NC Q0

1.5 O PROCEDIMENTO EXPERIMENTAL: montagem e teste deste Registrador conectando as sadas ao ci do decodificador/ display.

70

SINAL

DISPLAY

1.6 Esquematizar os circuitos para o Registrador A e B desenhando todas as interligaes conforme planejamento Fig 1 e as etapas anteriores.

I
DECODIFICADOR

SELETOR 3:1 MONITOR SOMADOR / SUBTRATOR BCD GERADOR DE SINAIS DE CONTRLE

REG B
MODO

REG A

1.6.1 Esquematizar o circuito para o Registrador A, numerando e interligando adequadamente: 7475

D3 Q3

+/PULSO 1 CONTADOR BCD Fig 1 E T A P A 8

PULSO 2

Somador 7 483

NC Q3

7490

A3 A2 A1 A0 ULA 74181
7415 3

Q3 Q2

D2

Q2

NC Q2
Mux 1 4X1

contador

Q1 Q0 D1

Q1

A1

A0

D
NC Q1 D0 Q0
Mux 2 4X1

5 12

=+5V = terra Controle * Q1 Q0

Ck =

NC Q0

A1 74153

A0

1 0

Habilita

DESABILITA
Mux 1 4X1

A1

A0

* Lembrar da definio de endereamento do seletor: Exemplo: Q1 Q0 = A1 A0 (seletor) 0 0 Resultado (soma / subtrao) 0 1 REG A 1 0 REG B Neste exemplo o Ck aqui tem que ser o interligado no Q0

Mux 2 4X1

A1

A0

71

1.6.2 Esquematizar o circuito para o Registrador B, numerando e interligando adequadamente 7475 T / C 7 486
Somador 7483

D3

Q3

NC Q3

B A3 3 B A2 2 B A1 1 B0 A0 UL A 7 4 1 81 ULA 74181
74153

Q3 Q2
contador

D2

Q2

NC Q2
Mux 1 4X1

Q1 Q0 D1

Q1

A1

A0

D
NC Q1 D0 Q0
Mux 2 4X1

7490

=+5V

NC Q0

A1 74153

A0

12 = terra

Controle * Q1 Q0

Ck =

1 Habilita 0 DESABILITA
Mux 1 4X1

A1

A0

* Lembrar da definio de endereamento do seletor: Exemplo: Q1 Q0 = A1 A0 (seletor) 0 0 Resultado (soma / subtrao) 0 1 REG A 1 0 REG B
Mux 2 4X1

A1

A0

Neste exemplo o Ck aqui tem que ser interligado no Q1 2 Procedimentos Experimentais 2.1 Testar o funcionamento do mdulo ou kit de montagem. 2.2 Montar no modulo 8810 ou Kit de montagem e testar os Dois CIs 7475. 2.3 Monte o circuito do esquema numerado no item 1.5.1 e 1.5.2 no modulo do projeto final, fazendo todas as interligaes previstas voltando na etapa 4 para completar as conexes do seletor.

72

Projeto Final Concluso 1. Exerccio: esquematizar um circuito com portas AND para que acenda os segmentos correspondentes do display da esquerda (negativo ou no 1) se e somente se o display da direita estiver mostrando o resultado.
SINAL( g ) b g
ESTOURO

DISPLAY

(bec )

Q1
DECODIFICADOR

Q0

00

01

SELETOR 3:1

10

MONITORES

SOMADOR / SUBTRATOR BCD

REG A MODO

00 10 01 1 1
REG B

GERADOR DOS SINAIS DE CONTROLE

+/CONTADOR BCD

PULSOS 2

PULSOS 1

Soluo:
gf
estouro

a b

Q1

Q0

11

e d c .
sinal
Ck

1 14

6 10

2. Esquematizar todas as interligaes do projeto conforme o planejamento (da figura pg 3): Exemplo prxima pagina. 3. Desenhar um ESQUEMA COMPLETO DO PROJETO FINAL DO LABORATRIO Completando a numerao e interligando o Esquema de acordo com cada etapa.

73

b,c
g f a b g f a b

A3 A2 A1 A0 ULA SOMADOR /SUBTRATOR S3 B3 B2 B1 B0 S2 S1 S0

estouro
6 5 4 NC 10 11 12 NC 2 14 9 2 14 7

e d

c . f g

e d a b

c . c d e 9

15 14 13 12 11 10 7448

Decodificador
6 2 S2 1 S1 S0 7

6 5 4 NC

7 2 14

S3

No.Neg + /NC

10 11 12 9 2 14

Q1

Q0

16

15

10

9 4 7

16

15

10

9 4 7 1 15 14 11 10

REG A 2 3 6

REG B 2 3 6

Q3 Q2 Q1 Q0 11 8 9 12

Ck

estouro

bc g

CONTADOR 14

no.neg

4. CONCLUSO: Executar todas as conexes necessrias e testar o projeto simulando.

74