Aula 6 Sumrio

Introduo aos circuitos sequenciais

Definio de circuito sequencial

Latches (bsculas)

Circuitos Sequenciais

Tipo SR
Tipo SR com controlo
Tipo D

Definio de circuito sequencial

Modelo geral de um circuito sequencial

Flip-flops

D Edge-triggered
JK Edge-triggered

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Circuitos sequenciais

Definio:

Circuitos sequenciais

Modelo geral

Um circuito diz-se sequencial quando os valores

lgicos das sadas dependem no s dos valores das
entradas, mas tambm do estado do circuito.

Um circuito sequencial possui elementos de memria

O estado do circuito corresponde aos valores lgicos
armazenados nesses elementos de memria
Nota:
Num circuito sequencial, como podem existir valores memorizados
internamente, a mesma combinao de valores nas entradas pode
originar valores diferentes nas sadas, em instantes de tempo diferentes.

Circuito sequencial
Entradas

Sadas

Lgica
combinatria
Estado
actual

Prximo
estado
Elementos de
memria

Latches e Flip-flops

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Elementos de memria

Latch ou bscula

Elemento bsico que permite armazenar um bit

de informao (guardar 0 ou 1)

Funcionamento de um latch SR

Flip-flop

Latches

Tal como os latches, tambm servem para

armazenar um bit de informao
Mas neste caso o armazenamento feito de
uma forma sincronizada com transies de um
sinal de referncia
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Latch SR com controlo

Latch D

Latches

Latch SR

Vamos comear por analisar este circuito

R (reset)

QN

S (set)

Sintetizando

1
tempo

Qt+1

Qt

Manter o mesmo estado

Reset (guardar 0)

Set (guardar 1)

No se utiliza *

Nota:
Qt significa estado actual

Esta situao comprova que se trata de um circuito sequencial.

Qt+1 significa estado seguinte

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Latch SR com controlo

Latch SR
Exemplo de evoluo temporal

O latch SR com controlo tem uma varivel adicional C.

S quando essa varivel est activa que se podem fazer
operaes como Set e Reset.

Reset

Set

Smbolo

* Pode conduzir a um estado indefinido

Para a combinao de entradas S=0 e R=0, os valores da sada

so diferentes em instantes de tempo diferentes.

Obs.

Latch SR

??

QN

??
Inicialmente no se
conhece o estado

Impossvel
de prever

QN

S
Portas de
controlo

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Latch SR com controlo

Funcionamento

Smbolo
S
C
R

Qt+1

Qt

Manter o mesmo estado

Qt

Manter o mesmo estado

Reset

Set

No se utiliza

O latch D obtido a partir de um latch SR com controlo,

acrescentando uma negao entre as entradas S e R.
Smbolo:
D
C

S
C
R

D
C

C
0
1
1

D Qt+1
x Qt
0 0
1 1

Q
Circuito equivalente com NANDs
(implementao mais comum)

C
R

Obs.

Latch D

Os latches D so usados como clulas de memria

QN
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Flip-flops

Flip-flops

Geralmente so compostos por 2 latches ligados em srie e lgica

adicional
Permitem sincronizar o armazenamento da informao com as
transies de um sinal de referncia (Sinal de relgio ou Clock)

Funcionamento geral

Circuito sequencial

Flip-flop D

Entradas

Sadas

Lgica
combinatria

Flip-flop JK
Estado
actual

Flip-flops master-slave

Prximo
estado
Flip-flops

Sinal de relgio

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Flip-flop D edge-triggered
D
Clock

D
C

Flip-flop D edge-triggered
Funcionamento
(negative edge-trig.):

Clock
0
1

Um FF do tipo edge-triggered s guarda valores em Q (reage) quando

ocorre uma transio no nvel lgico do sinal de relgio (Clock).
O flip-flop D representado no esquema reage nos instantes em que
Clock varia de 1 para 0 FF D negative edge-triggered.

D
x
x
0
1

Smbolos:

Qt+1
Qt
Qt
0
1

Negative edge-triggered
D

Positive edge-triggered
Nos instantes em que o sinal de relgio vai de
1 para 0, o valor que estiver na entrada D
guardado no flip-flop (passa para Q).

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Flip-flop JK edge-triggered

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Flip-flop JK edge-triggered
Funcionamento (positive edge-triggered)

J
Clock
K

Clk

Qt+1

Qt

Obs.

Manter o mesmo estado

Reset

Set

Qt

Complementar o estado

Smbolos:
Um FF JK edge-triggered pode ser construdo a partir de um FF D.
Possui duas entradas, J e K, que possibilitam mais operaes do
que o FF D.
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Positive
edge-triggered

J
K

Negative
edge-triggered

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Tabelas de funcionamento

Flip-flop JK edge-triggered

Sintetizando...

Exemplo de funcionamento ao longo do tempo (positive edge-triggered)

Flip-flop D

Flip-flop JK

Clock

Qt+1

Qt+1

Qt

Qt

tempo

Set

Reset
Mantem o estado

As tabelas indicam qual ser o prximo estado do FF (quando reagir ao sinal

de relgio) em funo dos valores apresentados nas entradas.

Troca o estado

Mantem o estado

Troca o estado

So importantes para analisar e projectar circuitos sequenciais.

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Diagramas de estado

Entradas assncronas

Flip-flop D

Flip-flop JK

frequente os FFs terem entradas assncronas que

permitem inicializar o estado:

D=0

D=1
0

JK=00,01
0

0

dentro de cada crculo indicam-se os valores de sada

para esse estado

As setas representam as transies de estados

Flip-flops master-slave

Set Inicializa a 1;
Reset ou Clear Inicializa a 0

Estas operaes assncronas so independentes do sinal

de relgio e sobrepem-se s restantes

J
K

Set

Reset

J
K

Clear

a cada transio esto associados valores das entradas

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01,11

Os crculos representam os estados

00,10

JK=10,11

Os flip-flops master-slave so construdos com base em

dois latches SR com controlo
Tal como nos edge-triggered, os valores de Q s se
actualizam em resposta a uma transio do sinal de
relgio
mas h uma diferena fundamental:
Nos FF master-slave, para determinar o prximo estado necessrio ter
em conta alteraes aos valores das entradas durante todo o perodo de
tempo em que o relgio est activo (por exemplo a 1).
Nos FF edge-triggered, para determinar o prximo estado apenas se
consideram os valores das entradas no momento da transio do relgio.

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