Eletrônica Digital I - TE050 24/07/2003

Universidade Federal do Paraná

Setor de Tecnologia
Departamento de Engenharia Elétrica

Eletrônica Digital I – TE050

Circuitos Seqüenciais

Prof. Lúcio Mauro M. Tonon

Circuitos Seqüenciais
• A grande maioria das aplicações dos sistemas digitais requer a
capacidade de memória, isto é, a capacidade de armazenar
informação digital binária.
Dispositivo de memória digital binária
Um dispositivo de memória digital binária, também designado por
célula de memória, deve permitir:
• a operação de escrita, ou seja, armazenar o valor lógico 0 ou 1;
• a operação de leitura do valor previamente armazenado,
mantendo inalterado esse valor até que uma nova operação de
escrita ocorra.

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Circuitos Seqüenciais
• As saídas dependem, não só do estado atual das entradas, mas
também da seqüência de estados aplicada nas entradas.
• São constituídos, além de elementos combinacionais, por células
de memória que armazenam o estado presente do sistema que
define, em conjunto com as entradas, o comportamento futuro
das saídas e do próprio estado do sistema.
• Exemplos: Latches, “flip-flops”, máquinas de estado, contadores,
registros de dados, registros de deslocamento, etc.

Circuitos Seqüenciais Assíncronos e Síncronos

• Circuitos seqüenciais assíncronos
A memória é constituída por um conjunto de células de memória
assíncronas, isto é, que reagem de imediato a qualquer alteração
que se verifique nas entradas.
• Circuitos seqüenciais síncronos
A memória é constituída por um conjunto de células de memória
síncronas, isto é, que reagem de forma sincronizado com um
sinal, designado por sinal de relógio (“Clock”-CLK), que determina
o instante em que se verifica alteração de estado num sistema.

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Células de memória assíncronas

• Neste tipo de células, qualquer alteração de estado nas
entradas provoca, de imediato ( a menos do tempo de
propagação das portas lógicas), alteração no estado das
saídas.
• Flip-Flop RS / “S-R Latch”

Flip-Flop R-S com portas NAND

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Flip-Flop R-S com habilitação (“enable”)

• De acordo com a tabela funcional de um Flip-Flop S-R, as
entradas a 0 não afetam as saídas. Assim sendo, é possível
controlar a sensibilidade do Flip-Flop através de uma entrada
adicional de “enable” (EN).

Flip-Flop tipo D ou “Latch transparente”

• Este tipo de célula de memória assíncrona tem por base um Flip-
Flop R-S, cujas entradas estão ligadas a uma única entrada D.
Quando a entrada de enable está ativa, a saída reflete, de forma
transparente, a informação binária colocada na entrada D.

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Exemplo de aplicação de um Flip-Flop RS

• Um exemplo de aplicação deste circuito é a filtragem do ruído
introduzido pelo comutadores mecânicos.
• Chave sem ruído (debounced switch)

Células de memória síncrona

• As células de memória síncronas reagem de forma sincronizada
com um sinal de relógio (“Clock”-CLK), o qual determina o
instante em que se verifica alteração de estado na saída. A
alteração de estado na saída pode ocorrer na borda de subida do
sinal de relógio ( “Positive edge-triggered”) ou na borda de
descida do sinal de relógio (“Negative edge-triggered”).

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“Flip-flop” D disparado pela borda ascendente

• Quando o sinal de relógio (CLK) está em 0, o FF master está ativo,
colocando na saída QM o valor da entrada D. Neste mesmo
período, o FF slave está inativo e as saídas Q e Q’ mantêm o
mesmo estado anterior. Quando o sinal de relógio transita para o
nível 1, o FF master fica inativo, o valor na saída QM mantém-se e
o FF slave fica ativo, transportando para a saída o valor de QM.
Apenas existe alteração de estado na saída Q imediatamente
após a transição de relógio do valor 0 para o valor 1. Entre duas
bordas consecutivas do sinal de relógio, as eventuais alterações
na entrada D não se refletem na saída Q.

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“Flip-flop” D disparado pela borda descendente

(“Negative edge-triggered D flip-flop”)

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Flip-flop J-K disparado por borda ascendente /

descendente (“Positive/Negative edge-triggered
J-K fli-flop”)

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Flip-Flop J-K
• Do circuito combinacional que alimenta a entrada D, que define
o valor na saída no estado seguinte (QN+1), obtém-se QN+1
=D =J.QN’ + K’.QN.

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Flip-flop T disparado pela borda ascendente /

descendente (“Positive/Negative edge-triggered
T fli-flop”)

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Flip-flop T com entrada de enable

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Tempos de preparação (setup), Manutenção

(Hold) e propagação
• Os fabricantes definem tempos mínimos de modo a garantir a
operacionalidade dos flip-flops de acordo com a respectiva
tabela funcional. Durante um tempo mínimo, designado por
tempo de preparação (“setup time”), antes da borda do sinal de
relógio, os sinais nas entradas devem estar estabilizados. Estes
devem manter-se estáveis durante um tempo mínimo,
designado por tempo de manutenção (“hold time”). O tempo
máximo de propagação é definido a partir do instante em que
ocorre a vertente do sinal de relógio.

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Setup, Hold and propagation time

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Setup, Hold and propagation tim

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Entradas adicionais assíncronas

• Muitos flip-flops têm entradas adicionais assíncronas de modo a
permitir colocar o flip-flop num determinado estado conhecido,
quaisquer que seja o estado das demais entradas. São
normalmente utilizadas na inicialização do estado de um
sistema. A entrada CLEAR ou RESET, coloca, de forma
assíncrona, a saída Q no estado 0. A entrada PRESET ou SET,
coloca, de forma assíncrona, a saída Q no estado 1.

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Flip-Flops disponíveis sob a forma de circuitos

integrados
• 74/XXX279 – Quad Set Reset latch
• Principais funcionalidades:
• - quatro Flip-Flops S’-R’
• - dois dos quatro flip-flops com duas entradas S ativas em zero;
• - saída não complementada (Q).

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74/XXX74 – Dual D-Type Positive Edge-

Triggered Flip-Flop
• - dois flip-flops D (entrada ativa em um);
• - disparado pela borda ascendente do sinal de relógio;
• - entradas assíncronas de SET e CLEAR;

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74/XXX174 – Hex D-Type Positive Edge-

Triggered Flip-Flop
• Principais funcionalidades:
• - seis flip-flops D (entrada ativa a um);
• - disparado pela borda ascendente do sinal de relógio;
• - entrada comum assíncrona de CLEAR (MR’ - ativa a zero);
• - saídas não complementadas (Q0 .. Q5).

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74/XXX76 – Dual J-K-Type Negative Edge-

Triggered Flip-Flop
• Principais funcionalidades:
• - dois flip-flops J-K (entradas ativas em um);
• - disparado pela borda descendente do sinal de relógio;
• - entradas assíncronas de SET e CLEAR;
• - saídas complementada e não complementada (Q, Q’).

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