I.

R ESUMO O projeto necessita que a saı́da seja valor logico alto, sempre
O projeto apresentado no decorrer do texto, visa a que duas ou mais saı́das estiverem ativas, com a especificação
implementação de um circuito logico que resulte em valor de S1 e S4 nunca estarão abertos ao mesmo tempo, então
logı́co alto ao ser aplicado duas entradas com valores logicos, substitui-se no mapa tal especificação, e encontramos.
sua solução foi implementada por meio do software VHDL, e
as suas combinações logicas foram encontradas por meio do
mapa de Karnaugh é por logica digital.
II. E SPECIFICAÇ ÃO
Deseja-se projetar um sistema de controle de maquina de
copias, no qual os interruptores S1, S2, S3 e S4 se encontram
em varios pontos distribuidos pelos quais o papel passa pela
maquina, quando o papel passa por eles os interruptores se
fecham, em vitude da distância entre eles, os interruptores
S1 e S4 nunca estarão fechados simultaneamente, se deseja
projetar um circuito o qual a saı́da X receba nivel logico alto,
sempre que dois ou mais interruptores estiverem fechados.

Da mesma maneira, sempre que O papel passa entre S2 e

S4, precisa necessariamente passar em S3, não sendo valido
o circuito que o leva em consideração.
III. P ROCEDIMENTO
Primeiramente, a partir da especificação abordada para o
experimento, identificamos um método de analise que nos
possibilita uma melhor visualização do problema e conse-
quentemente busca-se uma solução para o problema.
A ferramenta analitica que usamos no caso é o mapa de
Karnaugh, na qual coloca-se as variaveis nas bordas da tabela
(A,B,C,D) e entre as interseções de valores da tabela as saı́das
(S1,...,S15)

É também não se pode ter S1 e S3 fechados, sem que S2

esteja fechado
 IV. I MPLEMENTAÇ ÃO EM VHDL
O nome escolhido ao projeto foi Projeto1PED2, de começo
vem as declarações das portas em VHDL, que foram utilizadas
quatro entradas para os interruptores, um inout que será usado
para modelar o clock, dividindo em tempos em tempos, um
reset de entrada in é uma saı́da.

Apartir das associações consegue-se as relações logicas que

modelam esse comportamento.

Em seguida, a arquitetura, na qual colocamos um compo-

nente que tem o intuito de aumentar o tempo entre os ciclos de
clock, e assim a visualização nos testes terá mais fidelidade.

O componente digiclk, tem as entradas e saı́das demon-

stradas na declaração dos componentes, sua arquitetura é
funcionalidade são.

Associa-se as saı́das duas a duas como boas praticas com

objetivo de se pevinir qualquer harzard ou imperfeição do
sistema.
Sendo a saı́da igual a,
Saı́da= (S3 and [not S1] and S4) or (S3 and [not S1] and
S2) or (S3 and [not S4] and S2) or (S1 and [not S4] and S2).

Na qual, basicamente possuem um sinal count inteiro, é

um sinal B, a medida que forem dando ciclos de clock na
placa, o sinal count vai contando até chegar a 200000000,
que equivalem a 4 segundos, uma vez que o ciclo de clock da
maquina é 50MHz são 50000000 ciclos/segundo, assim após a
contagem, o sinal B se encarrega de mandar a informação para
o clock que terá seu valor logico invertido a cada contagem
de 200000000, é também o sinal count iniciara uma nova
contagem a cada passagem de tal tempo.
No modulo original do circuito, se chama o componente é
manda o sinal da placa para o componente.

A utilização dos componentes mostrada pelo vivado, em

devices é

Com isso, implementamos o circuito encontrado em VHDL,

com o auxilio do clock, para melhor visualização, com o
codigo.

Os resultados, podem ser mostrados com a projeção em RTL

ANALYSIS, IMPLEMENTATION e SINTESIS, mostrando os
esquematicos abaixo.
O RTL ANALYSIS SCHEMATIC resulta a seguinte arquite-
tura.

A SINTESIS SCHEMATIC é mostrada logo abaixo.

A utilização das portas e memorias também pode ser

A IMPLEMENTATION SCHEMATIC. mostrada no dashboard.
 V. R ESULTADOS E DISCUSS ÃO

Para facilitar a visualização pela simulação, colocamos o

projeto em SIMULATION BEHAVIORAL é por meio dele
forçamos um clock o qual verificaremos todas as saı́das para
as entradas, inclusive as proiblidas que receberão valor logico
0, devido a sua não importância ao qual assumimos sendo um
don’t care.
Rodamos a simulação por cerca de 400 ns, e colocamos
devidos clocks para visualização, e os resultados são os
seguintes.

Também pode se simular o codigo em uma mesa de testes.

através da declaração de uma entidade vazia o qual so fun-
cionará como teste, é uma declaração dos componentes que
será setadas em sinais do testbench.

Após o mesmo, buscamos colocar os tempos de cada teste,

verificando cada possibilidade de ocorrência do circuito.
 É assim encontramos os resultados da simulação no test-
bench condizente com a ideia do codigo inicial.

VI. C ONCLUS ÃO

Conclui-se portanto que o codigo condiz com as devidas
especificações, entretanto com alguns ajustes logicos para
poupar os gastos com o codigo é para maximizar os resultados
obtidos sem que houvesse erros foi se usada boas praticas para
inibição de problemas.
VII. R EFER ÊNCIAS
Diagrama de circuitos. Circuitverse, -. Disponıvel em:
https://circuitverse.org/simulator. Acesso em: 16 de dezembro
de 2022.
Mapa de Karnaugh. Wikipedia, -. Disponıvel em:
https://pt.wikipedia.org/wiki/Mapa-de-Karnaugh. Acesso em:
16 de dezembro de 2022.