I.

R ESUMO

Nesse trabalho, vai ser usado conhecimentos previos de

FSM (Finite State Machine) para implementação de uma
aplicação em velocidade de veiculos, por meio disso demon-
strando a implementação e codificação bem como sua logica
implicita.

II. E SPECIFICAÇ ÃO

Deseja-se implementar um sistema de controle de veloci-

dade, um sensor digital verificara a velocidade de modo
Seus estados intermediarios são,
a codificala em niveis logicos mandando diretamente para
unidade de acionamento de potência, quando o veiculo estiver
em velocidade normal o sensor retornara valor logico baixo e
quando estiver com velocidade escedida retornara valor logico
alto, no caso da ocorrência de dois valores logicos altos em
bordas de subida de clock o sinal deve acionar o valor logico
alto para redução da velocidade;

Colocando na tabela de valores logicos, temos.

III. P ROCEDIMENTO

Maquina de Mealy é uma FSM que produz a sua saida de

acordo com o estado aliadao a saida, maquina de Moore é
uma FSM que produz sua saı́da de acordo apenas do estado
estado atual, Para o mesmo escolhemos uma das formas de
implementação, e dessa forma visando o mais agiu, mais
barato e melhor, para nós sera a maquina de Moore.
Por meio de Moore, encontra-se

A sequência de ’a’ segue a seguinte logica.

Igualmente na maquina anterior a*= (b and e) IV. I MPLEMENTAÇ ÃO EM VHDL
A sequência de ’b’ segue

Para implementação em VHDL, uma vez que o objetivo do

VHDL é descrever como hardware deverá funcionar, se faz
inutil que implementemos o codigo decodificado em portas
logixas, necessitamos apenas apresentar a maquina de estados
que tudo será devidamente encaminhado.
Começamos iniciando a entidade, com entrada E, uma saı́da
para a equivalente sinal é um reset para o clock.

b*=(b and e)
E por fim a saı́da
Declaramos os sinais e componentes necessarios, sendo o
único componente um divisor de clock, é auxiliares ao divisor
de clock, os estados da maquina de estados e o CS(Current
state) e NS(Next State) que farão as transições de estados da
maquina de estados.

O divisor de clock, funciona somando varias vezes o sinal

de clock repetidamente até que a quantidade de clocks equiva-
saı́da=(a and b) lentes a um determinado tempo seja atingida, o sinal de clock
Esquematicamente, é original funciona com frequência de 100MHz.
 É então começamos a trabalhar com o comportamento do
codigo originario, começamos atribuindo o componente do
divisor de clock chamado de uu(Uhr Unity) com as portas
necessarias e os processos de transição de estado(CS-NS) e
de parar o programa(reset), que estão mostradas abaixo.
O RTL ANALYSIS SCHEMATIC resulta a seguinte arquite-
tura.

A SINTESIS SCHEMATIC e mostrada logo abaixo.

É por fim o process que configura o comportamento da

maquina de estados. A IMPLEMENTATION SCHEMATIC.
 A utilização dos componentes mostrada pelo vivado, em
devices é
V. R ESULTADOS E DISCUSS ÃO
Para iniciar os testes no testbench, inicia-se criando a
simulation sorce com nome P2tb, e declarando o componente
de teste PROJETO2PED2.

É o comportamento esperado.
 É por fim os testes corroboram as expectativas.

VI. C ONCLUS ÃO

Conclui-se portanto que o codigo adquiriu as devidas e
necessarias implementações, foi-se mostrado como a maquina
de estados funciona internamente é como forma as importantes
funções bem como implementação é com esse metodo se
mostra a sua importância
VII. R EFER ÊNCIAS
MachineDiagram. VisualParagram,.
Disponı́vel em: ¡https://online.visual-
paradigm.com/app/diagrams/diagram:proj=0type=StateMachine
Diagramwidth=11height=8.5unit=inch¿. Acesso em: 22 de
dezembro de 2022.
LogicDiagram. VisualParagram,.
Disponı́vel em: ¡https://online.visual-
paradigm.com/app/diagrams/diagram:proj=0type=LogicDiagram
width=11height=8.5unit=inch¿. Acesso em: 23 de dezembro
de 2022.