TESE

Conversor DC-AC de um s andar para sistemas
fotovoltaicos
Andr Filipe Coelho Pinto
Dissertao para obteno do Grau de Mestre em
Engenharia Electrnica
Jri
Presidente: Prof. Moiss Simes Piedade
Orientador: Prof. Maria Beatriz Mendes Batalha Vieira Vieira Borges
Co-orientador: Eng. Hugo Eduardo dos Santos Ribeiro
Vogal: Prof. Snia Maria Nunes dos Santos Paulo Ferreira Pinto
Outubro 2009
Agradecimentos

Agradeo Prof. Beatriz Borges e ao Eng. Hugo Ribeiro por tudo o que me ensinaram e por
todo o apoio durante este projecto. Agradeo a todos os meus colegas de curso, Andreia
Oto pela compreenso nos momentos difceis, ao Daniel Almeida que me aturou durante este
ltimos meses, e aos restantes, Diogo Carvalho, Bruno Gomes, Lus Mendes, Joo Vicente,
Jos Santos, Jos Boavida, Lus Rosado, Ricardo Cunha, Grisha Tulcidas, e Raul Silva.
Agradeo tambm aos novos amigos que fiz na Alameda, Pedro, Leandro, Marco, Mohamed,
Eng. Hugo Marques, e Eng. Rui, por estarem sempre prontos a ajudar. Agradeo tambm ao
Prof. Moiss Piedade e ao Sr. Pina dos Santos por toda a ajuda durante o curso. Agradeo aos
meus pais, Maria Fernanda Pinto, e Daciano Pinto, e a toda a minha famlia por todo o apoio e
fora que sempre me deram. Por fim, agradeo a disponibilizao dos meios por parte do
Instituto de Telecomunicaes para o teste do conversor, e por parte dos laboratrios do
IST-Taguspark para o fabrico da PCB.

Muito obrigado a todos.
I
II
Resumo

A energia fotovoltaica uma fonte de energia renovvel, que tem ganho relevncia nos ltimos
anos, criando a necessidade de se conceberem conversores electrnicos de potncia para
sistemas fotovoltaicos com maior rendimento. Neste trabalho apresentado um conversor
DC-AC que junta um conversor DC-DC e um inversor numa topologia de um s andar. Este
conversor baseia-se num inversor em ponte completa com tenso de sada a trs nveis, ao
qual so adicionados dois dodos e uma bobine para poder formar um conversor Boost. O
funcionamento deste ltimo est dependente do funcionamento do inversor, sendo controlado
nos zeros da tenso de sada do inversor. O conversor de um s andar tem de funcionar em
equilbrio energtico, tentando igualar as potncias na entrada e na sada. O sistema de
controlo deste conversor baseado num controlo histertico da corrente injectada na rede e da
corrente pedida ao painel fotovoltaico, e num controlador que estabiliza a tenso do
condensador do inversor, de modo a manter o conversor em equilbrio energtico. Foi
efectuado um prottipo do conversor, verificando-se o seu funcionamento.

Palavras-chave:
Conversor Electrnico de Potncia, Sistema Fotovoltaico, Conversor DC-AC de um s Andar,
Inversor em Ponte Completa, Conversor Boost, Controlo Histertico.
III
IV
Abstract

Photovoltaic energy is a renewable energy source, which has gained importance in the last
years, creating the need to design power electronic converters for photovoltaic systems with
higher efficiency. This work presents a DC-AC converter that joins a DC-DC converter and an
inverter in a single-stage topology. This converter is based on a full-bridge inverter with three
level output voltage, where two diodes and one inductor have been added in order to create a
Boost converter. The operation of the latter is dependent of the inverter operation, being
controlled in the zeros of inverter output voltage. The single-stage converter has to operate in
energy balance, trying to match the power input and output. The control system of this converter
is based on a hysteretic control of the grid injected current and current required from the
photovoltaic panel, and on a controller that stabilize the capacitor voltage of the inverter, in
order to keep the energy balance in the converter. It was made a prototype of the converter,
verifying its operation.

Keywords:
Power Electronic Converter, Photovoltaic System, Single-Stage DC-AC converter, Full-Bridge
Inverter, Boost Converter, Hysteretic Control.
V
VI
ndice

Agradecimentos.............................................................................................................................. I
Resumo ........................................................................................................................................ III
Abstract ......................................................................................................................................... V
ndice ........................................................................................................................................... VII
Lista de Abreviaturas .................................................................................................................... XI
Lista de Figuras .......................................................................................................................... XIII
Lista de Tabelas ....................................................................................................................... XVII
Captulo 1 - Introduo .................................................................................................................. 1
1.1 Motivao ............................................................................................................................ 1
1.2 Objectivos ............................................................................................................................ 2
1.3 Organizao da Dissertao ............................................................................................... 2
Captulo 2 - Conceitos Tericos e Topologias de Conversores para Sistemas Fotovoltaicos ..... 3
2.1 Introduo ............................................................................................................................ 3
2.2 Elementos Constituintes de um Sistema Fotovoltaico ........................................................ 3
2.3 Classificao das Topologias .............................................................................................. 4
2.3.1 Nmero de andares ...................................................................................................... 4
2.3.2 Transformador .............................................................................................................. 5
2.3.3 Nmero de nveis da tenso de sada do inversor ...................................................... 5
2.4 Topologias Existentes na Literatura .................................................................................... 6
2.5 Concluses .......................................................................................................................... 8
Captulo 3 - Conversor DC-AC de um s Andar para Sistemas Fotovoltaicos ............................. 9
3.1 Introduo ............................................................................................................................ 9
3.2 Topologia ............................................................................................................................. 9
3.2.1 Inversor ....................................................................................................................... 10
3.2.2 Conversor DC-DC ...................................................................................................... 15
3.2.3 Conversor de um s andar ......................................................................................... 18
VII
3.2.4 Dimensionamento ...................................................................................................... 21
3.3 Sistema de Controlo .......................................................................................................... 24
3.3.1 Sistema de controlo das correntes i
LR
e i
LP
................................................................ 25
3.3.2 Sistema de controlo da tenso v
CF
............................................................................. 29
3.4 Concluses ........................................................................................................................ 43
Captulo 4 - Circuito de Controlo e de Potncia Hardware ...................................................... 45
4.1 Introduo .......................................................................................................................... 45
4.2 Circuito de Controlo ........................................................................................................... 45
4.2.1 Circuito de ataque s portas dos transstores ............................................................ 46
4.2.2 Circuito para efectuar o controlo histertico ............................................................... 47
4.2.3 Circuito para efectuar o controlo de v
CF
..................................................................... 51
4.2.4 Circuito de segurana de v
CF
..................................................................................... 54
4.3 Circuito de Potncia .......................................................................................................... 55
4.4 Concluses ........................................................................................................................ 56
Captulo 5 - Simulao e Resultados Experimentais .................................................................. 57
5.1 Introduo .......................................................................................................................... 57
5.2 Resultados da Simulao .................................................................................................. 57
5.2.1 Tempos mortos entre os sinais das portas dos transstores. .................................... 57
5.2.2 Corrente injectada na rede com a tenso v
CF
estabilizada em 500V ........................ 59
5.2.3 Corrente injectada na rede com C
F
a carregar. ......................................................... 60
5.3 Resultados Experimentais ................................................................................................. 63
5.3.1 Tempos mortos entre os sinais das portas dos transstores. .................................... 63
5.3.2 Corrente injectada na rede apenas com o inversor a funcionar. ............................... 64
F
a carregar. ......................................................... 66
5.3.4 Rendimento do conversor. ......................................................................................... 69
Captulo 6 - Concluses e Trabalho Futuro ................................................................................ 71
6.1 Concluses ........................................................................................................................ 71
6.2 Trabalho Futuro ................................................................................................................. 72
Referncias ................................................................................................................................. 73
Anexo A - Esquema elctrico do circuito de controlo.................................................................. 75
VIII
IX
Anexo B - PCB ............................................................................................................................ 79
Anexo C - Material utilizado e custo ............................................................................................ 81
Anexo D - Dimensionamento de bobines .................................................................................... 83
X
Lista de Abreviaturas

DC Direct current (corrente continua)
AC Alternate current (corrente alternada)
PV Photovoltaics (fotovoltaico)
PCB Printed Circuit Board (placa de circuito impresso)
THD Total Harmonic Distortion (Taxa de distoro harmnica)

XI
XII
Lista de Figuras

Fig. 2.1 Esquema de um sistema fotovoltaico. .......................................................................... 3
Fig. 2.2 Ilustrao da injeco da corrente do conversor DC-AC na rede elctrica. ................. 4
Fig. 2.3 - Sistema fotovoltaico: a) conversor de um s andar, b) conversor de dois andares. ..... 4
Fig. 2.4 Topologias com transformador: a) e b) de alta frequncia, c) frequncia da rede. ... 5
Fig. 2.5 Tenses de sada do conversor DC-AC. (a) Tenso a dois nveis. (b) Tenso a trs
nveis. ............................................................................................................................................ 6
Fig. 2.6 Topologia em ponte completa a dois nveis. ................................................................. 6
Fig. 2.7 Topologia em meia ponte a trs nveis com conversor Boost. ..................................... 7
Fig. 2.8 Topologia de conversor Flyback com conversor DC-AC em ponte. ............................. 7
Fig. 2.9 Topologia Sunny Boy 5000TL. ...................................................................................... 8
Fig. 3.1 Conversor DC-AC de um s andar para sistemas fotovoltaicos................................. 10
Fig. 3.2 Esquema do inversor em ponte completa a vermelho. ............................................... 10
Fig. 3.3 Esquema do circuito no estado s
00
. ............................................................................ 11
Fig. 3.4 Diagramas temporais da tenso de sada do inversor, corrente na bobine e tenso da
rede. ............................................................................................................................................ 12
Fig. 3.5 Esquema do circuito: a) no estado s
10
,b) no estado s
11
. ............................................ 13
01
. ............................................................................ 14
Fig. 3.7 Esquema do conversor Boost a vermelho. ................................................................. 15
Fig. 3.8 Esquema dos dois conversores Boost formados por esta topologia: a) primeiro
conversor Boost, b) segundo conversor Boost. .......................................................................... 16
Fig. 3.9 Esquema do circuito do conversor Boost com T3 ligado. ........................................... 16
Fig. 3.10 Diagramas temporais da tenso e corrente na bobine L
P
do conversor Boost,
quando est a funcionar no modo de conduo contnua. ......................................................... 17
Fig. 3.11 Esquema do circuito do conversor Boost com T3 desligado. ................................... 17
Fig. 3.12 Topologia equivalente topologia em estudo. ......................................................... 19
Fig. 3.13 Formas de onda da tenso no condensador C
F
e da rede elctrica. ... . 21 ......... ..........
Fig. 3.14 Representao de f
Imax
em funo de V
Rede
(3.53). A vermelho para IRcJc < :CF2, e
a azul para IRcJc > :CF2. ......................................................................................................... 23
XIII
Fig. 3.15 Esquema elctrico do sistema de controlo do conversor. ........................................ 25
Fig. 3.16 Controlo histertico de i
LR
. ........................................................................................ 25
Fig. 3.17 Diagrama temporal do valor Q consoante a corrente i
LR
e a sua referncia. ........... 26
LP
. ......................................................................................... 26
Fig. 3.19 Diagrama temporal do valor B consoante a corrente i
LP
e a sua referncia. ............ 27
Fig. 3.20 Controlo para obter o ciclo de onda da tenso da rede. ........................................... 27
Fig. 3.21 Mapas de Karnaugh para as funes de T1 e T2. .................................................... 29
Fig. 3.22 Circuito lgico de controlo dos transstores. ............................................................. 29
Fig. 3.23 Esquema elctrico do sistema de controlo da tenso no condensador C
F. w
........... 30
Fig. 3.24 Diagrama de blocos do sistema. ............................................................................... 31
Fig. 3.25 Diagrama de blocos do sistema com controlador proporcional. ............................... 31
Fig. 3.26 Root locus do sistema em cadeia aberta. ................................................................. 32
Fig. 3.27 Resposta no tempo do sistema com controlador proporcional, k=10. ...................... 32
Fig. 3.28 Resposta no tempo do sistema com controlador proporcional, k=40. ...................... 33
Fig. 3.29 Diagrama de blocos do sistema com controlador proporcional, com a perturbao
de 100 Hz. ................................................................................................................................... 33
Fig. 3.30 Resposta no tempo do sistema com controlador proporcional, k=20 e perturbao
de 100 Hz. ................................................................................................................................... 34
Fig. 3.31 Diagrama de bode do sistema em cadeia aberta com controlador proporcional,
k=20. ............................................................................................................................................ 35
Fig. 3.32 Diagrama de blocos do sistema com controlador proporcional e constante de tempo
..................................................................................................................................................... 35
Fig. 3.33 Root locus do sistema em cadeia aberta, com posicionamento do plo a 8Hz. ...... 36
Fig. 3.34 Resposta no tempo do sistema com controlador proporcional e constante de tempo,
k=2,5. ........................................................................................................................................... 37
k=15. ............................................................................................................................................ 38
Fig. 3.36 Diagrama de blocos de um controlador proporcional integral. ................................. 39
Fig. 3.37 Diagrama de blocos do sistema com controlador proporcional integral e constante
de tempo. ..................................................................................................................................... 39
Fig. 3.38 Root locus do sistema em cadeia aberta, com o zero posicionado em 10 Hz. ........ 40
Fig. 3.39 Root locus do sistema em cadeia aberta, com o zero posicionado em 3,18 Hz. ..... 40
Fig. 3.40 Root locus do sistema em cadeia aberta, com o zero posicionado em 1,6 Hz. ....... 41
XIV
Fig. 3.41 Root locus do sistema em cadeia aberta, com o zero posicionado em 0,8Hz. ........ 41
Fig. 3.42 Resposta no tempo do sistema com controlador proporcional integral e constante de
tempo. .......................................................................................................................................... 42
Fig. 3.43 Diagrama de bode do sistema em cadeia aberta com controlador proporcional
integral e constante de tempo. .................................................................................................... 43
Fig. 4.1 PCB do circuito de controlo. ........................................................................................ 45
Fig. 4.2 Circuito com atraso de tempo para evitar conduo simultnea dos transstores. .... 46
Fig. 4.3 Circuito equivalente para a situao em que V
I
=15 V. ............................................... 46
I
=0 V. ................................................. 47
Fig. 4.5 Circuito para retirar uma amostra da corrente i
LR
. ......................................................... 48
LP
. ...................................................... 48
Fig. 4.7 Circuito para retirar uma amostra da tenso da rede. ................................................ 49
Fig. 4.8 Comparador com histerese no inversor, a) circuito e b) caracterstica. ................... 49
Fig. 4.9 Circuito de condicionamento do sinal de sada dos comparadores. .......................... 50
Fig. 4.10 Circuito para retirar uma amostra da tenso v
CF
....................................................... 51
Fig. 4.11 Circuito do controlador proporcional integral com constante de tempo. ................... 52
Fig. 4.12 Circuito de condicionamento do sinal de sada do controlador. ............................... 53
Fig. 4.13 Circuito para obter a referncia de corrente i
LR
. ....................................................... 54
Fig. 4.14 Circuito de segurana. .............................................................................................. 55
Fig. 4.15 Circuito de potncia. .................................................................................................. 56
Fig. 5.1 Sinais das portas dos transstores: V
oT1
a azul, V
oT3
a vermelho. .............................. 58
oT1
a azul, V
CT1
a verde, V
oT3
a vermelho, e V
cT3
a
roxo. ............................................................................................................................................. 58
Fig. 5.3 Sinal i
LR
a azul, e sinal i
LRref
a vermelho. ..................................................................... 59
Fig. 5.4 Sinal i
LR
a azul, e sinal i
LRref
a vermelho, e sinal v
AB
a roxo. ........................................ 60
Fig. 5.5 Sinal v
CF
a vermelho, e sinal V
CTR
a azul. ................................................................... 61
Fig. 5.6 Sinal i
LR
a azul, sinal i
LRref
Rede
a roxo. ....................................... 62
Fig. 5.7 Sinal v
Painel
a azul, e sinal i
LP
a verde. ......................................................................... 62
oT1
a azul e V
oT3
a vermelho. ............................ 63
oT1
a azul e V
oT3
a vermelho. ........................... 64
Fig. 5.10 Esquema elctrico do circuito para testar o inversor. ............................................... 64
XV
XVI
Fig. 5.11 Sinal i
LR
a azul 500 mA/div, e sinal i
LRref
a vermelho 500 mA/div. ............................. 65
Fig. 5.12 Sinal i
LR
a azul 1 A/div, sinal i
LRref
a vermelho 1 A/div, e sinal v
AB
a roxo 50 V/div. .. 65
Fig. 5.13 Sinal i
LR
a azul 1 A/div, sinal i
LRref
a vermelho 1 A/div, e sinal v
AB
a roxo 50 V/div. .. 66
Fig. 5.14 Esquema elctrico do circuito para testar o conversor. ............................................ 66
Fig. 5.15 Sinal i
LR
a azul 1 A/div, e sinal i
LP
a verde 1 A/div. .................................................... 67
Fig. 5.16 Sinal de tenso na carga a roxo 50 V/div. ................................................................ 68
Fig. 5.17 Sinal i
LR
a azul 1 A/div, e sinal v
CF
a vermelho 100 V/div. ........................................ 68
Fig. 5.18 Grfico do rendimento do conversor em funo da potncia de entrada. ................ 70
Fig. A.1 Circuito de ataque s portas dos transstores. ........................................................... 75
Fig. A.2 Circuito dos comparadores com histerese. ................................................................ 76
Fig. A.3 Circuito do controlador da tenso no condensador e do sistema de segurana. ...... 77
Fig. A.4 Circuito de alimentao e das entradas. .................................................................... 78
Fig. A.5 Circuito de controlo (camada superior). ...................................................................... 79
Fig. A.6 Circuito de controlo (camada inferior). ........................................................................ 80

Lista de Tabelas

Tabela 2.1 Avaliao das cinco topologias de conversores. ..................................................... 8
Tabela 3.1 Estados de funcionamento dos transstores do inversor em ponte completa. ...... 11
Tabela 3.2 Tabela com o dimensionamento da topologia. ...................................................... 24
Tabela 3.3 Nveis lgicos das tenses das portas dos transstores. ....................................... 28
Tabela 3.4 Factor de amortecimento em funo de k. ............................................................ 37
Tabela 3.5 Sobreelevao em funo de k. ............................................................................. 38
Tabela 3.6 Anlise dos parmetros do sistema conforme o posicionamento do zero. ........... 42
Tabela 4.1 - Valores dos parmetros do circuito de ataque s portas dos transstores. ............ 47
Tabela 4.2 Valores dos parmetros para o circuito de controlo histertico. ............................ 51
Tabela 4.3 Valores dos parmetros para o circuito de controlo de v
CF
. .................................. 54
Tabela 4.4 Valores dos parmetros para o circuito de segurana de v
CF
. .............................. 55
Tabela 5.1 Valor da THD da corrente i
LR
e do factor de potncia do conversor. ..................... 69
Tabela 5.2 Resultados dos ensaios para medir o rendimento do conversor. .......................... 69
Tabela A.1 Material utilizado no projecto. ................................................................................ 81

XVII
XVIII
Captulo 1
Introduo

1.1 Motivao
A importncia da energia na vida quotidiana e o aumento do seu consumo, o aumento dos
nveis de poluio, juntamente com a diminuio dos recursos da principal fonte de energia, o
combustvel fssil, tem nos ltimos anos levado a uma orientao para as energias renovveis.
A favor das energias renovveis esto os factos de estas serem inesgotveis na natureza, e
terem um impacto ambiental reduzido, quando comparado com a energia proveniente de
combustveis fosseis. Contudo, existem algumas limitaes, nomeadamente a indisponibilidade
parcial dos recursos, ou seja, por exemplo o vento no constante, a luz solar tem uma
durao limitada e varivel em cada perodo de 24 horas e as ondas do mar tm amplitudes
diferentes.
A energia fotovoltaica uma fonte de energia renovvel, e tem ganho relevncia nos ltimos
anos. A tecnologia fotovoltaica gera uma corrente quando a clula fotovoltaica iluminada por
fotes, contudo esta corrente influenciada pela intensidade luminosa e a temperatura do
ambiente. O rcio preo/rendimento dos sistemas fotovoltaicos actualmente muito elevado,
quando comparado com outras tecnologias de produo de energia elctrica, tendo
rendimentos perto de 6 % [1]. Este valor de rendimento deve-se essencialmente ao rendimento
dos painis fotovoltaicos. Para no diminuir ainda mais o rendimento destes sistemas
necessrio que os conversores que entregam esta energia rede elctrica tenham um elevado
rendimento. Para isso preciso que estes conversores consigam extrair dos painis PV a
mxima potncia, para posteriormente a entregarem rede elctrica.
A tecnologia fotovoltaica fornece uma corrente e uma tenso contnuas, pelo que para ligar
rede elctrica, ou para uso domstico, necessrio um conversor DC-AC, denominado
tambm de inversor, para efectuar a converso das grandezas contnuas para grandezas
alternadas.

1
2
1.2 Objectivos
Pretende-se com esta dissertao desenvolver um controlo para um conversor de um s andar,
que engloba um conversor DC-DC e um conversor DC-AC, para converter energia de um
painel PV para a rede elctrica monofsica. A execuo do trabalho subentende que se analise
o funcionamento do conversor, se efectue a simulao deste com o respectivo controlo, e
posteriormente se desenvolva um prottipo do conversor e do controlo para retirar resultados
experimentais.

1.3 Organizao da Dissertao
Esta dissertao est organizada em seis captulos. O primeiro captulo contm a introduo,
onde se descreve a motivao do trabalho, os objectivos gerais, e a organizao da
dissertao. O segundo captulo descreve conceitos tericos e refere quatro topologias de
conversores para sistemas fotovoltaicos. No terceiro captulo apresenta-se o conversor de um
s andar utilizado no trabalho e efectua-se a sua anlise conducente ao seu dimensionamento.
Neste captulo tambm se explica o controlo que vai ser implementado no conversor proposto.
No quarto captulo apresenta-se o circuito de controlo e o circuito de potncia, e a sua
implementao em hardware. O quinto captulo contm os resultados de simulao e os
resultados obtidos experimentalmente. O sexto e ltimo captulo apresenta as concluses do
trabalho desenvolvido, assim como as perspectivas de trabalho futuro.

Captulo 2
Conceitos Tericos e Topologias de Conversores
para Sistemas Fotovoltaicos.

2.1 Introduo
Neste captulo apresentada uma viso geral sobre conversores para sistemas fotovoltaicos.
Na seco 2.2 so descritos os elementos constituintes de um sistema fotovoltaico. A
classificao das topologias de conversores explicada na seco 2.3. Por fim na seco 2.4
feita uma viso geral sobre quatro topologias de conversores para sistemas fotovoltaicos
existentes na literatura.

2.2 Elementos Constituintes de um Sistema Fotovoltaico
Um sistema fotovoltaico constitudo por um painel fotovoltaico (PV), ou um conjunto de
painis PV, por um conversor DC-AC, denominado tambm de inversor, pelo filtro de sada, e
pela rede elctrica Fig. 2.1.

Fig. 2.1 Esquema de um sistema fotovoltaico.
Na sada do painel colocado um condensador para efectuar o desacoplamento energtico
entre o painel e o inversor. O inversor necessrio para inverter a tenso do painel PV,
convertendo a tenso e corrente continua em grandezas alternadas, para que seja possvel a
sua insero na rede elctrica. Para que o inversor injecte corrente na rede necessrio que a
tenso mdia aos seus terminais seja superior ao valor da tenso da rede elctrica, Fig. 2.2
3
Rede
Tenso
de sada
inversor
L
R
I

Fig. 2.2 Ilustrao da injeco da corrente do conversor DC-AC na rede elctrica.

2.3 Classificao das Topologias
Na literatura existem vrias topologias de conversores para sistemas fotovoltaicos. Estas so
classificadas quanto ao nmero de andares, utilizao, ou no, de transformador, e ao
nmero de nveis da tenso de sada do inversor.

2.3.1 Nmero de andares
As topologias podem ser classificadas quanto ao nmero de andares do conversor. Este pode
ser de um andar Fig. 2.3(a), ou de dois andares Fig. 2.3(b). Se for de dois andares est
implcito a utilizao de um conversor DC-DC e de um inversor. O conversor DC-DC utilizado
em muitas topologias quando se pretende elevar o nvel de tenso que fornecida pelo painel
PV. Este conversor pode ser retirado sempre que no seja necessria esta funo.

Fig. 2.3 - Sistema fotovoltaico: a) conversor de um s andar, b) conversor de dois andares.

4
2.3.2 Transformador
As topologias podem ser classificadas em topologias que utilizam transformador e topologias
sem transformador. As primeiras tm a vantagem de poder amplificar a tenso no secundrio e
possuir isolamento galvnico. Destas topologias, algumas tm transformador inserido no
conversor DC-DC Fig. 2.4 a), outras tm o transformador inserido no inversor Fig. 2.4 b) e
ainda existem topologias que utilizam transformador para fazer a interligao entre o inversor e
a rede elctrica Fig. 2.4 c). Nas duas primeiras topologias utilizado um transformador a
funcionar a alta frequncia. Na terceira topologia utiliza-se o transformador frequncia da
rede (50 Hz), o que faz com que este seja volumoso, caro e tenha mais perdas. Quando o
isolamento galvnico no importante, utilizam-se topologias sem transformador, que
conseguem ter maior rendimento e o seu fabrico torna-se mais econmico.

Fig. 2.4 Topologias com transformador: a) e b) de alta frequncia, c) frequncia da rede.

2.3.3 Nmero de nveis da tenso de sada do inversor
As topologias podem ser classificadas quanto ao nmero de nveis da tenso de sada do
inversor. Esta tenso de sada pode ter apenas dois nveis, Fig. 2.5 a), ou ser uma tenso
multi-nvel, Fig. 2.5 b), quando a tenso de sada tem 3, ou 5, ou 7 nveis. Ao possuir um
maior nmero de nveis a tenso de sada do inversor vai possuir uma distoro harmnica
menor.
5
-:
CF

:
CF

:
t
-:
CF

:
CF

:
t

Fig. 2.5 Tenses de sada do conversor DC-AC. (a) Tenso a dois nveis. (b) Tenso a trs nveis.

2.4 Topologias Existentes na Literatura
A topologia representada na Fig. 2.6 [2], utiliza apenas o inversor em ponte completa, pois a
tenso em C
P
suficientemente elevada para ser possvel injectar corrente na rede. Esta
uma topologia clssica, em que a tenso de sada tem apenas dois nveis. O inconveniente o
facto de ter de utilizar bastantes painis PV para que a tenso do conjunto atinja os 500 V.

Fig. 2.6 Topologia em ponte completa a dois nveis.
A topologia da Fig. 2.7 tem um s andar, inversor em meia ponte a trs nveis [3]. Este tipo de
inversor, com a tenso de sada a trs nveis, tem um valor de distoro harmnica que
metade do valor de distoro harmnica da topologia anterior. As desvantagens deste
conversor so necessitar de mais componentes o que leva a maiores perdas, e a dificuldade de
ter igual valor de tenso nos dois condensadores.
6

Fig. 2.7 Topologia em meia ponte a trs nveis com conversor Boost.
A topologia da Fig. 2.8 tem dois andares, contendo um conversor DC-DC, conversor Flyback, e
um inversor [4]. Esta utiliza um inversor em ponte completa com tenso de sada a trs nveis.
O conversor Flyback utilizado nesta topologia no s para elevar a tenso entrada do
inversor, mas tambm para efectuar o isolamento galvnico. O transformador desta topologia
funciona a alta frequncia.

Fig. 2.8 Topologia de conversor Flyback com conversor DC-AC em ponte.
A topologia da Fig. 2.9, Sunny Boy 5000TL [5], uma topologia que se comercializa. Esta tem
dois andares, o primeiro que inclui trs conversores DC-DC do tipo Boost, cada um para um
vector de painis PV, e no segundo andar tem um inversor em meia ponte com tenso de
sada a dois nveis, que transfere a potncia extrada do trs vectores de painis PV para a
rede elctrica.
7

Fig. 2.9 Topologia Sunny Boy 5000TL.
Na Tabela 2.1 feita uma breve avaliao das topologias atrs referidas, consoante a
classificao de topologias apresentada na seco 2.3, e outras caractersticas.
Tabela 2.1 Avaliao das cinco topologias de conversores.
Fig.
n
Nmero de
andares
Tenso mnima
do(s) PV
Condensador de
desacoplamento
Nmero de nveis
da tenso de sada
do inversor
Isolamento
galvnico
2.6 1 500 V - 2 No
2.7 1 2 x 360 V 2x(640 F a 810 V) 3 No
2.8 2 - 1x(33 F a 400 V) 3 Sim
2.9 2 150 V 2x(1200 F a 375 V) 2 No

2.5 Concluses
Um sistema fotovoltaico constitudo por um, ou mais, painis PV, por um circuito electrnico
de potncia e pela rede elctrica. Neste documento foram apresentadas quatro topologias de
conversores para ligar painis PV rede elctrica. As topologias podem ser divididas
consoante: o nmero de andares, o nmero de nveis da tenso de sada do inversor, e a
utilizao ou no de transformador, podendo este funcionar a alta frequncia ou frequncia
da rede.
8
Captulo 3
Conversor DC-AC de um s Andar para Sistemas
Fotovoltaicos.

3.1 Introduo
Neste captulo apresentada a topologia do conversor que vai ser estudada nesta dissertao,
assim como o controlo que utilizado. Na seco 3.2 apresentada a topologia do conversor e
os seus modos de funcionamento. O sistema de controlo tanto do inversor como do conversor
DC-DC so explicados na seco 3.3.

3.2 Topologia
Esta dissertao baseada numa nova topologia de conversores, para ligao de um vector de
painis PV rede elctrica monofsica, em desenvolvimento pelo grupo Sistemas Energticos
para Telecomunicaes do Instituto de Telecomunicaes - plo de Lisboa. A origem desta
advm de outra topologia desenvolvida pelo mesmo grupo de investigao, que possui num s
andar um conversor Buck-Boost e um inversor [6]. A topologia que se vai estudar contm um
conversor DC-DC do tipo Boost e um inversor em ponte completa a trs nveis, num s andar.
O conversor Boost est inserido no inversor, Fig. 3.1, o que leva a uma diminuio do nmero
de componentes, sendo esta uma vantagem na medida em que diminui o nvel de perdas. Com
esta reduo de perdas consegue-se uma optimizao do rendimento.

9

Fig. 3.1 Conversor DC-AC de um s andar para sistemas fotovoltaicos.
3.2.1 Inversor
A topologia em estudo constituda por um inversor em ponte completa, Fig. 3.2. Este
constitudo pelos transstores T1, T2, T3 e T4, pelo condensador C
F
, pelo filtro que neste caso
apenas a bobine L
R
, e pela rede elctrica monofsica.

Fig. 3.2 Esquema do inversor em ponte completa a vermelho.
As tenses v
A
e v
B
so as tenses no emissor do transstor T2 e T1 respectivamente, e v
AB
a
tenso de sada do inversor. Existem 4 estados possveis de funcionamento para os
transstores, estes esto esquematizados na Tabela 3.1. Nesta topologia o inversor tem a
tenso de sada a trs nveis, ou seja, v
AB
pode assumir os valores 0, :
CP
e -:
CP
.

10
Tabela 3.1 Estados de funcionamento dos transstores do inversor em ponte completa.
T1 T2 T3 T4 v
A
v
B
v
AB

I
LR

Nome do
estado
V
Rede
> 0 V
Rede
< 0
off on on off :
CP
0 :
CP
s
00

on off off on 0 :
CP
-:
CP
s
01

on on off off :
CP
:
CP
0 s
10

off off on on 0 0 0 s
11

3.2.1.1 Tenso da rede positiva
No caso da tenso da rede ser positiva, utilizam-se apenas os estados s
00
, s
10
e s
11
. O estado
s
00
faz com que a tenso de sada do inversor seja :
CP
, e assim, o valor da corrente na bobine
L
R
suba. Por outro lado utiliza-se o estado s
10
, ou s
11
para fazer com que a tenso de sada do
inversor seja nula, e assim, o valor da corre te na bine L
R
desa. n bo
I
Rcdc
> u (3.1)
I
AB
= I
LR
+I
Rcdc

(3.2)

No estado s
00
, Fig. 3.3,
I
AB
= :
CP

(3.3)

00
.
Por (3.2) e (3.3) tem-se:
I
LR
= :
CP
-I
Rcdc

(3.4)

11
i
L
(t) = I
LRncuI
+
1
I
_:
L
Jt
(3.5)

Substituindo (3.4) em (3.5) obtm-se para t
A
< t < t
B
:
i
LR
(t) = I
LR1
+
1
I
R
_(:
CP
-I
Rcdc
)Jt

(3.6)

Como a frequncia de comutao dos transstores (=20 kHz) muito superior frequncia da
rede (50Hz), ento entre t
A
e t
B
a tenso da rede aproximadamente constante, V
Rede
= cte,
pelo que:

i
LR
(t) = I
LR1
+
t
L
R
(:
CP
-I
Rcdc
),
(3.7)

isto significa que entre t
A
e t
B
a corrente i
LR
uma recta com declive positivo, Fig. 3.4, dado que
:
CP
ser sempre superior ao valor da tenso da rede. O declive dado pelo valor da tenso da
rede, pelo valor da tenso no co densador e pelo valor da bobine L
R
. n
:
AB
-:
CF

:
CF

:
RcJc
i
IR
t
A
t
B
t
C

t
t
E
t
F

Fig. 3.4 Diagramas temporais da tenso de sada do inversor, corrente na bobine e tenso da
rede.

No estado s
10
, Fig. 3.5 a), ou no estado s
11
, Fig. 3.5
I
AB
= u
b),
(3.8)

12

a) b)
Fig. 3.5 Esquema do circuito: a) no estado s
10
,b) no estado s
11
.
Por (3.2) e (3.8) tem-se:
I
LR
= -I
Rcdc
(3.9)
B
< t < t :
C
i
LR
(t) = I
LR2
+
1
I
R
_ (-I
Rcdc
)Jt (3.10)
Assumindo a simplificao acima referida, ento entre t
B
e t
C
a tenso da rede
aproximadamente constante, V
Rede
cte, pelo que: =
i
LR
(t) = I
LR2
+
t
L
R
(-I
Rcdc
),
(3.11)
B
e t
C
a corrente i
LR
uma recta com declive negativo, Fig. 3.4. O
declive dado pelo valor da tenso da rede e pelo valor da bobine L
R
.

3.2.1.2 Tenso da rede negativa
No caso da tenso da rede ser negativa, utilizam-se apenas os estados s
01
, s
10
e s
11
. O estado
s
01
faz com que a tenso de sada do inversor seja -:
CP
e assim, o valor da corrente na bobine
L
R
desa. Por outro lado utiliza-se o estado s
10
, ou o estado s
11
para fazer com que a tenso de
sada do inversor seja nula, e assim, o valor da c ne L
R
suba. orrente na bobi
I
Rcdc
< u (3.12)
No estado s
01
, Fig. 3.6,
I
AB
= -:
CP
(3.13)
13

01
.
Por (3.2) e (3.13) tem-se:
I
LR
= -:
CP
-I
Rcdc
(3.14)
D
< t < t :
E
i
LR
(t) = I
LR3
+
1
I
R
_ (-:
CP
-I
Rcdc
)Jt (3.15)
D
e t
E
a tenso da rede
Rede
pe qu = cte, lo e:
i
LR
(t) = I
LR3
+
t
L
R
(-:
CP
-I
Rcdc
),
(3.16)
D
e t
E
a corrente i
LR
uma recta com declive negativo, Fig. 3.4, dado
que :
CP
ser sempre superior ao valor da tenso da rede. O declive dado pelo valor da
tenso da rede, pelo valor da tenso no condensador e pelo valor da bobine L
R
.

No estado s
10
, Fig. 3.5 a), ou no estado s
11
, Fig. 3.5
I
AB
= u
b),
(3.17)
Por (3.2) e (3.17) tm-se:
I
LR
= -I
Rcdc
(3.18)
E
< t : t <
F
i
LR
(t) = I
LR4
+
1
I
R
_(-I
Rcdc
)Jt (3.19)
E
e t
F
a tenso da rede
Rede
= cte, pelo que :
i
LR
(t) = I
LR4
+
t
I
R
(-I
Rcdc
) (3.20)
14
Como a tenso da rede negativa, ento entre t
E
e t
F
a corrente i
LR
uma recta com declive
positivo, Fig. 3.4. O declive dado pelo valor da tenso da rede e pelo valor da bobine L
R
.

3.2.1.3 Factor de ciclo do inversor
Para garantir que a corrente seja injectada na rede de t
A
a t
C
, o valor mdio da tenso v
AB
tem
de ser superior ao valor de tenso na rede, ness po, ou seja: e intervalo de tem
:
AB
=
1
I
_ :
AB
(t)Jt =
t
C
t
A
t
B
-t
A
I
:
CP
+u :
Rcdc
(3.21)
:
Rcdc
(t = I
Rcdc
scn(t)
I = (t -t
A
+
C
-t
B
)
) (3.22)

B
) (t
I
=
t
B
-t
A
I
(3.23)
(3.24)
Sendo a tenso da rede, o perodo da funcionamento do inversor e o factor de ciclo do inversor
dado por (3.22), (3.23) e (3.24) respectivamente, obtm-se:

I

I
Rcdc
:
CP
(3.25)

3.2.2 Conversor DC-DC
A topologia em estudo tem um conversor DC-DC, do tipo Boost, inserido no inversor, de forma
a constituir uma topologia de um s andar, Fig. 3.7. O conversor Boost constitudo pelos
transstores T3 e T4, pelo condensador C
F
, pelos dodos D1, D2, pelos dodos que esto em
anti-paralelo com os transstores T1 e T2, pela bobine L
P
, e pelo painel PV (ou vector de
painis PV).

Fig. 3.7 Esquema do conversor Boost a vermelho.
15
Esta topologia ao utilizar os componentes do inversor permite ter dois conversores Boost,
Fig. 3.8. Ambos tm em comum o painel PV, o condensador C
F
e a bobine L
P
. Relativamente a
um conversor Boost convencional, estes possuem mais dois dodos, D1 e D2. Estes servem
para proteco, impedindo que a corrente do inversor afecte o funcionamento dos conversores
Boost.

Fig. 3.8 Esquema dos dois conversores Boost formados por esta topologia: a) primeiro
conversor Boost, b) segundo conversor Boost.
Assumindo que o conversor opera a um perodo T e que os componentes so ideais, vai
analisar-se o funcionamento do primeiro conversor Boost num perodo de operao, sendo que
para o segundo conversor a analise anloga.

3.2.2.1 Para t
A
< t < t
B

O transstor T3 est ligado, Fig. 3.9.
I
LP
= I
PuncI
(3.26)
PV
L
P

Fig. 3.9 Esquema do circuito do conversor Boost com T3 ligado.
A corrente na bobine do conversor Boost, I
LP
, dada por:
i
LP
(t) = I
LPncuI
+
1
I
P
_:
LP
Jt (3.27)
16
Assumindo que no instante t
A
a corrente tem o valor I
LP1
, e o valor da tenso no painel
constante, ento:
i
LP
(t) = I
LPncuI
+
1
L
P
]I
PuncI
Jt = I
LP1
+
v
Pcincl
L
P
t, (3.28)
isto significa que a corrente i
LP
uma recta com declive positivo que parte do valor inicial I
LP1
,
Fig. 3.10. O declive dado pelo valor d tenso no painel e pelo valor da bobine L
P
. a
:
Poincl
:
IP
t
:
Poincl
-:
CF
i
IP2
i
IP
t
i
IP1
t
A
t
B
t
C

Fig. 3.10 Diagramas temporais da tenso e corrente na bobine L
P
do conversor Boost, quando
est a funcionar no modo de conduo contnua.

3.2.2.2 Para t
B
< t < t
C

O transstor T3 est desligado, Fig. 3.1 1.
I
LP
= I
Poincl
-:
CP
(3.29)

Fig. 3.11 Esquema do circuito do conversor Boost com T3 desligado.
17
Assumindo que no instante t
B
a corrente tem o valor I
LP2
, e os valores das tenses no painel e
no condensador C
F
stante en por so con s, to .27) tem-se:
i
LP
(t) = I
LPncuI
+
1
L
P
(3
](I
PuncI
-:
CP
) Jt = I
LP2
+
v
Pcincl
-
CF

L
P
t, (3.30)
isto significa que a corrente i
LP
uma recta que parte do valor inicial I
LP2
, com declive negativo,
pois o valor da tenso :
CP
superior ao valor da tenso do painel PV, Fig. 3.10. O declive
dado pelo valor da tenso no painel, pelo valor da tenso no condensador C
F
, e pelo valor da
bobine L
P
.

3.2.2.3 Factor de ciclo do conversor Boost
O valor mdio da tenso na bobine L em regime permanente zero:
P
:
LP
= _ I
LP
Jt
t
C
t
A
= _ I
LP
Jt
t
B
+_ I
LP
Jt
t
C
t
B
= u
t
A
t
(3.31)

B
-t
A
=
B
I
t
C
-t
B
= (1 -
B
)I
(3.32)
(3.33)
Por (3.31), (3.32) e (3.33) em-s t e:
I
PuncI

B
I +(I
Poincl
-:
CP
) (1 -
B
)I = u (3.34)
Atravs de (3.34) podemos obter o factor de ra o conversor Boost: ciclo pa
B
=
:
CP

-I
puncI
:
CP
(3.35)

3.2.3 Conversor de um s andar
Do ponto de vista do funcionamento do inversor, o zero da tenso de sada do inversor, v
AB
=0,
pode ser obtido tanto com o estado s
10
como com o s
11
. Do ponto de vista do funcionamento do
conversor Boost estes dois estados so diferentes. A escolha do estado s
11
faz elevar o valor
da corrente na bobine L
P
, enquanto o estado s
10
faz com que o valor desta corrente desa. Este
grau de liberdade permite que no zero da tenso de sada do inversor, seja possvel o controlo
do conversor Boost.

3.2.3.1 Equilbrio energtico
O conversor Boost retira a energia do painel PV e armazena-a no condensador C
F
. O inversor
retira a energia armazenada no condensador e transfere-a para a rede elctrica. Considerando
um rendimento do sistema de 100 %, ento qualquer diferena entre a potncia fornecida pelo
painel, P
PV
, e a potncia entregue rede, P
R
, provoca uma perturbao no valor da tenso em
C
F
. Se o sistema estiver a entregar rede mais potncia do que aquela que est a ser extrada
18
do painel, P
R
>P
PV
, ento o valor da tenso em C
F
vai diminuir. Pelo contrrio, se o sistema
estiver a extrair do painel uma potncia superior quela que est a entregar rede, P
PV
>P
R
,
ento o valor da tenso em C
F
vai aumentar. O valor da tenso no condensador C
F
um
indicador do equilbrio energtico deste conversor, e utilizada no sistema de controlo, para
regular a amplitude da corrente sinusoidal injectada na rede pelo inversor.

3.2.3.2 Formas de onda da corrente e da tenso no condensador C
F

A corrente e a tenso no condensador C
F
vo ser definidas considerando que o conversor
Boost e o inversor so dois blocos independentes, ou seja, enquadram-se numa topologia de
dois andares, Fig. 3.12. Este topologia equivalente topologia de um s andar em estudo,
contudo o raciocnio para definir a corrente e a tenso no condensador C
F
torna-se mais
simples.

Fig. 3.12 Topologia equivalente topologia em estudo.
A tenso da rede dada por (3.22) em que a frequncia da rede 50 Hz. A corrente na bobine
L
R
, i
LR
, tem a componente fundamental a 50Hz, e outras componentes de alta frequncia
devido frequncia de comutao dos transstores do inversor. Considerando apenas a
componente fundamental, a corrente i
R
er r:
L
pode s dada po
i
LR
(t) = I
LR
scn(t) (3.36)
Sendo a potncia instantn a inj a n ed ctr d e ectad a r e el ica ada por:
p
Rcdc
= : i = I I scn
2
(t)
Rcdc LR Rcdc LR
scn
2
(wt) =
1
2
(3.37)
-
1
2
cos(2t) (3.38)
Pela relao trigonomtrica (3.38) pode rescrever- e a xpresso s e
p
Rcdc
= I
Rcdc
I
LR
|
1
2
(3.37) como:
-
1
2
cos(2t) ] (3.39)
Considerando um rendimento de 100 % no inversor, ento a potncia entregue rede ser
igual potncia na entrada do inversor, e assumindo que o condensador C
F
j est carregado
com :
CP
tem-se:
19
i
I
(t) :
CP
= I
Rcdc
I
LR
_
1
2
-
1
2
cos(2t) _ =
=i
I
(t) =
I
Rcdc
I
LR
2 :
CP
|1 -cos(2t) ] (3.40)
Assumindo que o conversor de um s andar est a funcionar de forma a obter um equilbrio
energtico, ou seja, o valor da potncia extrada do painel igual ao valor da potncia entregue
rede, ento o valor mdio da corrente no condensador C
F
zero. Estando o condensador C
F

a contribuir apenas com a componente alternada para a corrente i
I
(t), tem-se:
i
CP
(t) = i
=
I
Rcdc
I
LR
2 :
CP
cos(2t) (3.41)
:
c]
=
1
C
P
_i
CP
(t) Jt =
I
Rcdc
I
LR
4 C
P
:
CP
cos(2t) (3.42)
:
CP
(t) = :
CP
+
I
Rcdc
I
LR
4 C
P
:
CP
cos(2t) (3.43)
:
CP
= 2
I
Rcdc
I
LR
4 C
P
:
CP
(3.44)
Observa-se atravs da Fig. 3.13, que a tenso no condensador oscila em torno do seu valor
mdio, :
CP
, com uma frequncia que o dobro da frequncia da rede. Quando o valor da
corrente injectada na rede baixo, o painel est a fornecer mais energia do que aquela que o
conversor fornece rede, e esse excesso de energia armazenada no condensador C
F
,
fazendo subir o valor da tenso v
CF
. Quando o valor da corrente injectada na rede elevado, o
painel est a fornecer menos energia do que aquela que o conversor fornece rede, e essa
diferena de energia fornecida pelo condensador C
F
, fazendo descer o valor da tenso v
CF
.
20
:
CF

:
CF
i
IR
t
1ums
2ums

Fig. 3.13 Formas de onda da tenso no condensador C
F
e da rede elctrica.

3.2.4 Dimensionamento
No dimensionamento do conversor de um s andar so impostas algumas restries, para ser
possvel o funcionamento simultneo do inversor e do conversor Boost.

3.2.4.1 Definir o valor de u
CF

Analisando este conversor conclui-se que a capacidade de controlar a corrente injectada na
rede, i
LR
, em simultneo com a corrente vinda do painel fotovoltaico, i
LP
, est dependente da
existncia de tempos em que a tenso de sada do inversor nula, v
AB
=0, o que permite
aumentar ou diminuir o valor da corrente i
LP
. Desta forma o funcionamento do conversor Boost
est dependente do funcionamento do inversor, o que faz com que o factor de ciclo do
conversor Boost tenha de ser superior ao factor de ciclo mnimo do inversor, para que o
primeiro possa corrigir durante o tempo em que v
AB
=0 o erro na corrente i
LP
introduzido durante
o tempo que v
AB
0. Atravs das expresses do factor de ciclo do inversor (3.25) e do conversor
Boost (3.35), obtm-se:

:
CP
-I
PuncI
:
CP
>
I
Rcdc
:
CP
(3.45)
Considerando V
R
=2302 V e colocando (3.45) em ordem a :
CP
, encontra-se os valores
mnimos para a tenso no condensa ,
in
dor C
F
:
CP m
, funo da tenso mxima no painel PV: em
:
CP min
= I
Rcdc
+I
PuncI
(3.46)

3.2.4.2 Dimensionamento de C
F

O condensador C
F
dimensionado consoante o ripple de tenso que se pretende, sendo este
obtido atravs de (3.44). Colocando a expresso do ripple em ordem a C
F
, obtm-se:
21
C
P
=
I
Rcdc
I
LR
:
CP
2 :
CP
=
P
Rcdc
:
CP
:
CP
(3.47)

3.2.4.3 Dimensionamento da bobine L
R

O intervalo de variao da frequncia de funcionamento do inversor, f
I
, obtido atravs da
evoluo de i
LR
e o seu respectivo ripple, i
LR
, sendo este ltimo constante. Considerando o
caso em que v
R
positiva, ento de acordo com a Fig. 3.4 obtm-se para v
AB
= :
CP
(3.48) e
v
AB
=0 (3.49).
i
LR
+
=
:
CP
-I
Rcdc
R
I
(t
B
-t
A
) (3.48)
i
R
-
=
-I
Rcdc
L
I
R
(t -t
B
)
C
i
L
= i
+
= -i
LR
-

(3.49)

R LR
I
I
= (t
B
-t
A
) +(t
C
-t
B
) = i
LR
I
R
:
CP
(3.50)

:
CP
I
Rcdc
-I
Rcdc
2
(3.51)
Para V
Rede
=V
Rede fmax
obtm-se T
Imin
:

I
Imn
= i
LR
I
R
:
CP
:
CP
I
Rcdc ]mux
-I
Rcdc ]mux
2

(3.52)

Imux
=
1
I
Imn
=
:
CP
I
Rcdc ]mux
-I
Rcdc ]mux
2
i
LR
I
R
:
CP

(3.53)
De acordo a Fig. 3.14, o valor mximo para a frequncia de funcionamento do inversor, f
Imax
,
obtido para:
I
Rcdc ]mux
= _
:
CP
2
, I
Rcdc
>
:
CP
2
I
R
I
Rcdc
<
:
CP
cdc
,

2
(3.54)

Imux
=
`
1
1
1
1
:
CP
4 i
LR
I
R
, I
Rcdc
>
:
CP
2
:
CP
I
Rcdc
-I
Rcdc
2
:
CP
i
LR
I
R
, I
Rcdc
<
:
CP
2
(3.55)

22
:
CF
Imox
I
RcJc

Fig. 3.14 Representao de f
Imax
em funo de V
Rede
(3.53). A vermelho para F
Rede

u
CF
2
.
O dimensionamento da bobine L
R
definido para um determinado valor de ripple da corrente
i
LR
, assim como para um valor de frequncia xima de funcionam to do inversor. m en
I
R
=
`

1
1
1
1
:
CP
4 i
LR

Imux
, I
Rcdc
>
:
CP
2
:
CP
I
Rcdc
-I
Rcdc
2
:
CP
i
LR

Imux
, I
Rcdc
<
:
CP
2
(3.56)

3.2.4.4 Dimensionamento da bobine L
P

O intervalo de variao da frequncia de funcionamento do conversor Boost, f
B
, obtido
atravs da evoluo de i
LP
e o seu respectivo ripple, i
LP
, sendo este ltimo constante. De
acordo com a Fig. 3.10 obtm-se:
i
LP
+
=
I
PuncI
I
P
(t -t
A
)
B
i
LP
-
=
I
PuncI
-:
CP
(3.57)

I
P
(t -t
B
)
C
i = i
+
= -i
LP
-

(3.58)

LP LP
I
B
= (t
B
-t
A
) +(t
C
-t
B
) = i
LP
I
P
:
CP
(3.59)

:
CP
I
PuncI
-I
PuncI
2
(3.60)
Para V
Painel
=V
Painel max
obtm-se T :
Bmin
I
Bmn
= i
LP
I
P
:
CP

:
CP
I
PuncI mux
-I
PuncI mux
2
(3.61)

Bmox
=
1
I
Bmn
(3.62)
23
O dimensionamento da bobine L
P
definido para um determinado valor de ripple da corrente
i
LP
, assim como para um valor de freq mxim e funcionamento do conversor Boost. uncia a d
I
P
=
:
CP

I
PuncI mox
-I
PuncI mux
2
i
LP

Bmux
:
CP
(3.63)

3.2.4.4 Tabela com dimensionamento do conversor
Na Tabela 3.2 esto representados os valores para os quais se pretende dimensionar este
conversor.
Tabela 3.2 Tabela com o dimensionamento da topologia.
Variveis Valores
Potncia 1 kW
V
Painel
143 V
F
I max
20 kHz
F
B max
10 kHz
I
LR
6,15 A
i
LR
9,75 %
i
LP
7 A
i
LP
10 %
V
CF
500 V
v
CF
2 %
C
F
640 F
L
R
10,4 mH
L
P
14,6 mH

3.3 Sistema de Controlo
O sistema de controlo do conversor essencial, pois este que vai determinar quais os
transstores que devem estar conduo, em cada instante. Este conversor de um s andar
necessita de controlar trs variveis:
Corrente a injectar na rede, i
LR
para atravs desta controlar o valor de potncia que o
conversor est a entregar rede.
Corrente pedida ao painel PV, i
LP
para atravs desta controlar o valor de potncia que o
conversor est a retirar do painel.
Tenso no condensador C
F
, v
CF
para atravs desta conseguir que o conversor esteja a
funcionar de modo a atingir o equilbrio energtico.
24
O esquema elctrico do sistema de controlo utilizado neste conversor est representado na
Fig. 3.15.

Fig. 3.15 Esquema elctrico do sistema de controlo do conversor.

3.3.1 Sistema de controlo das correntes i
LR
e i
LP

O sistema de controlo das correntes i
LR
e i
LP
baseado num controlo histertico [7]. Este tipo
de controlo feito em modo de corrente. Este mtodo consiste essencialmente na comparao
do valor da corrente amostrada com dois nveis de referncia, tomando-se decises quando a
corrente cruza cada um desses dois nveis.

3.3.1.1 Controlo de i
LR

O controlo da corrente i
LR
consiste na comparao desta com uma corrente de referncia, i
LRref
,
atravs de um comparador com uma janela de histerese de valor i
LR
, Fig. 3.16. A forma de
obter a corrente i
LRref
referida no captulo 4.

LR
.
25
Ao sinal proveniente da sada do comparador designado , este um sinal digital e pode
assumir os seguintes valores:
= _
u, i
LR
 i
LRc]
+
i
LR
2
(3.64)
No diagrama temporal da Fig. 3.17, esto representados os sinais de entrada do comparador.
i
IR
= u = 1
i
IR

rc
i
IR
i
IRrc
+
Ai
IR
2

i
IRrc
-
Ai
IR
2

Fig. 3.17 Diagrama temporal do valor Q consoante a corrente i
LR
e a sua referncia.

3.3.1.2 Controlo de i
LP

O controlo da corrente i
LP
consiste na comparao desta com uma corrente de referncia, i
LPref
,
atravs de um comparador com uma janela de histerese de valor i
LP
, Fig. 3.18. A corrente i
LPref

pode ser obtida atravs de um algoritmo de procura do ponto de potncia mxima do painel
PV.
B

Fig. 3.18 Controlo histertico d
LP
. e i
Ao sinal proveniente da sada do comparador designado B, este um sinal digital e pode
assumir os seguintes valores:
B = _
u, i
LP
 i
LPc]
+
i
LP
2
(3.65)

No diagrama temporal da Fig. 3.19, esto representados os sinais de entrada do comparador.
26
i
I

i
Prc
B = u B = 1
i
IP
IP
i
IPrc
+
Ai
IP
2

i
IPrc
+
Ai
IP
2

Fig. 3.19 Diagrama temporal do valor B consoante a corrente i
LP
e a sua referncia.

3.3.1.3 Co rolo dos transstores nt
Os sinais e B servem para controlar quais os transstores que devem estar ligados num
determinado instante. Contudo nesta topologia est inserido um inversor em ponte completa a
trs nveis, sendo necessrio ter outro sinal digital, I, que indica se a tenso da rede est no
meio ciclo positivo ou negativo:
I = _
u, :
Rcdc
 u
(3.66)
Este sinal obtido comparando uma amostra da tenso da rede com zero, Fig. 3.20. Atravs
do controlo desta varivel consegue-se que o conversor tenha um factor de potncia quase
unitrio.
I

Fig. 3.20 Controlo para obter o ciclo de onda da tenso da rede.
Tendo os trs sinais digitais definidos possvel obter os estados dos transstores, assim como
saber o que acontece s correntes i
LR
e i
LP
durante esses mesmos estados. Na Tabela 3.3
esto representados os nveis lgicos das tenses das portas dos transstores para os estados
possveis, consoante os sinais digitais I, e B. No que diz respeito corrente i
LP
existem
alguns estados em que esta no controlada, devido ao funcionamento do conversor Boost
estar dependente do funcionamento do inversor. Estes correspondem a estados em que os
transstores das diagonais esto ligados, s
00
e s
01
. Nesta topologia os dodos de proteco D1
e D2 tm o nodo comum, logo o que tiver menor tenso de ctodo o que entra conduo.
Isto faz com que nesses estados os transstores T3 ou T4 entrem conduo, fazendo
aumentar a corrente i
LP
, independentemente do controlo.

27
Tabela 3.3 Nveis lgicos das tenses das portas dos transstores.
V B Q
Estado das
variveis
Efeito do
T1 T2 T3 T4
i
LP
i
LR

0 0 0
v
R

LP IPrc
-
i
P
< 0
i i
LRc]
+
i
LR
2

1 0 0 1
0 1 0
v
R

LP
< 0
i
LP
> i
LPc]
+
i
2

i
LR
 i
LPc]
+
i
2

i
LR
> i
LRc]
+
i
LR
2

X 1 0 0 1
1 0 0
v
R

LP
LP
> 0
i 0

 i
LRc]
+
i
LR
2

0 0 1 1
1 1 0
v
R

c
LP
> 0
i
LP
> i
IPr
+
i
2

i
LR
 0
i > i
I
+
i
2

i
LR
> i
IRrc
+
i
LR
2

1 1 0 0

As tenses nas portas dos transstores T3 e T4 so o negado das tenses nas portas de T1 e
T2 respectivamente, devido impossibilidade de dois transstores do mesmo brao estarem
em conduo simultnea, ento necessrio apenas definir a funo de duas delas, neste
caso para T1 e T2. Os mapas de Karnaugh destas funes esto representados na Fig. 3.21,
de onde se retira as equaes (3.67) e (3.68).
28
B
I
B
I
I1 I2
u
u u u
u u u
u
1 1 1
1 1 1
1
1
uu u1 11 1u uu u1 11 1u
u
1
u
1

Fig. 3.21 Mapas de Karnaugh ra a funes de T1 e T2. pa s
I1 = B Q +v
B +v
Q
I2 = I B +v Q
(3.67)

+B Q
(3.68)
Com as equaes (3.67) e (3.68) possvel implementar em portas lgicas o circuito de
controlo dos transstores, Fig. 3.22. Para obter as funes de T3 e T4 basta uma porta lgica
not na sada das funes T1 e T2 respectivamente.

Fig. 3.22 Circuito lgico de controlo dos transstores.

3.3.2 Sistema de controlo da tenso v
CF

O controlo da tenso no condensador C
F
, v
CF
, fundamental para obter o equilbrio energtico
do sistema. Contudo apenas se ir controlar o valor mdio da tenso no condensador C
F
, e no
o valor da harmnica de 100 Hz presente nesta tenso. Neste caso considerou-se a tenso
mdia no condensador de 500 V. O circuito de controlo da tenso v
CF
est representado na
Fig. 3.23.
29

Fig. 3.23 Esquema elctrico do sistema de controlo da tenso no condensador C
F. w

De acordo com a Fig. 3.23, a equao o sistema vem dada por: d
:
CP
(t) =
1
C
P
_i
CP
Jt =
1
C
P
_(I
B
-i
I
)ut (3.69)
Aplicando a transformada de Laplace a (3.69) b o tm-se:
I
CP
(s) =
I
B
(s) -I
I
(s)
s
P
C
(3.70)
I
I
=
I
Rcdc
I
LR
2 I
CP
(3.71)
Para que exista equilbrio energtico a amplitude da corrente i
LR
tem de ser igual amplitude
do sinal v
CTR
, portanto tem-se:
I
I
=
I
Rcdc
I
C1R
2 I
CP
= u.S2S I
C1R
(3.72)

O diagrama de blocos do sistema de controlo Fig. 3.24 tem a referncia V
CFref
(s) com sinal
negativo e a realimentao com sinal positivo, para que o sistema possua realimentao
negativa.
30
1
s C
F

Fig. 3.24 Diagrama de blocos do sistema.

3.3.2.1 Controlador proporcional
Ao adicionar ao diagrama de blocos do controlador um bloco com ganho k obtm-se o
diagrama de blocos de um controlador proporcional Fig. 3.25.
1
s C
F

Fig. 3.25 Diagrama de blocos do sistema com controlador proporcional.
Para analisar a estabilidade do sistema no se considerou a perturbao I
B
(s), obtendo-se a
equao de transferncia em cadeia fechada:

I
CP
(s)
I
CPc]
(s)
=
k u,S2SC
P
s +u,u1 k u,S2SC
P
(3.73)
Com a funo de transferncia do sistema em cadeia aberta (3.74), pode utilizar-se o root locus
para determinar o valor de k, Fig. 3.26. Podemos concluir que o sistema sempre estvel para
um valor de k>0.

t
cu
(s) =
k u,S2S u.u1C
P
s

(3.74)
31

Fig. 3.26 Root locus do sistema em cadeia aberta.
De seguida analisa-se a resposta no tempo do sistema em cadeia fechada, com a introduo
da perturbao I
B
(s) para diferentes valores de k. I
B
(s) um escalo de com valor inicial 2 A e
valor final 0,5 A. Pelas Fig. 3.27 e Fig. 3.28 conclui-se que com o aumento de k o erro em
regime estacionrio na tenso v
CF
diminui. A perturbao introduzida pela corrente I
B
, faz com
que o erro em regime permanente na tenso v
CF
tambm diminua.

Fig. 3.27 Resposta no tempo do sistema com controlador proporcional, k=10.
32

Fig. 3.28 Resposta no tempo do sistema com controlador proporcional, k=40.
Na Fig. 3.29 analisa-se o sistema com a introduo da perturbao A(s), que corresponde
componente alternada de 100 Hz na corrente i
I
(3.40). Esta componente vai reflectir-se na
tenso v
CF
, fazendo com que v
CTR
possua tambm uma componente a 100 Hz, Fig. 3.30. Como
i
LR
proporcional a v
CTR
, ento a corrente a ser injectada na rede vai possuir uma distoro
harmnica maior produzida por esta componente alternada. Este facto faz com que o uso de
um controlador apenas proporcional no seja aconselhado.

1
s C
F

Fig. 3.29 Diagrama de blocos do sistema com controlador proporcional, com a perturbao de
100 Hz.
33

Fig. 3.30 Resposta no tempo do sistema com controlador proporcional, k=20 e perturbao de
100 Hz.

3.3.2.2 Controlador proporcional com constante de tempo
Para resolver o problema da componente alternada de 100 Hz na tenso v
CTR
necessrio que
o controlador tenha um ganho baixo a 100 Hz e elevado a baixa frequncia. O diagrama de
bode do sistema em cadeia aberta com controlador proporcional, para k=20, est representado
na Fig. 3.31. Pelo diagrama de bode conclui-se que para obter um ganho de -40 dB a 100 Hz
teria de se posicionar um plo quase duas dcadas antes. Contudo, quanto mais baixa for a
frequncia desse plo, mais lenta vai ser a resposta no tempo do sistema. De forma a se obter
uma relao de compromisso, vai posicionar-se a frequncia deste plo a 8 Hz e redimensionar
o ganho k para se conseguir a atenuao pretendida a 100 Hz.
34

Fig. 3.31 Diagrama de bode do sistema em cadeia aberta com controlador proporcional, k=20.
O diagrama de blocos do sistema com o controlador proporcional e a constante de tempo est
representado na Fig. 3.32.
p
s +p

Fig. 3.32 Diagrama de blocos do sistema com controlador proporcional e constante de tempo
No se considerando as perturbaes I
B
(s) e A(s), obtm-se a equao de transferncia em
cadeia fechada:

I
CP
(s)
I
CPc]
(s)
=
k u,S2S
p
C
P
s
2
+s p +u,u1 k u,S2S
p
C
P
(3.75)
Para analisar a estabilidade do sistema determina-se a funo de transferncia do sistema em
cadeia aberta (3.76). Com esta equao, pode utilizar-se o root locus para determinar o valor
de k, Fig. 3.33. Conclui-se que o sistema sempre estvel para um valor de k>0, pois o valor
de p positivo.
35

t
cu
(s) =
u,u1 k u,S2S
p
C
P
s
2
+s p

(3.76)

Fig. 3.33 Root locus do sistema em cadeia aberta, com posicionamento do plo a 8 Hz.
Analisando o polinmio caracterstico da funo de transferncia em cadeia fechada, e
igualando-o ao polin m e io de um sistema de 2 ord m obtm-se:
s
2
+s p +u,u1 k u,S2S
p
C
P
= s
2
+s 2
n
+
n
2

(3.77)

n
= _
u,u1 k u,S2S p
C
P

(3.78)

=
1
2 p
_
C
P
u,u1 k u,S2S p
= _
p C
P
4 u,u1 k u,S2S

(3.79)
De forma a obter um ganho de -40 dB frequncia de 100 Hz necessrio definir o valor de k
e da constante de tempo, sendo estes obtidos atravs do diagrama de Bode do sistema em
cadeia aberta. O ganho do sistem ve a em cadeia aberta m dado por:
|t
cu
(])| =
u,u1 k u,S2S
p
C
P
|(])
2
+] p|
=
u,u1 k u,S2S
p
C
P

2
+(p)
2

(3.80)
Escrevendo (3.80) em ordem a k, obtm-se:
k =
|

t
co
(]2n)| (2n) (2n)
2
+(p)
2
u,u1 u,S2S
p
C
P

(3.81)
Com =100Hz e |t
cu
(]2n 1uu)| < u,u1 apresenta-se na Tabela 3.4 a variao do factor de
amortecimento, , em funo de k, para o plo frequncia de 8 Hz.

36
Tabela 3.4 Factor de amortecimento em funo de k.
k
Ganho a 100Hz
[dB]

2,5 -55,80 0,99
5 -49,78 0,70
7,5 -46,26 0,57
10 -43,76 0,50
12,5 -41,82 0,44
15 -40,24 0,41

De seguida analisa-se a resposta no tempo do sistema em cadeia fechada, com a introduo
das perturbaes para diferentes valores de k, Fig. 3.34 e Fig. 3.35.

k=2,5.
Analisando o efeito da perturbao A(s) na corrente i
I
, verifica-se que esta foi bastante
atenuada na tenso de v
CTR
, relativamente ao sistema com controlador proporcional. Conclui-
se tambm que com o aumento de k o erro em regime estacionrio diminui, assim como a
resposta no tempo se torna mais rpida. Contudo o aumento deste faz diminuir o valor do
coeficiente de amortecimento, o que provoca uma sobreelevao na resposta no tempo de v
CF
.
37

k=15.
A sobreelevao dada por:

S|%] = 1uu
:
CP mux
-:
CP ]nuI
:
CP ]nuI
= 1uuc
-
{n
1-{
2

(3.82)
Para k=15 a sobreelevao quase atinge os 25 % da tenso do condensador C
F,
Tabela 3.5.
Uma sobreelevao muito elevada indesejvel, pois o valor da tenso no pico de
sobreelevao pode ultrapassar os limites de tenso que o condenador aguenta. De forma
obter uma relao de compromisso entre k e a sobreelevao, optou-se por valores de k entre
os 7,5 e os 10.
Tabela 3.5 Sobreelevao em funo de k.
k
Sobreelevao
[%]
2,5 0,99 3,39E-12
5 0,70 4,46
7,5 0,57 11,03
10 0,50 16,50
12,5 0,44 20,99
15 0,41 24,75

38
3.3.2.3 Controlador proporcional integral com constante de tempo
A escolha de um valor de k pequeno conduz a um erro em regime estacionrio maior. Para
resolver este problema introduziu-se uma componente integradora no sistema. A utilizao de
um controlador integral insere no sistema um plo na origem, o que faz com que o erro em
regime estacionrio seja nulo [8]. O diagrama de blocos do controlador proporcional integral
est representado na Fig. 3.36, e o diagrama de blocos do sistema com controlador
proporcional integral e constante de tempo est representado na Fig. 3.37.
ki
s

s +
ki
k
s

Fig. 3.36 Diagrama de blocos de um controlador proporcional integral.
s +z
s

p
s +p

1
s C
F

Fig. 3.37 Diagrama de blocos do sistema com controlador proporcional integral e constante de
tempo.
No se considerando as perturbaes I
B
(s) e A(s), obtm-se a equao de transferncia em
cadeia fechada:

I
CP
(s)
I
CPc]
(s)
=
(s +Z) k u,S2S
p
C
P
s
3
+s
2
p +(s +Z) u,u1 k u,S2S
p
C
P
(3.83)
Com a funo de transferncia do sistema em cadeia aberta (3.84) e o desenho do root locus,
feita uma anlise para saber onde se sici . deve po onar o zero

t
cu
(s) =
(s +Z) u,u1 k u,S2S
p
C
P
s
3
+s
2
p

(3.84)
Existem vrias posies possveis para colocar o zero, sendo certo que este tem de estar a
uma frequncia mais baixa que o plo da constante de tempo, caso contrrio tornaria o sistema
instvel, Fig. 3.38. Ao analisar a influncia do posicionamento do zero no root locus do sistema
em cadeia aberta, podemos concluir que para um zero posicionado a uma frequncia da ordem
dos 3 Hz, Fig. 3.39, o sistema apresenta plos complexos conjugados com um factor de
amortecimento baixo, o que faz com que o sistema possua uma sobreelevao elevada. Se o
posicionamento do zero for para uma frequncia perto de 1 Hz, Fig. 3.40 e Fig. 3.41, ento os
39
plos complexos conjugados tm um factor de amortecimento mais elevado, provocando uma
sobreelevao menor na resposta do sistema no tempo.

Fig. 3.38 Root locus do sistema em cadeia aberta, com o zero posicionado em 10 Hz.

Fig. 3.39 Root locus do sistema em cadeia aberta, com o zero posicionado em 3,18 Hz.
40


Em conformidade, efectuou-se simulaes da resposta do sistema no tempo para vrias
posies do zero, e para cada uma observou-se a sobreelevao e o tempo de
estabelecimento, Tabela 3.6. Para o dimensionamento final do controlador tem de existir uma
relao de compromisso entre sobreelevao e o tempo que o sistema demora a responder.
Em termos de sobreelevao, esta menor para frequncias do zero abaixo dos 1 Hz, e em
termos de tempo de estabelecimento a 2 %, este menor para frequncias do zero acima dos
1Hz.

41
Tabela 3.6 Anlise dos parmetros do sistema conforme o posicionamento do zero.
Frequncia do
zero
Ganho k Sobreelevao
Tempo de estabelecimento a
2%
0,64 Hz
7 34 %
0,7 s
10 36 %
0,80 Hz
7 36 %
0,6 s
10 38 %
0,95 Hz
7 39 %
0,5 s
10 40 %
1,11 Hz
7 41 %
0,4s
10 42 %
1,27 Hz
7 43 %
0,4 s
10 44 %
1,43 Hz 10 47 % 0,3 s

Por ltimo verifica-se a resposta no tempo do sistema em cadeia fechada, com a introduo
das perturbaes, Fig. 3.42, e o diagrama de bode do sistema em cadeia aberta, Fig. 3.43,
para o zero posicionado a 1,11 Hz e k=10.

Fig. 3.42 Resposta no tempo do sistema com controlador proporcional integral e constante de
tempo.
42

Fig. 3.43 Diagrama de bode do sistema em cadeia aberta com controlador proporcional integral e
constante de tempo.

3.4 Concluses
O conversor em estudo engloba um conversor Boost e um inversor numa topologia de um s
andar. O funcionamento do conversor Boost est dependente do funcionamento do inversor,
sendo este controlado nos intervalos em que a tenso de sada do inversor se anula. O
funcionamento deste conversor s possvel se este estiver em equilbrio energtico, para isso
necessrio que a potncia extrada do painel seja fornecida rede elctrica. O sistema de
controlo deste conversor baseado num controlo histertico da corrente injectada na rede e da
corrente pedida ao painel PV, e num controlo da tenso do condensador C
F
a partir de um
proporcional integral com constante de tempo.
43
44
Captulo 4
Circuito de Controlo e de Potncia Hardware.

4.1 Introduo
Neste captulo so apresentados o circuito de controlo e o circuito de potncia para o conversor
em estudo. Na seco 4.2 explicado o circuito de controlo, que constitudo pelo circuito de
ataque s portas dos transstores, pelo circuito de controlo histertico, pelo circuito de controlo
da tenso no condensador C
F
, e pelo circuito de segurana da tenso no condensador C
F
. Por
fim, na seco 4.3 apresentado o circuito de potncia, onde se encontra o conversor de um
s andar.

4.2 Circuito de Controlo
O circuito de controlo para o conversor de um s andar foi implementado a nvel analgico,
utilizando componentes discretos. Na Fig. 4.1 encontra-se a PCB do circuito de controlo feita
para este trabalho. O layout da PCB do circuito de controlo encontra-se no Anexo B.

Fig. 4.1 PCB do circuito de controlo.
45
4.2.1 Circuito de ataque s portas dos transstores
Os transstores pertencentes ao mesmo brao do inversor no podem estar em conduo
simultaneamente, pois isso causa um curto-circuito aos terminais do condensador C
F
. No
captulo 3 foi apresentado o circuito lgico de ataque s portas dos transstores que evitaria a
conduo simultnea dos transstores do mesmo brao, Fig. 3.22. Contudo os transstores tm
um tempo de passagem ao corte e conduo, e o circuito lgico provocaria transies
instantneas nestas transies, que seriam indesejadas. Para resolver este problema
adicionado sada do circuito lgico um circuito com uma constante de tempo RC e um diodo,
Fig. 4.2. O circuito lgico alimentado entre 0 e 15V.

Fig. 4.2 Circuito com atraso de tempo para evitar conduo simultnea dos transstores.
Se num determinado instante de tempo a sada de T1 passar de 0 a 15 V, o diodo D1 est ao
corte e obtm-se o circuito equivalente representado na Fig. 4.3, em que a resistncia R e o
condensador C introduzem uma constante de tempo no circuito. Atravs dessa constante de
tempo consegue-se um atraso que evita que o transstor T1 entre conduo antes de T3
entrar ao corte.

:
I
= i
R
R +:
C
=
J:
C
Jt
R C +:
C

(4.1)

:
C
= :
I
-:
I
c
-
t
RC
= 1S -1S c
-
t
RC

(4.2)

I
=15V.
46
Definindo um tempo morto de 1500 ns entre 0 e 7,5 V, sendo este superior ao tempo
necessrio para o transstor entrar ao corte, obtm-se:

:
C
(1Suux1u
-9
) S -1S c
-
1500x10
-9
RC
= 7,S = 1 =

=R C =
1Suux1u
-9
ln2
= 2,16x1u
-6
s
(4.3)
O buffer, que se encontra na sada do circuito, faz com que valores de tenses em v
C
abaixo
dos 7,5 V sejam zero na tenso da porta do transstor, e valores de tenses acima deste sejam
15 V na tenso da porta do transstor.
No mesmo instante de tempo T3 passa de 15 a 0 V, obtendo-se o circuito equivalente
representado na Fig. 4.4, onde o diodo D3 entra conduo. Como este tem uma resistncia
de conduo inferior ao valor de R, faz com que a constante de tempo seja muito inferior a RC
e o condensador descarregue rapidamente. O buffer, que se encontra na sada do circuito, tem
a mesma funo do buffer referido acima.

I
=0V.
Com os parmetros da Tabela 4.1 consegue-se que o sinal, para o transstor T3 entrar ao
corte, acontea 1500 ns antes do sinal para o transstor T1 entrar conduo. O esquema
elctrico deste circuito encontra-se na Fig. A.1 no Anexo A.
Tabela 4.1 - Valores dos parmetros do circuito de ataque s portas dos transstores.
Variveis Valores
R 22 k
C 100 pF

4.2.2 Circuito para efectuar o controlo histertico
O conversor de um s andar em estudo utiliza um controlo histertico para as correntes i
LR
e
i
LP
. Nesta seco vai explicar-se como constitudo este circuito.

47
4.2.2.1 Amostras dos sinais de tenso e de corrente
Para se retirar uma amostra das correntes, recorre-se a um transdutor de corrente que utiliza
efeito de hall LA55-P. Para obter uma amostra da corrente i
LR
necessrio pass-la pelo
primrio do transdutor, obtendo sada do secundrio uma corrente proporcional a i
LR
. A
relao de proporcionalidade depende d nmero d iras do primrio, e dada por: o e esp
i
LR
i
Sccundo
=
1uuu
n cspiros
(4.4)
Para obter uma tenso com proporcionalidade de 1:1 em relao corrente i
LR
, foi utilizado o
circuito da Fig. 4.5, em que o primrio tem 10 espiras.
:
1
= i
Sccundo
R1 =
i
LR
n cspiros
1uuu

R1 = 1 i
LR

(4.5)

LR
.
A amostra da corrente i
LP
feita de forma semelhante Fig. 4.6, sendo que o primrio tem 3
espiras.

:
2
= i
Sccundo
R2 =
i
LP
n cspiros
1uuu
R2 = 1 i
LP

(4.6)

LP
.
Para retirar o sinal de tenso da rede foi utilizado um transformador com a relao do nmero
de espiras de 1:0,07, o que faz reduzir a tenso de 2302 V no primrio para 22,77 V no
secundrio. Como o comparador alimentado entre -15 V e 15 V foi necessrio ter um divisor
resistivo para reduzir a tenso do secundrio do transformador, Fig. 4.7.
:S =
R4
RS +R4
u,u7 :
Rcdc
(4.7)
Os valores de R3 e R4 so obtidos de forma a obter uma tenso mxima de 10 V.
48

Fig. 4.7 Circuito para retirar uma amostra da tenso da rede.

4.2.2.2 Comparadores
O comparador de histerese [9] um comparador em que o estado actual depende no s do
valor da entrada actual, mas tambm dos valores anteriores. O comparador com histerese no
inversor resulta da montagem inversora e est representado na Fig. 4.8 a). Aplicando o
teorema da sobreposio ao circuito, obtm-se:
:
X
=
R6
RS +R6
:
I
+
RS
RS +R6
:
0
(4.8)
No caso em que v
X
> V
ref
tem-se:
:
0
= I
SA1
+
= :
I
> -
RS
R6
I
SA1
+
+_1 +
RS
R6
] I
c]
(4.9)
No caso em que v
X
< V
ref
tem-se:
:
0
= I
SA1
-
= :
I
< -
RS
R6
I
SA1
-
+_1 +
RS
R6
] I
c]
(4.10)
Daqui resulta a caracterstica de transferncia representada na Fig. 4.8 b). Tendo o valor da
janela de histerese para cada uma das correntes, Tabela 3.2, apenas falta dimensionar o valor
das resistncias R5 e R6 para cada comparador.

I
rc
_1 +
RS
R6
] -
RS
R6
I
SAI
+
-
RS
R6
I
SAI
-
I
SAI
+

I
SAI
-

V
O
V
I

a) b)
Fig. 4.8 Comparador com histerese no inversor, a) circuito e b) caracterstica.
49
Como se obteve um sinal de tenso sada do sensor de corrente proporcional 1:1 com as
correntes, ento:

: = 2
RS
R6
I
SA1
+

(4.11)
So utilizados dois circuitos como o da Fig. 4.8 a), um para cada um dos sinais v1 e v2. A
referncia para o comparador da corrente i
LR
obtida atravs do controlo do condensador C
F

que vai ser explicado na seco 4.2.3.4. A referncia para o comparador da corrente i
LP

definida pelo utilizador, sendo obtida atravs de um potencimetro. No caso de se possuir um
algoritmo de procura do ponto de potncia mxima, a tenso de referncia controlada por
este.
Para obter o sinal I (sinal de entrada do circuito lgico) utiliza-se uma montagem como a da
Fig. 3.20, onde o sinal da rede comparado com 0V, sendo k dado pela relao do nmero de
espiras do transformador e pelo divisor resistivo, Fig. 4.7.

4.2.2.3 Condicionamento do sinal de sada dos comparadores
Os sinais sada dos comparadores, tem uma tenso de 15 e -15V, contudo o circuito lgico
ao qual estes sinais vo ligar, alimentado entre 0V e 15V. O circuito para condicionamento
destes sinais est representado na Fig. 4.9.

Fig. 4.9 Circuito de condicionamento do sinal de sada dos comparadores.
Quando o sinal em V
O
tem 15V o diodo e ra ao e obtm-se: nt corte,
I
Igcu
= 1SI
Quando o sinal V
O
tem -15V o diodo ent co e obtm-se: ra nduo,
I
Igcu
= u -I
,
caindo na resistncia R7 a restante tenso.
O esquema elctrico do circuito que efectua o controlo histertico encontra-se na Fig. A.2 no
Anexo A, e o dimensionamento dos parmetros na Tabela 4.2.

50
Tabela 4.2 Valores dos parmetros para o circuito de controlo histertico.
Varivel Valor
R1 100
R2 330
R3 1 k
R4 750
R5 de i
LR
1 k
R6 de i
LR
50 k
R5 de i
LP
1,2 k
R6 de i
LP
51 k
R7 1 k

4.2.3 Circuito para efectuar o controlo de v
CF

O circuito de controlo para a tenso do condensador C
F
fundamental para garantir o equilbrio
energtico do conversor de um s andar. O circuito de controlo da tenso v
CF
est
representado na Fig. 3.23, e ser explicado detalhadamente nesta seco.

4.2.3.1 Amostra do sinal de tenso no condensador C
F

Para retirar uma amostra da tenso v
CF
, recorre-se a um transdutor de tenso que utiliza efeito
de hall LV25-P. A amostra da tenso v
CF
obtida atravs do circuito da Fig. 4.10. A
resistncia R1 dimensionada de forma a obter uma corrente entrada do transdutor de
10 mA (corrente mxima recomendada pelo fabricante) para um valor de tenso no
condensador C
F
de 1000 V. Sendo a relao entre a corrente de entrada e a de sada do
transdutor de 1:2,5, obtm-se sua sada 25 mA de corrente. Para ter em v4 uma tenso
proporcional tenso no condensador C
F
, com constante de proporcionalidade 1:0,01,
necessrio dimensionar R2 de acordo com:

:
4
= :
CP

1
1uu
=:
4
= :
CP

R2 2,S
R1

(4.12)

Fig. 4.10 Circuito para retirar uma amostra da tenso v
CF
.
51

4.2.3.2 Controlador proporcional integral com constante de tempo
Para efectuar o controlo da tenso no condensador C
F
necessrio ter um controlador
proporcional integral com constante de tempo, como foi explicado no captulo 3. O controlador
est representado na Fig. 4.11.

Fig. 4.11 Circuito do controlador proporcional integral com constante de tempo.
Aplicando o teorema da sobreposio tem-se:

E(s)
I
]
(s)
CP c
= -
R4 +
1
s C1
RS
= -
R4
RS
s +
1
C1 R4
s

(4.13)

E(s)
I
4
(s)
= 1 +
R4 +
1
s C1
RS
= 1 +
R4
RS
s +
1
C1 R4
s

(4.14)

E(s) =
R4
RS
s +
1
C1 R4
s
[I
4
(s) -I
CP c]
(s) +I
4
(s)
(4.15)
Por (4.15) conclui-se que este circuito no uma montagem diferena ideal, contudo como o
sistema estvel e tem realimentao negativa, o erro da tenso de v
CF
vai tender para zero.

c = i
R3
RS +:
C1R
= C2
J:
C1R
Jt
RS +:
C1R

(4.16)
Utilizando a transformada de Laplace tem-se:

I
C1R
(s)
E(s)
=
1
RS C2
s +
1
RS C2
(4.17)
Atravs do diagrama de blocos do sistema, Fig. 3.37, obtm-se:

R4
RS
s +
1
C1 R4
s
= k
s +z
s

(4.18)

1
RS C2
s +
1
RS C2
=
p
s +p
(4.19)
52
4.2.3.3 Condicionamento do sinal v
CTR

Atravs do estudo feito para o dimensionamento do controlador, no captulo 3, verifica-se que a
tenso v
CTR
negativa no intervalo de tempo em que o condensador C
F
est a carregar. Se a
tenso v
CTR
for negativa ento a corrente injectada na rede vem com uma desfasagem de 0
em relao tenso da rede, o que queria dizer que estaramos a consumir energia e no a
fornece-la. Para evitar este problema utiliza-se, a seguir ao controlador, o circuito da Fig. 4.12.

Fig. 4.12 Circuito de condicionamento do sinal de sada do controlador.
Quando o sinal em v
CTR
tem -15 V, o dodo D1 entra conduo e o dodo D2 entra ao corte,
obtendo-se:
:
5
= u (4.20)
Quando o sinal em v
CTR
tem 15 V, o dodo D1 entra ao corte e o dodo D2 entra conduo,
obtendo-se:
:
5
= I
2
-
R7
R6 +R7
:
C1R
(4.21)
O valor de R6 dimensionado para ser inferior ao de R7, para o valor de v
5
ser mais prximo
de 15 V. De forma a poupar componentes, suprime-se a resistncia R6 e utiliza-se a
resistncia R5, utilizada na constante de tempo do controlador.

4.2.3.4 Referncia da corrente i
LR

Para manter o funcionamento do conversor em equilbrio energtico, utiliza-se uma medida do
valor da tenso v
CTR
como referncia de amplitude para o sinal V1, que proporcional
corrente a injectar na rede. Se a tenso no condensador C
F
estiver a aumentar, o valor da
tenso v
CTR
aumenta e o valor da amplitude da corrente a injectar na rede tambm aumenta,
fazendo com que o valor de tenso no condensador C
F
desa, e vice-versa. Desta forma
consegue-se regular o funcionamento do conversor para que fornea rede a potncia que
conseguiu extrair do painel. O circuito para realizar este procedimento est representado na
Fig. 4.13. Na sada do multiplicador aplicado um filtro passa-alto para retirar o offset
introduzido pelo multiplicador e pela tenso V3.
53

Fig. 4.13 Circuito para obter a referncia de corrente i
LR
.
O esquema elctrico do circuito que efectua o controlo da tenso no condensador C
F

encontra-se na Fig. A.3 no Anexo A, e o dimensionamento dos parmetros na Tabela 4.3.
Tabela 4.3 Valores dos parmetros para o circuito de controlo de v
CF
.
Variveis Valor
R1 100 k
R2 400
p 50 rad/s
z 7,1 rad/s
k 10
R3 1 k
R4 10 k
R5 2 k
C1 14 F
C2 10 F
R7 20 k
C3 910 k
R8 1 F

4.2.4 Circuito de segurana de v
CF

O sistema de controlo conta tambm com um circuito de segurana para evitar que a tenso no
condensador C
F
exceda o seu limite de funcionamento Fig. 4.14. Neste circuito comparada a
amostra da tenso no condensador C
F
, v4, com um valor limite que definido pelo utilizador,
V
limite
. Quando a tenso v4 estiver abaixo deste valor, o comparador tem sua sada 0V e o
transstor est ao corte. Neste caso V
ref de iLP
tem o valor definido pelo utilizador, e o conversor
transfere energia do painel para o condensador C
F
. Quando a tenso v4 estiver acima do valor
limite, o comparador tem sua sada 15 V e o transstor entra conduo. Neste caso V
ref

de iLP

fica com 0 V, e o conversor deixa de transferir energia do painel para o condensador C
F
.
54

Fig. 4.14 Circuito de segurana.

O esquema elctrico do circuito de segurana da tenso no condensador C
F
encontra-se na
Fig. A.3 no Anexo A, e o dimensionamento dos parmetros na Tabela 4.4.
Tabela 4.4 Valores dos parmetros para o circuito de segurana de v
CF
.
Varivel Valor
R1 1 k
R2 1 k

4.3 Circuito de Potncia
O circuito de potncia onde se encontra o conversor de um s andar, foi projectado a partir de
um circuito de potncia de um inversor em ponte completa
1
. Neste foram feitas modificaes
de forma a transformar o inversor no conversor em estudo. Foram adicionadas duas sondas de
corrente, uma sonda de tenso e um transformador de 230 V para 15 V Foram tambm
introduzidas as bobines L
R
e L
P
. Foi trocado o condensador C
F
, e foram adicionados snubbers
em anti-paralelo com os diodos dos IGBTs. Neste projecto foram utilizados IGBTs de 1200 V e
20 A de corrente a 20 kHz. Os transstores MOSFET foram preteridos em relao a estes,
porque para esta gama de tenso e corrente os IGBTs tm um preo mais reduzido, custam
trs vezes menos. Na Fig. 4.15 encontra-se a uma imagem do circuito de potncia.
No Anexo C est uma tabela com os componentes utilizados e o seu custo, e no Anexo D
encontra-se a forma como foram dimensionadas as bobines.

1
Trabalho desenvolvido pelo Eng. Hugo Ribeiro, relacionado com o seu doutoramento.
55

Fig. 4.15 Circuito de potncia.

4.4 Concluses
O circuito de controlo contm um circuito de ataque s portas dos transstores que evita que
dois transstores do mesmo brao estejam conduo simultaneamente.
Para efectuar o controlo do conversor necessrio retirar amostras dos sinais das correntes
i
LP
, i
LR
, e da tenso no condensador C
F
. Tanto os comparadores como o controlador so
implementados consoante o dimensionamento efectuado no captulo 3. Por fim ainda
necessrio efectuar o condicionamento dos sinais de sada dos comparadores para serem
compatveis com o circuito lgico que controla os transstores.
Para constituir o circuito de potncia foi utilizado um circuito com um inversor j existente, ao
qual foram adicionados os restantes componentes.

56
Captulo 5
Simulao e Resultados Experimentais

5.1 Introduo
Neste captulo so apresentados os resultados obtidos para o conversor de um s andar. Na
seco 5.2 so apresentados os resultados da simulao. Na seco 5.3 so apresentados os
resultados experimentais.
Na simulao e nos resultados experimentais utilizou-se uma fonte de tenso contnua, porque
no havia nenhum painel PV disponvel.

5.2 Resultados da Simulao
A simulao foi efectuada no simulador OrCAD Capture 16.0.0 PSpice A/D, para uma potncia
de entrada no conversor de 1 kW, cujos valores de dimensionamento das variveis se
encontram na Tabela 3.2.

5.2.1 Tempos mortos entre os sinais das portas dos transstores.
Os tempos mortos entre os sinais das portas dos transstores, que pertencem ao mesmo brao
do inversor, so essenciais para que no exista um curto-circuito aos terminais do condensador
C
F
. Na Fig. 5.1 confere-se que existem tempos mortos entre os sinais das portas dos
transstores T1 e T3, sendo o seu valor de 1600ns. Na Fig. 5.2 verifica-se que na transio de
0 V para 15 V, as tenses V
CT1
e V
CT3
demoram cerca de 1700 ns a atingir o valor de 7,5 V. Na
transio de 15 V para 0 V, estas tenses demoram perto de 45 ns at chegarem a 0 V.
57

oT1
a azul, V
oT3
a vermelho.

oT1
a azul, V
CT1
a verde, V
oT3
a vermelho, e V
cT3
a
roxo.

58
5.2.2 Corrente injectada na rede com a tenso v
CF
estabilizada em 500V
Para testar apenas o funcionamento do inversor, fez-se uma simulao com uma fonte de
alimentao de 500 V no lugar do condensador C
F
, e retirou-se os componentes pertencentes
ao conversor Boost e ao seu controlo. Desta forma possvel verificar se o inversor est a
funcionar correctamente. Na Fig. 5.3 esto representados os sinais de corrente injectada na
rede i
LR
e corrente de referncia i
LRref
. Nesta possvel verificar que a corrente i
LR
acompanha a
referncia com uma histerese de 0,6 A, tal como tinha sido dimensionado. Na Fig. 5.4 esto
representados os sinais de corrente i
LR
, i
LRref
e a tenso de sada do inversor, v
AB
. No meio ciclo
positivo v
AB
= 500 V quando se pretende que a corrente i
LR
suba e v
AB
= 0 V quando se
pretende que esta desa. No meio ciclo negativo v
AB
= 500 V quando se pretende que a
corrente i
LR
desa e v
AB
= 0 V quando se pretende que esta suba.

Fig. 5.3 Sinal i
LR
a azul, e sinal i
LRref
a vermelho.

59

Fig. 5.4 Sinal i
LR
a azul, e sinal i
LRref
a vermelho, e sinal v
AB
a roxo.

F
a carregar.
Para verificar o funcionamento completo do conversor de um s andar, efectuou-se uma
simulao de 300 ms, para garantir que a tenso no condensador C
F
estabiliza-se nos 500 V.
Na Fig. 5.5 possvel constatar que a tenso no condensador C
F
estabiliza nos 500 V e tem
um ripple de tenso de 10 V, tal como foi dimensionado. Tambm se verifica que a oscilao
de 100 Hz na tenso V
CTR
foi atenuada, tal como se pretendia.

60

Fig. 5.5 Sinal v
CF
CTR
a azul.
Na Fig. 5.6 est representado o sinal da corrente injectada na rede, i
LR
, onde se pode verificar
que a sua amplitude vai variando consoante a tenso condenador C
F
. Quando a tenso v
CF

est abaixo dos 500 V, a amplitude da corrente i
LR
baixa, subindo medida que o
condensador C
F
carrega. O controlador que foi implementado provoca um atraso na resposta
do sistema, ou seja, o valor da amplitude da corrente i
LR
vai ter um atraso relativamente ao
valor da tenso no condensador C
F
. Isto vai provocar com que a tenso v
CF
suba at 550 V e
s a partir desse ponto que o valor do produto corrente injectada na rede e tenso na rede
superior ao valor da potncia entregue pelo painel fotovoltaico, fazendo com que o valor de
tenso no condensador desa. Na Fig. 5.6 possvel tambm verificar que a tenso da rede
tem uma desfasagem de 180 relativamente corrente i
LR
, indicando que o conversor est a
fornecer potncia rede elctrica.
61

Fig. 5.6 Sinal i
LR
a azul, sinal i
LRref
Rede
a roxo.

Fig. 5.7 Sinal v
Painel
a azul, e sinal i
LP
a verde.
62
Na Fig. 5.7 esto representados os sinais da tenso no painel e a corrente pedida ao painel,
i
LP
, cujo produto d uma potncia de 1 kW. O sinal da corrente i
LP
tem um valor mdio de 7 A,
com um ripple de 0,7 A, tal como foi dimensionado.

5.3 Resultados Experimentais
Os resultados experimentais foram obtidos para valores de potncia na entrada do conversor
de 51, 75, 102, 150, 210, 252, 285, 300 e 340 W.

5.3.1 Tempos mortos entre os sinais das portas dos transstores.
Na Fig. 5.8 e Fig. 5.9 verifica-se que existem tempos mortos entre os sinais das portas dos
transstores T1 e T3, sendo o seu valor de 1650 ns e 1500 ns, na Fig. 5.8 e Fig. 5.9
respectivamente. A diferena entre os valores dos tempos mortos causada pela diferena dos
valores das resistncias e condensadores, pois cada componente tem uma tolerncia
associado ao seu valor.

oT1
a azul e V
oT3
a vermelho.
63

oT1
a azul e V
oT3
a vermelho.

5.3.2 Corrente injectada na rede apenas com o inversor a funcionar.
Para testar apenas o funcionamento do inversor, colocou-se uma fonte de alimentao de
100 V no lugar do condensador C
F
, e aplicou-se uma referncia de amplitude 1,5 A para a
corrente a injectar na rede, Fig. 5.10. Desta forma possvel verificar se o inversor est a
funcionar correctamente.

Fig. 5.10 Esquema elctrico do circuito para testar o inversor.
64
Na Fig. 5.11 esto representados os sinais da corrente i
LR
e da corrente

i
LRref
. Na Fig. 5.12 e
Fig. 5.13 est tambm representada a tenso de sada do inversor, v
AB
, onde se observa os
trs nveis da tenso de sada do inversor.

Fig. 5.11 Sinal i
LR
a azul 500 mA/di v, e sinal i
LRref
a vermelho 500 mA/div.

Fig. 5.12 Sinal i
LR
a azul 1 A/di v, sinal i
LRref
a vermelho 1 A/di v, e sinal v
AB
a roxo 50 V/div.
65

Fig. 5.13 Sinal i
LR
a azul 1 A/di v, sinal i
LRref
a vermelho 1 A/di v, e sinal v
AB
a roxo 50 V/div.

F
a carregar.
Para verificar o funcionamento completo do conversor de um s andar, utilizou-se o esquema
da Fig. 5.14, onde se introduziu uma carga em paralelo com a rede, um auto-transformador
para se poder regular a tenso da rede, e um contador de energia, que ir contar a energia
fornecida pela rede carga. Contudo quando o conversor estiver a funcionar, ir tambm
fornecer energia carga. Neste caso no ser necessria a energia fornecida pela rede, e o
contador de energia ir deixar de contar.

Fig. 5.14 Esquema elctrico do circuito para testar o conversor.
66
Efectuou-se uma experincia para uma potncia de entrada do conversor de 150 W, um valor
de tenso no condensador C
F
de 300 V e uma tenso da rede de 130 V.
Na Fig. 5.15, Fig. 5.16 e Fig. 5.17 esto representados os sinais da corrente i
LR
, da corrente i
LP
,
da tenso na carga e da tenso no condensador C
F
, obtidos experimentalmente.
Verifica-se que a corrente pedida ao painel PV, segue uma referncia de corrente de 2 A com
um ripple de 0,7 A. Atravs do sinal da corrente i
LR
e do sinal de tenso na carga, verifica-se
que o conversor est a fornecer potncia, pois os sinais esto desfasados de 180. Verifica-se
tambm que a corrente injectada pelo conversor um sinal sinusoidal a 50 Hz, contendo um
ripple de corrente de 0,6 A, devido ao controlo histertico. Quanto tenso no condensador C
F

esta mantm-se estvel nos 300 V.

Fig. 5.15 Sinal i
LR
a azul 1 A/di v, e sinal i
LP
a verde 1 A/div.
67

Fig. 5.16 Sinal de tenso na carga a roxo 50 V/div.

Fig. 5.17 Sinal i
LR
a azul 1 A/di v, e sinal v
CF
a vermelho 100 V/div.
68
Atravs de uma placa de aquisio e do programa LabVIEW retirou-se os valores de THD para
a corrente i
LR
e o factor de potncia do conversor entre a corrente i
LR
e a tenso da rede,
Tabela 5.1.
Tabela 5.1 Valor da THD da corrente i
LR
e do factor de potncia do conversor.
Varivel Valor
THD de i
LR
4,89 %
Factor de potncia 0,99

Durante a experincia foi possvel verificar, atravs do contador de energia, que quando o
conversor fornecia potncia carga, o contador quase a parava, o que significa que nesse
momento a rede quase no fornecia potncia carga.

5.3.4 Rendimento do conversor.
Para medir o rendimento do conversor, efectuaram-se nove ensaios experimentais para
diferentes potncias de entrada do conversor. Esta medio foi feita sem a tenso da rede na
carga, ou seja, a carga era alimentada exclusivamente pelo conversor. Para estes ensaios
foram utilizadas lmpadas de 100 W como carga. Os resultados obtidos para as potncias na
entrada e na sada do conversor esto apresentados na Tabela 5.2.
Tabela 5.2 Resultados dos ensaios para medir o rendimento do conversor.
Potncia no painel PV
[W]
V
CF
[V] C
F
[uF] LR [mH] LP [mH]
Potncia na carga
[W]
51 300 330 7,7 13,4 26,2
75 300 330 7,7 13,4 44,3
102 300 330 7,7 13,4 69,3
150 300 330 7,7 13,4 112,3
210 300 330 7,7 13,4 162,7
252 300 330 7,7 13,4 213,6
285 300 330 7,7 13,4 242,6
300 400 330 10,5 13,4 254,3
340 400 330 10,5 13,4 292,5

Na Fig. 5.18 est representado o rendimento do conversor em funo da potncia de entrada.
Por este grfico verifica-se o aumento do rendimento do conversor com o aumento da potncia
de entrada, o qual dever ser mximo para 1 kW, valor de potncia para o qual foi
dimensionado o conversor. Contudo no foi possvel chegar a este valor de potncia. Para
potncias superiores a 1 kW espectvel que o rendimento baixe devido ao aumento da
69
frequncia de comutao dos transstores, que far aumentar o valor das perdas por
comutao.

51,4%
59,0%
67,9%
74,9%
77,3%
84,8% 85,1% 84,8%
86,0%
0%
10%
20%
30%
40%
50%
60%
70%
80%
90%
100%
51 75 102 150 210 252 285 300 340
R
e
n
d
i
m
e
n
t
o
d
o
c
o
n
v
e
r
s
o
r
Potnciaentradadoconversor[W]
Fig. 5.18 Grfico do rendimento do conversor em funo da potncia de entrada.

70
Captulo 6
Concluses e Trabalho Futuro

6.1 Concluses
Um sistema fotovoltaico constitudo por um, ou mais, painis PV, por um conversor
electrnico de potncia e pela rede elctrica.
No trabalho estudou-se um conversor DC-AC que engloba um conversor Boost e um inversor
numa topologia de um s andar. Este conversor no necessita de utilizar transformador, e tem
a tenso de sada do inversor a trs nveis. Neste conversor o funcionamento do conversor
Boost est dependente do funcionamento do inversor, sendo este controlado apenas nos
intervalos em que a tenso de sada do inversor se anula. Para que o funcionamento em
simultneo seja possvel necessrio que o factor de ciclo do conversor Boost seja superior ao
factor de ciclo mnimo do inversor, para que este consiga corrigir o erro na corrente do Boost
gerado durante os intervalos em que a tenso de sada do inversor no nula.
O controlo deste conversor feito com base na corrente que se est a injectar na rede, na
corrente que se est a pedir ao painel PV, e consoante a tenso no condensador do inversor.
O controlo destas variveis essencial neste conversor, para manter o seu funcionamento em
equilbrio energtico.
Neste trabalho foi aplicado um controlo histertico para as correntes, e um controlador
proporcional integral com constante de tempo, de modo a manter o conversor em equilbrio
energtico.
Para comprovar os conceitos tericos desenvolvidos, o trabalho terminou com o teste do
prottipo do conversor para potncias de 51, 75, 102, 150, 210, 252, 285, 300 e 340 W,
conseguindo-se um rendimento mximo do conversor de 86 %. Verificou-se tambm, atravs
de um contador de energia, que o conversor conseguia efectivamente fornecer energia.

71
72
6.2 Trabalho Futuro
O funcionamento deste conversor de um s andar ficou provado atravs de simulao e de
resultados experimentais, contudo no foi utilizado um painel PV. Para consolidar o
funcionamento desta topologia para sistemas fotovoltaicos, seria interessante implementar o
sistema com painis PV e um algoritmo de procura do ponto de potncia mxima, o qual
permitiria retirar um maior rendimento dos painis PV.
Seria conveniente desenvolver um prottipo do circuito de potncia em que todos os
componentes fossem colocados numa PCB de forma estratgica, para que o circuito de
controlo fique mais prximo dos IGBTs, diminuindo o rudo nos sinais de controlo.
Para que este conversor possa vir a ser comercializado necessita de cumprir as normas
impostas, seria interessante desenvolver este trabalho tambm nesta vertente.

Referncias

[1] Johan H. R. Enslin, Mario S. Wolf, Daniel B. Snyman, and Wernher Swiegers, Integrated
Photovoltaic Maximum Power Point Tracking Converter IEEE Transactions on Industrial
Electronics, Vol. 44, no. 6, December 1997.

[2] Fritz Schimpf and Lars E. Norum, Grid connected Converters for Photovoltaic, State of the
Art, Ideas for Improvement of Transformerless Inverters, Nordic Workshop on Power and
Industrial Electronics, 2008.

[3] Soeren B. Kjaer, John K. Pedersen and Frede Blaabjerg, A Review of Single-Phase Grid-
Connected Inverters for Photovoltaic Modules, IEEE Transactions on Industry Applications,
Vol. 41, No. 5, 2005.

[4] Denizar Cruz Martins and Rogers Demonti, Photovoltaic Energy Processing for Utility
Connected Systems IECON01: The Annual Conference of the IEEE Industrial Electronics
Society, 2001.

[5] Mike Meinhardt and Gnther Cramer, Multi-String-Converter: The next step in evolution of
String-Converter Technology, in Proc. 9th Eur. Power Electronics and Applications Conf.,
2001.

[6] Hugo Ribeiro, Fernando Silva, Snia Pinto, and Beatriz Borges, Single Stage, Inverter for
PV Applications with One Cycle Sampling Technique in the MPPT Algorithm to be present
in IECON Porto 2009.

[7] Kato, Toshiji and Miyao, Keiji, Modified hysteresis control with minor loops for single-phase
full-bridge inverters, Industry Applications Society Annual Meeting 1988., Conference
Record of the 1988 IEEE, Vol.1, 1988.

[8] Eduardo J. R. Morgado, Controlo de Sistemas Dinmicos uma introduo, AEIST, 2006.

[9] M. M. Silva, Introduo aos Circuitos Elctricos e Electrnicos, 2 edio, Fundao
Gulbenkian, 2001.

73
74
Anexo A
Esquema elctrico do circuito de controlo

Fig. A.1 Circuito de ataque s portas dos transstores.
75

Fig. A.2 Circuito dos comparadores com histerese.
76

Fig. A.3 Circuito do controlador da tenso no condensador e do sistema de segurana.
77

Fig. A.4 Circuito de alimentao e das entradas.

78
Anexo B
PCB

Fig. A.5 Circuito de controlo (camada superior).
79

Fig. A.6 Circuito de controlo (camada inferior).

80
81
Anexo C
Material utilizado e custo

Tabela A.1 Material utilizado no projecto.
Componentes Nmero Preo unitrio []
Resistncias 28 0,28
Potencimetros 3 2,89
Condensadores 12 0,5
Condensador C
F
8 10
Bobines 2 -
Comparador LM311 4 0,66
Ampop LF351N 3 0,45
Multiplicador AD633 1 8,41
P. Lgica CD4050 1 0,57
P. Lgica CD4049
1 0,50
P. Lgica CD4081 2 0,61
P. Lgica CD4075 1 0,61
Diodo 1N4148 8 0,05
Diodo DRY29 800V 2 0,9
Reg. Tenso TS7805
1 0,68
Reg. Tenso TS7905 1 0,23
IGBT IKW25T120 4 7,42
Sensor Corrente LA55-P 2 23,96
Sensor Tenso LV25-P 1 69,03
Transformador 230V-15V 1 5,94
Transstor 2N2222 1 0,34
Total 233,61

82
Anexo D
Dimensionamento de bobines

As bobines feitas neste trabalho continham um entreferro de 2 mm, pelo que o fluxo magntico
vem dado por:
=
]ctc
=
cntc]co
(A.1)
A indutncia de uma bobine dada por:
I =
N
I
=
N B A
I
,
(A.2)
em que N o nmero de espiras, I a corrente na espira, B a densidade de fluxo magntico,
e A a rea da espira. Sendo a densidade de fluxo magntico dado por (A.3), ento:
B =
N p I
l

(A.3)

I =
N
2
p A
l
=
N
2
Rm
,
(A.4)
onde p a permeabilidade, e Rm a relutncia magntica, que no caso destas bobines dada
por:
Rm = Rm
]ctc
+Rm
cntc]co
(A.5)
Para se determinar o valor de Rm, efectuou-se uma bobine com 10 espiras e mediu-se num
analisador de impedncias o valor da indutncia dessa bobine, sendo determinado o valor da
relutncia magntica por (A.4). Posteriormente com o valor de Rm e com o valor da indutncia
pretendida, calcula-se o numero de espiras atravs de (A.4).

83

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