Lógica Programável

Construção de um flip flop jk, cuja entrada “rl” realiza uma operação de resset (zerar)
assíncrona, uma entrada “ck” define o sinal de relógio sensível a borda de descida e as
entradas j e k definem a operação do flip flop.

O que deve ser entregue em arquivo doc:

1. A linguagem VHDL

library IEEE;
use IEEE.STD_LOGIC_1164.all;

entity Desafio_VI is
port(
j : in STD_LOGIC;
k : in STD_LOGIC;
ck : in STD_LOGIC;
rl : in STD_LOGIC;
q : out STD_LOGIC;
qb : out STD_LOGIC
);
end Desafio_VI;

architecture behavioral of Desafio_VI is

begin
process (ck, rl) is
variable m : std_logic := '0';
begin
if rl = '0' then
elsif (ck'event and ck='0') then
if (j='0' and k='0') then
m:=m;

elsif(j='1' and k='1') then

m:= not m;

elsif (j='0' and k='1') then

m:='0';
else
m:='1';
end if;
end if;
q<=m;
qb<=not m;
end process;
end behavioral;
2. O circuito RTL.

3. A simulação com as formas de ondas.