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Nome: RA:
Questão 2: Considere o circuito lógico e a entrada abaixo. Determine o diagrama de tempo da saı́da
do circuito considerando que o flip-flop é do tipo T com condição inicial ‘0’. Observe que o
flip-flop é sensı́vel à borda de descida.
Questão 5: Construa diagramas de estados para uma máquina de Mealy (com número mı́nimo de estados)
que produza a saı́da 0 se, e apenas se, a entrada exibir a palavra 0110. No primeiro diagrama,
assuma que sobreposição é permitida, e no segundo, que deve ser desconsiderada.
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Questão 6: Queremos projetar um sistema de controle automático de luz para uma pequena sala que
possui capacidade máxima de 3 pessoas. Possuı́mos tanto um sensor (x1 ) que permanece em
nı́vel lógico alto por 1 perı́odo de clock caso uma pessoa tenha adentrado ao recinto, quanto
um sensor (x2 ) que também permanece em nı́vel lógico alto por 1 perı́odo de clock caso
alguma pessoa tenha saı́do do local. Assumimos que, em cada perı́odo de clock, no máximo
uma pessoa entre e uma pessoa saia da sala (os dois eventos podem ocorrer no mesmo perı́odo
de clock). Este sistema digital deverá gerar dois sinais de controle: o primeiro (z1 ) controla
a luz da sala, e portanto deve permanecer em nı́vel lógico alto sempre que ao menos uma
pessoa estiver dentro dela. O segundo (z2 ) controla um sinal luminoso externo que informa
quando a sala está cheia.
Para este problema, forneça:
• O diagrama de estados do sistema. Não inclua as transições impossı́veis (i.e., uma pessoa
sai com a sala vazia ou uma pessoa entra com a sala lotada);
• A tabela de estados e de excitação (use apenas Flip-Flops do tipo JK), bem como as
expressões simplificadas das entradas dos flip-flops e da saı́da;
• O código VHDL que implemente um flip-flop tipo JK com reset assı́ncrono. O esboço
do código se encontra a seguir.
f f j k . vhd
entity FF JK i s
port ( c l k , c l r , J , K : in s t d l o g i c ;
Q: inout s t d l o g i c ) ;
end entity ;
architecture s e q u e n t i a l of FF JK i s
begin
process ( c l k , c l r )
variable v a r q : s t d l o g i c ;
begin
Modifique aqui
Q <= v a r q ;
end process ;
end architecture ;