Experimento 8

LATCHES D E FLIP-FLOPS D
Grupo C7
Gabriel Maurı́cio, 22/1017097
Lucas da Costa, 22/1017079

1
Dep. Ciência da Computação – Universidade de Brası́lia (UnB)
CIC0231 - Laboratório de Circuitos Lógicos
4 de fevereiro de 2023
221017097@aluno.unb.br, 221017079@aluno.unb.br

Abstract. This report deals with the implementation of Latches D and Flip-
Flops D, in addition to observing the concept of ”setup time”.

Resumo. O presente relatório trata-se da implementação de Latches D e Flip-

Flops D, além da observação do conceito de ”tempo de setup”.

1. Introdução
Latches e Flip-Flops são amplamente utilizados no mundo da eletrônica digital para ar-
mazenamento de informações devido a sua simplicidade. Os Flip-Flops funcionam de
maneira sı́ncrona, entretanto nos seus CI’s fabricados muitas vezes há duas entradas
assı́ncronas, que afetam o estado do Flip-Flop independente do clock [Floyd 2011]. Tais
entradas, chamadas de Preset (PRE) e Clear (CLR), podem ser ativas em ’1’ ou ’0’, e
determinam como saı́da do Flip-Flop o valor lógico ’1’ ou ’0’, respectivamente, de forma
assı́ncrona, nunca estando ativas ao mesmo tempo.
Para o funcionamento correto desses circuitos, deve-se observar ao que se chama
de ”tempo de setup”, que se refere ao tempo mı́nimo no qual as entradas devem estar esta-
belecidas antes de uma mudança no sinal de clock, a fim de garantir o resultado esperado
nas saı́das de circuitos sı́ncronos. A imagem abaixo, retirada do roteiro do experimento,
esclarece melhor o conceito.

Figura 1. Explicação do conceito de tempo de setup em um gráfico de onda

 O Latch D funciona como um Latch RS, onde, no entanto, há apenas um valor de
entrada D que é conectado na entrada Set, enquanto D é conectado em Reset. Abaixo
seguem a imagem do esquemático do Latch D (engatilhado), ativo quando o sinal de
clock(CLK) é ’1’, e seu sı́mbolo, retirada do roteiro do experimento.

Figura 2. Esquemático de um Latch D ativo em ’1’ e seu sı́mbolo

Abaixo, a tabela-verdade do circuito.

Entradas Saidas
CLK D Qn+1
0 X Qn
1 0 0
1 1 1
Tabela 1. Tabela-verdade do Latch D ativo qunando no nı́vel lógico alto do sinal
de clock

Já o Flip-Flop D funciona analogamente, sendo o valor da saı́da Q alterada para

’0’ e para ’1’ quando o D = 0 e D = 1, respectivamente, no momento da borda de clock.
Segue abaixo a figura do esquemático do Flip-Flop D ativo na borda de subida do clock
(CLK), também retirada do roteiro do experimento.

Figura 3. Esquemático de um Flip-Flop D ativo na borda de subida do clock e

seu sı́mbolo
 Abaixo, a tabela-verdade do circuito.

Entradas Saidas
CLK D Qn+1
↓ X Qn
↑ 0 0
↑ 1 1
Tabela 2. Tabela-verdade do Flip-Flop D ativo na borda de subida do clock

1.1. Objetivos

O experimento tem como objetivo a implementação de Latches D e Flip-Flops D através

de portas lógicas e do CI 74HC74 (Flip-Flop D com Preset e Clear), além da verificação
da presença do tempo de setup nesse CI.

1.2. Materiais

Neste experimento foram utilizados os seguintes materiais e equipamentos:

• Painel Digital
• Protoboard
• Jumpers (Fios)
• 1 portas lógica NAND do CI 74HC00 e 74HC10
• 1 portas lógica NAND do CI 74HC10
• 1 porta lógica NOT do CI 74HC04
• 1 Flip-Flop D do CI 74HC74

2. Procedimentos e Resultados

No experimento, primeiramente, implementou-se o Latch D ativo em ’1’ no painel digital,

utilizando portas lógicas NAND e um porta lógica NOT. Após isso, com os mesmos tipos
de portas lógicas, implementou-se o Flip-Flop D ativo na borda de subida do clock no
painel digital. Posteriormente, aferiu-se o funcionamento do Circuito Integrado do Flip-
Flop D (CI 74HC74), com Preset e Clear, no painel digital. E, por fim, observou-se na
prática o tempo de setup do mesmo CI, testando-o conectando o mesmo sinal na entrada
D e no clock em duas situações diferentes.

2.1. Latch D

Para a implementação do Latch D, utilizou-se o esquemático da Figura 2. Abaixo segue a

imagem do circuito resultante, que utilizou os CIs das operações lógicas de NAND com
duas entradas e NOT.
 Figura 4. Implementação do Latch D no painel digital

Na circuito, ativo em quando o nı́vel lógico do clock é ’1’, tem-se que as chaves
A e B controlam as entradas D e CLK(sinal do clock), respectivamente, enquanto o
LED0 e o LED1 representam as saı́das Q e Q, respectivamente. Neste vı́deo, pode-se
assistir o circuito em funcionamento e observar a concordância das entradas com as saı́das
esperadas segundo a Tabela 1

2.2. Flip-Flop D
Para a implementação do Flip-Flop D, utilizou-se o esquemático da Figura 3. Abaixo
segue a imagem do circuito resultante, que utilizou os CIs das operações lógicas de NAND
com duas e três entradas.

Figura 5. Implementação do Flip-Flop D no painel digital

No circuito, ativo na borda de subida do clock, tem-se que as chaves D e C contro-

lam as entradas D e CLK(clock), respectivamente, enquanto o LED0 e o LED1 represen-
tam as saı́das Q e Q, respectivamente. É possı́vel observar seu funcionamento neste vı́deo,
onde nota-se a concordância das entradas com as saı́das esperadas segundo a Tabela 2
2.3. Circuito Integrado do Flip-Flop D com Preset e Clear
Utilizando o próprio Circuito Integrado do Flip- Flop D (CI 74HC74), pode-se observar o
funcionamento de um Flip-Flop D com Preset e Clear. Segue abaixo as figuras do interior
do CI 74HC74, retirada do roteiro do experimento, e da sua implementação no painel
digital.

Figura 6. Interior do CI 74HC74. Observa-se que ele é ativo na borda de subida

do clock

Figura 7. Implementação do CI 74CH74 no painel digital

Na figura acima, há um sinal de clock (CLK) de 1HZ, com o LED3 representando
essa frequência. As entradas Preset (P R) e Clear (CLR) são controladas pelas chaves
B e C, respectivamente, enquanto a entrada D está na chave A. A saı́das Q e Q são
representadas pelos LED0 e o LED1, respectivamente. Este vı́deo apresenta o resultado,
onde as entradas assı́ncronas Preset e Clear, ambas ativas em ’0’, funcionam como o
esperado, conforme a descrição presente no primeiro parágrafo da Seção 1.

2.4. Tempo de Setup

Sabendo da presença do tempo de setup, pode-se verificar sua ocorrência no Flip-Flop D,
configurando a entrada com o mesmo sinal do clock de tal maneira que o comportamento
esperado onde Q = 1 permanentemente não se concretiza. Isso se dá pois uma mudança
no clock significa uma mudança praticamente imediata na entrada, e por isso o tempo de
setup não é respeitado. Alterando esse configuração colocando um número par suficiente
de portas lógicas NOT na entrada do clock, pode-se observar o funcionamento devido do
circuito (Q = 1 constantemente), visto que há um atraso intrı́nseco nas portas lógicas
NOT, de tal forma que o tempo de setup acaba sendo respeitado. Segue abaixo uma figura
que exemplifica tais situações.

Figura 8. Verificação experimental do tempo de setup

Na imagem acima, o circuito a) representa o caso onde o tempo de setup não é

respeitado, enquanto no circuito b) ele é respeitado. Abaixo segue a implementação de
ambas as situações.

Figura 9. Circuito para verificação experimental do tempo de setup

Os resultados podem ser vistos neste vı́deo, onde se utiliza os dois Flip-Flops do
CI 74HC74 e uma porta lógica NOT. O LED0 está representando a saı́da Q do circuito a),
 e o LED1 a saı́da Q do circuito b) e o LED3 um sinal de clock de 1HZ, que está conectado
nas entradas D de ambos os circuitos. Observou-se o comportamento esperado nos dois
casos.

3. Conclusões
Por fim, viu-se a implementação do Latch D e do Flip-Flop D através de portas lógicas,
além da utilização do CI 74HC74, a fim de observar o funcionamento do Flip-Flop D com
Preset e Clear e realizar a verificação experimental da existência do tempo de setup nesse
Circuito Integrado. Com isso pode-se dizer que foram alcançados os objetivos presentes
Seção 1.1.

Referências
[Floyd 2011] Floyd, T. (2011). Sistemas digitais: fundamentos e aplicações. Bookman.
Auto-Avaliação
1. b
2. c
3. a
4. c
5. d
6. b
7. a
8. a
9. b
10. a