UNIVERSIDADE FEDERAL DE CAMPINA GRANDE

SISTEMA INTEGRADO DE GESTÃO DE RECURSOS HUMANOS

EMITIDO EM 07/12/2023 13:55

FICHA DE EXPECTATIVA DE RESPOSTA DA PROVA ESCRITA

CONCURSO
Edital: 02/2023 (10/10/2023)
Carreira: PROFESSOR DO MAGISTERIO SUPERIOR
Unidade Acadêmica: UNIDADE ACADEMICA DE ENGENHARIA ELETRICA
Área de Conhecimento: SISTEMAS DIGITAIS - ÁREA ENGENHARIA ELÉTRICA

CRITÉRIOS DE AVALIAÇÃO PARA TODAS AS QUESTÕES DISCURSIVAS

Capacidade de análise crítica e contextualização do conteúdo, com pontuação máxima 3,0 (três)
Complexidade e acuidade dos conteúdos desenvolvidos, com pontuação máxima 2,5 (dois vírgula cinco)
Articulação e contextualização dos conteúdos desenvolvidos, com pontuação máxima 2,0 (dois)
Clareza no desenvolvimento das ideias e conceitos, com pontuação máxima 1,5 (um vírgula cinco)
Correção linguística, com pontuação máxima 1,0 (um)

Questão 1: Valor (0,00 a 10,00)

Ponto 04 do Concurso
Fluxo de desenvolvimento, verificação e implementação física de circuitos integrados e FPGA baseado em linguagens
de descrição de hardware (VHDL,Verilog ou SystemVerilog);

Resposta Esperada:
-Definição e objetivos do uso da Linguagem de Descrição de Hardware – HDL. Principais vantagens do uso das ferramentas
dessa técnica para o projeto de Sistemas Digitais.

-Fluxo de desenvolvimento de projeto de hardware; ferramentas e técnicas envolvidas em cada etapa.

-Integração hardware/software em projetos de hardware que envolvem componentes em software.

-Tipos de dispositivos lógicos programáveis. Placas de Arranjo de Portas Programáveis, FPGA (Field Programmable Gate Array
), para implementação dos projetos de hardware com linguagem de lógica programável, HDL.

--Exemplo de programa usando linguagem HDL (ex: Verilog, VHDL, SystemVerilog etc.), para implementação de um circuito
multiplexador (4 x 1).
-Conceito de hierarquia no projeto e implementação de um circuito lógico usando a linguagens HDL (ex.: Verilog,
SystemVerilog), e exemplo de implementação usando hierarquia.

-Implementação de uma célula de memória, Flip-flop JK, usando linguagem HDL (Verilog, SystemVerilog ou VHDL).

-Técnicas de validação de projeto usando testbenches e suporte de SystemVerilog para especificação de testbench.

-Verificação Funcional: conceitos, relevância, técnicas, fluxo de projeto e ferramentas mais utilizadas

CAMPINA GRANDE, 7 de Dezembro de 2023 às 13:55.

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06/12/2023 13:00 07/12/2023 12:58 07/12/2023 06:10

FERNANDA CECILIA CORREIA LIMA EDNA NATIVIDADE DA SILVA ALISSON VASCONCELOS DE

LOUREIRO BARROS BRITO
PRESIDENTE 1° EXAMINADOR 2° EXAMINADOR
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