PLANO DIDÁTICO

DISCIPLINA: Arquitetura de Computadores - T1 CÓDIGO: G03ACOM0.01

Curso: Engenharia de Computação Período de Oferta: 5º

Período letivo: 2/2023 Créditos: 4
Carga Horária Total: 60 horas-aula (50 horas) Modalidade: TEÓRICA
Classificação do Conteúdo pelas DCN: Profissional
Integralização: Obrigatória

Departamento / Coordenação: Departamento de Computação e Mecânica (DCM)

Professor: Lucas da Silva Oliveira

Metodologias e Ferramentas Utilizadas

Aulas expositivas: apresentação, explicação e discussão do conteúdo, resolução
de exercícios.
Plantões para tirar dúvidas.
Disponibilização dos slides com o conteúdo apresentado em aulas e os exercícios
realizados.

Atividades Avaliativas Valor Descrição das Atividades

Atividade Avaliativa 1 25 Implementação do Algoritmo de Tomasulo
(explicar o funcionamento, aplicação e executar
implementação).
Aplicação descritiva.
Unidades de ensino avaliadas: Linha de
Montagem e Algoritmo de Tomasulo.
Atividade Avaliativa 2 25 Seminário implementação de RAID
Aplicação descritiva.
Unidades de ensino avaliadas: Armazenamento
em disco e confiabilidade.
Avaliação 25 Avaliação dos conteúdos vistos na disciplina

Aplicação fechada.

Unidades de ensino avaliadas: Todas

Questionários 25 Questionários realizados ao longo do período

Aplicação fechada.

Unidades de ensino avaliadas: Todas

Total 100 -

1/3
 Cronograma
Aula N° Data Descrição da Atividade
1-2 01/08 Apresentação da disciplina e informações sobre os métodos de
avaliação.
Métodos para Aumento de Desempenho: Linha de montagem
(Pipelining): Revisão dos conceitos de pipeline.
3-4 07/08 Métodos para Aumento de Desempenho: Linha de montagem
(Pipelining): Revisão dos conceitos de pipeline (Continuação).
5-6 08/08 Como estender o pipeline para manipular operações de vários
ciclos.
7-8 14/08 MOCITEC MG 2023
9-10 15/08 MOCITEC MG 2023
11-12 21/08 Perigos e encaminhamentos em pipelines de latência mais
longa.
13-14 22/08 Explorando dinamicamente o paralelismo em nível de instrução.
15-16 28/08 Algoritmo de Tomasulo.
17-18 29/08 Melhorando desvios com previsão dinâmica de hardware.
19-20 04/09 Entrega de instruções de alto desempenho.
21-22 05/09 Emissão múltipla.
23-24 11/09 Especulação baseada em hardware.
25-26 12/09 Estudo das Limitações de ILP.
27-28 18/09 Atividade Avaliativa 1
29-30 19/09 Projeto de Hierarquias de Memória: Introdução, Revisão dos
Conceitos Básicos de Cache.
31-32 25/09 Desempenho da Cache.
33-34 26/09 Redução das Penalidades de Erro da Cache, Redução da Taxa
de Erros.
35-36 02/10 Redução da Penalidade de Erro ou da Taxa de Erros de Cache
Via Paralelismo.
37-38 03/10 Redução da Penalidade de Erro ou da Taxa de Erros de Cache
Via Paralelismo. (Continuação)
39-40 16/10 Redução do Tempo de Acesso, Memória Principal e
Organizações para Melhorar o Desempenho.
41-42 17/10 Tecnologias de Memória, Questões Gerais: o projeto de
Hierarquias de Memória.
43-44 23/10 Multiprocessadores e Paralelismo em Nível de Linhas de
Execução (Threads): Introdução, Características de domínios de
aplicações.
45-46 24/10 Arquiteturas de memória compartilhada simétrica.
47-48 30/10 Desempenho de multiprocessadores de memória compartilhada
simétrica.
49-50 31/10 Arquiteturas de memória compartilhada distribuída.
51-52 06/11 Sincronização
53-54 07/11 Modelos de consistência de memória.
55-56 13/11 Múltiplas linhas de execução (Multithreading): explorando
2/3
 paralelismo de nível de linhas de execução em um processador.
Questões gerais.
57-58 14/11 Armazenamento, Redes e Outros Periféricos: Introdução.
59-60 21/11 Armazenamento em disco e confiabilidade.
61-62 27/11 Barramento e outras conexões entre processadores.
63-34 28/11 Memória e dispositivos de E/S.
65-66 04/12 Interface dos dispositivos de E/S com processador, memória e
SO.
67-68 05/12 Atividade Avaliativa 2.
69-70 11/12 Avaliação final.
71-72 12/12 Revisão de prova.

Bibliografia Adicional:
(relação de textos ou materiais didáticos não constantes do plano de ensino)
1 NICHOLAS, Carter. Teoria e problemas de arquitetura de computadores.
Porto Alegre: Bookman, 2003.
2 MURDOCCA, Miles J. Introdução à arquitetura de computadores. Rio de
Janeiro: Campus, 2000.
3 DELGADO, José; RIBEIRO, Carlos. Arquitetura de computadores. 5. ed. atual.
Rio de Janeiro: LTC, 2017. ISBN: 9788521633532.

Contato com o professor:

E-mail: oliveira.l.s@cefetmg.br
Horários de atendimento: Quarta-feira e Quinta-feira: 09:00h à 10:40h

Professor responsável: Data:

Prof. Lucas da Silva Oliveira 01/08/2023

Coordenador do curso: Data:

Prof.Gustavo Montes Novaes 01/08/2023

3/3
 MINISTÉRIO DA EDUCAÇÃO
CENTRO FEDERAL DE EDUCAÇÃO TECNOLÓGICA DE
MINAS GERAIS FOLHA DE ASSINATURAS
SISTEMA INTEGRADO DE PATRIMÔNIO,
ADMINISTRAÇÃO E CONTRATOS

PLANO DIDÁTICO Nº 1891/2023 - CECOMLP (11.51.27)

(Nº do Protocolo: NÃO PROTOCOLADO)

(Assinado digitalmente em 25/08/2023 14:37 ) (Assinado digitalmente em 14/09/2023 11:41 )

GUSTAVO MONTES NOVAES LUCAS DA SILVA OLIVEIRA
COORDENADOR PROF ENS BAS TEC TECNOLOGICO-SUBSTITUTO
CECOMLP (11.51.27) DCMLP (11.61.05)
Matrícula: ###772#6 Matrícula: ###787#2

Visualize o documento original em https://sig.cefetmg.br/documentos/ informando seu número: 1891, ano: 2023,
tipo: PLANO DIDÁTICO, data de emissão: 24/08/2023 e o código de verificação: 23fa3e7ea4