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CENTRO DE TECNOLOGIA
DEPARTAMENTO DE ELETRNICA E COMPUTAO
SUMRIO
1. Introduo ................................................................................................................ 03
2.Flip-Flops ou BI-ESTVEIS ................................................................................... 04
2.1. Latches ................................................................................................................ 04
2.1.1. Latch SR com Portas NOR .............................................................................. 05
2.1.2. Latch SR com Portas NAND............................................................................ 05
2.1.3. Latch SR com ENABLE ................................................................................. 06
2.1.4. Latch D............................................................................................................. 07
2.2. Flip-Flop ............................................................................................................... 07
2.2.1 Flip flop SR Mestre Escravo .............................................................................. 08
2.2.2. Flip flop JK Mestre Escravo ............................................................................. 09
2.2.3. Flip-Flop Edge-Triggered...................................................................................10
2.2.4. Flip-Flop JK Sensvel a Borda de Subida ..........................................................11
2.2.5. Flip-Flop T .........................................................................................................11
2.3. Entradas Assncronas ............................................................................................12
2.4. Glossrio de Flip-Flops e Registradores ...............................................................12
2.5.Aplicaes e Exerccios ........................................................................................ 13
2.6. Glossrio Consideraes prticas para Projetos Digitais ..................................... 15
2.7. Registradores ........................................................................................................ 16
2.7.1. Registradores de Deslocamentos Sncrono ................................................... 16
3. PROJETO DE CIRCUITOS SEQNCIAS ..........................................................18
3.1. Caractersticas e Estrutura de Mquinas Seqncias Sncronas ............................18
3.2. Tipos de Mquinas Seqncias ............................................................................19
3.2.1. Procedimento para Anlise de uma MSS ...........................................................20
3.3. Procedimento para Projeto para Mquinas de Estado .......................................... 27
3.4. Tabela de Estado .................................................................................................. 27
3.5. Exerccios de Diagrama de Estados ..................................................................... 29
3.6. Seleo das Variveis de Estado .......................................................................... 34
3.7. Tabela de Transio ............................................................................................. 34
3.8. Tabela de Excitao ............................................................................................. 35
3.8. Equaes de Excitao e de Sada ....................................................................... 36
3.10. Procedimento de Projeto atravs de Equaes de Estado .................................. 37
3.11. Simplificaes na Mquina de Estado ............................................................... 42
4. MEMRIAS ........................................................................................................... 49
5. CONVEROSRES A/D e D/A ................................................................................. 59
5.1. Conversor Analgico/Digital .......................................................................... 59
5.2. Conversor Digital/Analgico ...........................................................................67
7. BIBLIOGRAFIA .................... ............................................................................ 72
7. BIBLIOGRAFIA 69
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CIRCUITOS SEQNCIAIS
1.
INTRODUO
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2.
FLIP-FLOPS ou BI-ESTVEIS
LATCHES
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Equao de estado
Smbolo
Q( n + 1) = R Q(n ) + S
S R = 0(est .in det .)
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Equao de estado
Smbolo
Q( n + 1) = S Q( n) + R
S R = 0( est .in det .)
EN
0
1
1
1
1
S
X
0
0
1
1
Tabela caracterstica
R
Q(n+1)
Q(n+1)
X
Q (n)
Q (n)
0
Q (n)
Q(n)
1
0
1
0
1
0
1
-------
Smbolo
2.1.4. Latch D
Figura 5 - Latch D
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Equao de estado
Smbolo
Q( n + 1) = D
FLIP-FLOPS
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EN
0
1
1
1
1
Tabela caracterstica
K
J
Q(n+1)
X
X
Q (n)
0
0
Q (n)
0
1
1
1
0
0
1
1
Indefinido
um inversor.
a da direita
variaes na
sua vez est
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Q( n + 1) = J Q( n) + K Q( n)
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11
Equao de Estado
A = J Q( n) + K Q( n)
2.2.5. Flip-Flop T
A T (toggle) flip-flop muda de estado a cada pulso de clock , pode ser
construdo a partir de um flip-flop tipo T ou flip-flop JK.
2.3.
Entradas Assncronas
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12
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13
Toggle (Troca): Em um flip flop, toggle quando o nvel lgico Q muda para Q e Q
muda para Q.
Transition (Trnsito): Instante da transio do estado digital HIGH para LOW ou
LOW para HIGH.
Transparent Latch (Latch transparente): Dispositivo assncrono no qual as sadas
armazenaro os estados mais recentes das entradas. A sada imediatamente segue
os estados das entradas sem esperar a chegada do pulso de trigger e mantm os
estados mesmo depois das entradas serem removidas ou desabilitadas.
Trigger (Disparo): O sinal de controle de entrada de um dispositivo digital usado
para especificar o instante em que o dispositivo aceita as entradas ou muda as
sadas.
2.5.
Aplicaes e Exerccios
2.5.1. Uso do flip flop octal do tipo D em uma aplicao com Microcontrolador
Muitos dos latches e flip-flops bsicos esto disponveis em CIs octais. Nesta
configurao, esto oito latches ou flip flops em um simples encapsulamento.
Se todos os oitos latches ou flip flops so controlados por um relgio comum,
isto chamado de registrador de 8 bits. Um exemplo de registrador de 8 bits a base de
flip flops o CMOS 74HCT273 de alta velocidade (disponvel nas famlias TTL LS e
S). O 74273 contm 8 flip flops do tipo D, todos controlados com por um relgio
comum (Cp) trigados pela borda. Na borda positiva do Cp, os 8 bits de dados de D0 a
D7 so controlados nos 8 D flip flops e a sada de Q0 a Q7. O 74273 possui um reset
mestre ( M r ) ativo em baixo (LOW), o qual proporciona um reset assncrono para
todos os flip flops.
Uma aplicao do 74273 D flip flop mostrada abaixo. usado um
registrador update e hold. A cada 10s ele recebe um pulso de relgio do
microcontrolador 68HC11 da Motorola. Os dados esto em D0 - D7 e a cada borda
positiva do relgio so dirigidos para os registradores e sadas Q0 - Q7.
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14
Exerccio 10-15:
O smbolo lgico de meio flip flop dual tipo D 7474, apresentado na figura
abaixo:
a) Usando a ferramenta da Xilinx, desenhe a sada Q com as entradas
indicadas no diagrama.
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2.6.
15
Duty Cycle: (Razo Cclica): A razo entre a durao de tempo em que a onda
peridica HIGH pelo perodo total da onda.
Float (flutuao): A condio na qual a entrada ou a sada em um circuito no nem
HIGH nem LOW devido ao fato de no estar conectado diretamente a um nvel de
tenso high ou low.
Hold Time (Tempo de espera): A durao de tempo, depois da borda do clock estar
ativa, que deve ser respeitado at que os dados estejam seguros para o seu
reconhecimento.
Hystetesis (Histerese): Em digitais, especialmente nos CIs Schmitt triggers,
Histerese a diferena de tenso entre o nvel positivo de chaveamento e o nvel
negativo de chaveamento.
Jitter: Termo usado em eletrnica digital para descrever formas de onda que possuem
algum grau de rudo eletrnico, causando rudo na subida e queda entre e durante a
transmisso do nvel.
Power-Up: Termo usado para descrever o evento ou estado inicial quando se liga
um CI ou sistema digital
Pull_Down Resistor: Resistor com uma terminao ligada a LOW e a outra conectada
na entrada ou sada de uma linha, tal que, quando a linha est flutuando, a tenso nesta
linha ser instantaneamente colocada no estado LOW.
Pull_Up Resistor: Resistor com uma terminao ligada a HIGH e a outra conectada
na entrada ou sada de uma linha, tal que, quando a linha est flutuando, a tenso nesta
linha ser instantaneamente colocada no estado HIGH.
Race Condition: A condio na qual o nvel digital (1 ou 0) est mudando de estado
no mesmo instante em que a borda de clock de um dispositivo sncrono, faz com que
o nvel do sinal de entrada neste tempo seje indeterminado.
SPST Switch (Chave SPST): Abreviao de polo simples, polo throw. Uma chave
SPST usada para fazer ou interromper o contato com uma linha eltrica simples.
2.6.
REGISTRADORES
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17
uma posio para a direita. O MR ativo em LOW, isto , ele reseta todos os flip
flops quando possui pulso LOW.
Das
Dsb
Cp
MR
Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7
Clk
Strobe
Cp
DSb
3.
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10
Figura 1
18
Em outras palavras isto quer dizer que a prxima sada de uma mquina
seqencial depende das entradas atuais e da sada atual desta mquina seqencial. A
figura1 mostra um diagrama caracterstico de um sistema seqencial.
Nos circuitos seqenciais podemos encontrar duas diferenas com relao a
figura acima:
1) A lgica de sada pode no existir. Neste caso a sada da mquina
seqencial o Estado Atual que corresponde a sadas dos flip-flops ou memria.
2) A sada tambm funo das entradas e no funo nica e exclusiva do
estado atual.
A estrutura de uma mquina seqncial ( ou de estados) dividida em blocos
de lgica combinacional e de elementos de memria (flip-flops). Os blocos
combinacionais por sua vez geram os sinais de sada e as funes de entrada (ou
excitao) para os blocos de memria que fornecero o prximo estado da mquina.
As mquinas de estado podem ser classificadas em dois tipos, conforme a
gerao das sadas, Mquina de Mealy e Mquina de Moore.
3.2.
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19
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20
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21
Q1
0
0
1
1
0
1
0
1
PE/EN=0
Qo(n+1)
Q1(n+1)
0
0
0
1
1
0
1
1
PE/EN=1
Qo(n+1)
Q1(n+1)
0
1
1
0
1
1
0
0
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PE
EN=0
A
B
C
D
EN=1
B
C
D
A
Z
-----------0
0
0
1
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K1 = Y Qo + X Y Qo
2) EQUAES DE TRANSIO
Qo(n + 1) = J Qo + Ko Qo
Qo( n + 1) = X Y Qo + ( X Y + Y Q1) Qo
Qo( n + 1) = X Y Qo + ( X Y Y Q1) Qo
Qo( n + 1) = X Y Qo + ( X + Y )(Y + Q1) Qo
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Qo( n + 1) = X Y Qo + X Y Qo + X Q1 Qo + Y Q1 Qo
Qo( n + 1) = X Y Qo ( n) + X Y Qo ( n) + X Q1( n) Qo + Y Q1( n) Qo
Q1(n + 1) = J1 Q1(n ) + K1 Q1
4) TABELA DE TRANSIO
EA
Q1(n) Qo(n)
0
0
0
1
1
0
1
1
X
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
Y
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
PE / Sada
Entradas X Y
0 0
0 1
1 0
0 0 /0
1 0 /1
0 1 /0
0 1 /0 1 1 /0
1 0 /0
1 0 /0
0 0 /0
1 1 /0
1 1 /0
1 0 /0
0 0 /1
Q1(n)
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
Qo(n)
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
J1
0
0
0
0
1
1
1
1
0
1
0
1
1
1
1
1
K1
0
0
0
0
1
0
1
0
0
1
0
1
1
1
1
0
1 1
1 0 /1
1 1 /0
0 0 /0
1 0 /1
Jo
0
0
0
0
0
0
0
0
1
1
1
1
0
0
0
0
Ko Q1(n+1) Qo(n+1)
0
0
0
0
0
1
0
1
0
0
1
1
0
1
0
0
1
1
1
0
0
1
1
0
1
0
1
1
1
0
1
1
1
1
0
0
0
1
0
0
1
1
1
0
0
1
0 (1)
0
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Q1* = X Q1 Qo + Y Q1 + X Y Q1 + Y Q1 Qo + X Q1 Qo + Y Q1 Qo
Qo* = X Y Qo + X Y Qo + X Q1 Qo + Y Q1 Qo
J 1 = X Qo + Y
J
0
0
1
1
K1 = Y Qo + X Y Qo
Jo = X Y
K
0
1
0
1
Q*
Q
0
1
Q
Ko = X Y + Y Q1
EA
A
B
C
D
PE / Z
Entradas X Y
0 0
0 1
A /0
C /1
B /0
D /0
C /0
A /0
D /0
C /0
1 0
B /0
C /0
D /0
A /1
1 1
C /1
D /0
A /0
C /1
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3.3.
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TABELA DE ESTADO
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28
EA
X=0
A
A
A
A
A
B
C
D
PE / Z
X=1
B
C
D
D
Z
0
0
0
1
EA
A
B
C
PE / Z
X=0
A /0
A /0
A /0
X=1
B /0
C /0
C /1
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3.5.
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Exerccio 1
Projete um circuito sequencial observando o diagrama de estados e atribuio.
Use a tabela de estado reduzida, com atribuio binria - Atribuio 1. Use flip flop
JK. Apresentar o circuito lgico.
J
0
1
X
X
K
X
X
1
0
Atribuio
1
001
010
011
100
101
Atribuio
2
000
010
011
101
111
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Est. Atual
A
0
0
0
0
0
0
1
1
1
1
B
0
0
1
1
1
1
0
0
0
0
Ent.
C
1
1
0
0
1
1
0
0
1
1
Prx.Estado
X
0
1
0
1
0
1
0
1
0
1
A
0
0
0
1
0
1
1
1
0
1
B
0
1
1
0
0
0
0
0
0
0
C
1
0
1
0
1
0
1
0
1
0
JA
0
0
0
1
0
1
X
X
X
X
KA
X
X
X
X
X
X
0
0
1
0
JB
0
1
X
X
X
X
0
0
0
0
KB
X
X
0
1
1
1
X
X
X
X
JC
X
X
1
0
X
X
1
0
X
X
KC
0
1
X
X
0
1
X
X
0
1
Sad
a
Y
0
0
0
0
0
0
0
1
0
1
AB
JA
00
01
11
10
00
X
X
X
CX
01 11
X
1
1
X
X
X
X
10
AB
X
X
JA = BX
AB
KB
00
01
11
10
00
X
X
X
00
X
X
CX
01 11
X X
1
1
X X
X X
CX
01 11
X X
X X
X X
10
X
1
X
X
AB
JC
00
01
11
10
00
X
1
X
1
CX
01 11
X X
X
X X
X
JC = x
CX
01 11
X
X
1
00
X
X
X
10
X
X
X
1
X
1
JB =
10
X
X
X
X
CX
01 11 10
X 1
X X X
X X X
JB 00
00 X
AB 01 X
11 X
10
KA = C X
KB = C + X
Y
00
AB 01
11
10
KA
00
01
11
10
AB
KC
00
01
11
10
00
X
X
X
X
CX
01 11 10
X 1
X 1
X X X
X 1
KC = X
10
Y = AX
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31
Exerccio 2
Repetir o exerccio nmero 1 com Atribuio 2. Apresentar o circuito lgico.
Diagrama de Estado da Atribuio 2
Prx.Estado
A
B
C
0
0
0
0
1
0
0
1
1
1
0
1
0
0
0
1
0
1
1
1
1
1
0
1
0
0
0
1
0
1
JA
0
0
0
1
0
1
X
X
X
X
Sada
Y
0
0
0
0
0
0
0
1
0
1
00
X
X
CX
01 11
1
X
X
10
X
1
JA = B + CX
K
A
00
AB 01
11
10
00
CX
01 11
X
X
X
X
X
X
X
X
KA = B x
X
X
10
JB
X
X
1
00
AB 01
11
10
00
CX
01 11
10
X
X
X
1
X
X
X
X
X
X
1
JB = C X
renes@ctlab.ufsm.br
X
X
X
KB
00
AB 01
11
10
00
X
X
X
CX
01 11
X
X
1
1
X
1
X
X
10
X
1
1
X
JC
00
AB 01
11
10
KB = X + C
Y
00
AB 01
11
10
00
1
X
X
32
CX
01 11
X
1
X
X X
X X
10
X
X
X
X
KC 00
00 X
AB 01 X
11 X
10 X
JC = B
00
CX
01 11
X
X
X
X
X
CX
01 11
X X
X
X
X
KC = x
10
X
1
1
Y = AX
Exemplo 3:
Um somador completo, conforme figura abaixo, recebe duas entradas externas
X e Y, a terceira entrada Z vem de uma sada de um flip flop D. A sada carry (vaium) transferida para o flip flop a cada pulso de clock. A sada externa S resulta da
soma de X, Y e Z. Assuma que X e Y varie aps a transio de descida do pulso de
clock.
Somador
Completo
Z
S
C
C
Q
D
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10
X
1
1
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Exemplo 4:
Projete um circuito sequencial com dois flip flops e uma entrada. Quando a
entrada for igual a 1, a sada do flip flop repete a seqncia 00, 01, 10. Quando a
entrada for igual a zero, eles repetem as seguintes seqncias: 11,10,01. Projete o
circuito com:
a) Flip flop tipo T
b) Flip Flop tipo D
Exemplo 5:
Projete um circuito com um flip flop e duas entradas conforme mostrado no
diagrama de temporizao abaixo. A sada do flip flop setada quando A=1 e B=0, e
limpada quando A=1 e B=1 e deixada no mesmo estado nos outros casos.
Clock
t
t
Exemplo 6:
Projete um circuito seqencial cujo diagrama de estados dado. Use flip flops
tipo RS.
11/ 0
00 / 0
01 / 1
10 / 1
01 / 0
10 / 0
11 / 1
00 / 1
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3.6.
34
BCD
00
01
10
11
One-Hot
0001
0010
0100
1000
Quase One-Hot
000
001
010
100
3.7.
TABELA DE TRANSIO
renes@ctlab.ufsm.br
EA
00
01
10
11
X=0
00
00
00
00
35
PE / Z
X=1
01
10
11
11
Z
0
0
0
1
PE / Z
X=0
X=1
0 0 /0
0 1 /0
0 0 /0
1 0 /0
0 0 /0
1 1 /1
TABELA DE EXCITAO
Y
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
Q1(n)
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
Qo(n)
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
J1
0
0
0
0
1
1
1
1
0
1
0
1
1
1
1
1
K1
0
0
0
0
1
0
1
0
0
1
0
1
1
1
1
0
Jo
0
0
0
0
0
0
0
0
1
1
1
1
0
0
0
0
Ko Q1(n+1) Qo(n+1)
0
0
0
0
0
1
0
1
0
0
1
1
0
1
0
0
1
1
1
0
0
1
1
0
1
0
1
1
1
0
1
1
1
1
0
0
0
1
0
0
1
1
1
0
0
1
0 (1)
0
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3.9.
36
J1
Jo
K1
Ko
Exemplo 1b
D1
Do
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37
DC = B
Prof. Jos Renes Pinheiro, Dr.Eng.
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38
DD = C
E o circuito fica:
D n+1 = D
Agora com um flip-flop tipo JK necessrio a realizao de um processo de
casamento entre as equaes de estado acima com a equao caracterstica do flipflop "JK" abaixo:
Q n+1 = J Q + K Q
equao do flip-flop JK
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39
Para o flip-flop A
JA = BCD + BC = BC ( D + 1)
JA = BC
KA = CD + C D = (C + D) (C + D )
KA = C D + D C
- Para o flip-flop B
B n+1 = ( AC + C D ) (B + B ) + AB C
B n+1 = A BC + ABC + BC D + BC D + AB C
B n+1 = ( AC + C D ) B + ( AC + C D + AC ) B
JB = AC + C D
KB = AC + C D + AC = ( A + C ) (C + D ) ( A + C )
KB = A (C + D )
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40
- Para o flip-flop C
C n+1 = B = B (C + C ) = B C + BC
JC = B
KC = B
-
Para o flip-flop D
D n+1 = D = 1 D + 0 D
Logo:
JD = K D = 1
Exemplo 3 - Resolva o exemplo 1a pelo mtodo de equaes de estado.
Tabela de Estado
X
0
0
0
0
1
1
1
1
EA
Q1 Q0
0 0
0 1
1 0
1 1
0 0
0 1
1 0
1 1
PE
Q1(n+1) Q0(n+1)
0
0
0
0
0
0
0
0
0
1
1
0
1
1
1
1
Z
0
0
0
0
1
1
1
1
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41
Equaes de Estado
Q 1n+1
X \ Q1Q0
0
1
0 0
0
0
0 1
0
1
1 1
0
1
1 0
0
1
0 1
0
0
1 1
0
1
1 0
0
1
Q1 n+1 = X Q 0 + X Q1
Q 0 n+1
X \ Q1Q0
0
1
0 0
0
1
Q 0 n+1 = X Q 0 + X Q1
Aplicando o mtodo de casamento para o flip-flop JK, temos:
Q1 n+1 = X Q 0 + X Q1
Q1 n+1 = X Q 0(Q 1 + Q 1) + X Q1
Q1 n+1 = X Q 0 Q 1 + X Q 0 Q1 + X Q1
Q1 n+1 = X Q 0 Q 1 + ( X Q 0 + X ) Q1
J1 = X Q0
K 1 = XQ0 + X = X (Q0 + 1)
K1 = X
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42
Q 0 n+1 = X Q 0 + X Q1
Q 0 n+1 = X Q 0 + X Q 1(Q 0 + Q 0)
Q 0 n+1 = X Q 0 + X Q1Q 0 + XQ 1Q 0)
Q 0 n+1 = ( X + XQ1) Q 0 + X Q1Q 0
J 0 = X + XQ1 = X (Q1 + 1)
J0 = X
K 0 = XQ1
Fazendo-se
as
substituies
necessrias na tabela 1.1 (os estados
D so trocados pelo estado B)
ainda existem estados idnticos como
podemos perceber na tabela 1.2. O
estados A e E podem ser
condensados em um nico estado A.
E.A
A
B
C
D
E
P.E.
X=0
B/0
C/0
D/1
C/0
D/0
P.E.
X=1
C/1
A/1
B/0
A/1
C/1
P.E.
X=0
B/0
C/0
B/1
P.E.
X=1
C/1
A/1
B/0
B/0
C/1
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43
Finalmente no h mais o que simplificar. A MSS original que possuia cinco estados e
necessitaria de trs flip-flops para ser implementada, ficou com apenas trs estados,
necessitando de apenas dois flip-flops. A tabela 1.3 corresponde a tabela 1.51simplificada ao
mximo.
Tabela 1.3: Tabela da verdade do exemplo 3.1. simplificada ao mximo.
E.A.
A
B
C
P.E.
X=0
B/0
C/0
B/1
P.E.
X=1
C/1
A/1
B/0
Note que na tabela 1.1. no foi possvel identificar a igualdade entre os estados A e
E. Algumas vezes isto acontece de tal forma que no possvel reconhecer estados iguais
pela simples anlise visual das tabelas da verdade. Nestes casos pode ser utilizada a tcnica da
partio para se efetuar a simplificao destas tabelas.
Nesta tcnica, todos os estados que conduzem as mesmas sadas so agrupados em
classes iguais. O nome dos novos estados ser formado pelo seu nome original e um nmero
que indica a classe a qual pertence este estado. A partir deste ponto, sempre que estados de
uma mesma classe conduzirem a prximos estados em classes diferentes, estes estados atuais
sero divididos em outras classes. Este procedimento repetido at que no existam mais
classes a serem criadas.
Exemplo 3.1: Simplifique a tabela 1.4 usando partio.
Tabela 1.4: Tabela da verdade de uma MSS hipottica.
E.A.
A
B
C
D
E
F
G
H
P.E.
X=0
B
D
G
H
G
G
D
H
P.E.
X=1
C
E
E
F
A
A
C
A
Z
X=0
0
0
0
0
0
1
0
0
Z
X=1
0
0
0
0
0
0
0
0
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E.A.
A1
B1
C1
D1
E1
F2
G1
H1
P.E. X=0
B1
D1
G1
H1
G1
G1
D1
H1
44
P.E. X=1
C1
E1
E1
F2
A1
A1
C1
A1
Como F2 faz parte da classe 2, a classe 2 ser formada apenas pelo estado F2 at o
fim da simplificao. Na classe 1, D1 conduz a estados de diferentes classes (com relao
aos demais estados da classe 1) ento far parte da classe 3.
E.A.
A1
B1
C1
D3
E1
F2
G1
H1
P.E.
X=0
B1
D3
G1
H1
G1
G1
D3
H1
P.E.
X=1
C1
E1
E1
F2
A1
A1
C1
A1
P.E.
X=0
B4
D3
G4
H1
G4
G4
D3
H1
P.E.
X=1
C1
E1
E1
F2
A1
A1
C1
A1
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E.A.
A5
B4
C5
D3
E5
F2
G4
H1
P.E.
X=0
B4
D3
G4
H1
G4
G4
D3
H1
45
P.E.
X=1
C5
E5
E5
F2
A5
A5
C5
A5
Nesta fase da simplificao no h mais o que mudar. Todos os estados de uma mesma
classe conduzem a estados de classes iguais. Logo, todos os estados que pertencem a uma
mesma classe so estados semelhantes e sero agrupados juntos. Ento retomaremos a tabela
1.8 substituindo seus estados por:
Estados A, C e E sero representados por
Estados B e G sero representados por
Estado D ser representado por
Estado F ser representado por
Estado H ser representado por
a
b
c
d
e
P.E.
X=0
b/0
c/0
e/0
b/1
e/0
P.E.
X=1
a/0
a/0
d/0
a/0
a/0
Note que todos os estados que pertencem a uma mesma classe conduzem a estados que
pertencem a mesma classe quando X=0 e quando X=1. Entretanto a classe 2 e a classe 5
conduzem a classe 4 quando X=0 e a classe 5 quando X=1 mas no so iguais pois suas
sadas so diferentes!
Estas inmeras tabelas de partio poderiam ter sido agrupadas lado a lado conforme
podemos ver na tabela 1.7.
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46
Tabela 1.7: Simplificao da tabela 1.4 colocando todas as tabelas de partio lado a lado.
C.S. quer dizer classe de sada e P.C.S. quer dizer prxima classe de sada.
E.A P.E. P.E. Z
.
X= X= X=
0
1
0
A
B
C
0
B
D
E
0
C
G
E
0
D
H
F
0
E
G
A
0
F
G
A
1
G
D
C
0
H
H
A
0
C.S
P.C.
S
X=1
C.S
P.C.
S
X=0
X=
1
0
0
0
0
0
0
0
0
P.C.
S
X=1
C.S
P.C.
S
X=0
1
1
1
1
1
2
1
1
1
1
1
1
1
1
1
1
1
1
1
2
1
1
1
1
P.C.
S
X=1
C.S
P.C.
S
X=0
1
1
1
3
1
2
1
1
1
3
1
1
1
1
3
1
1
1
1
2
1
1
1
1
1
4
1
3
1
2
4
1
4
3
4
1
4
4
3
1
1
1
1
2
1
1
1
1
5
4
5
3
5
2
4
1
Uma outra forma de fazer a simplificao por carta de implicao. Nesta carta so
evidenciadas todas as condies para que dois estados sejam iguais. Para exemplificar vamos
usar a mesma MSS usada anteriormente. A tabela 1.8 uma cpia da tabela 1.6.
Na carta de implicao montamos uma espcie de mapa onde so anotadas todas a
condies para que um estado seja igual a outro estado. Para isto construmos um mapa onde
na primeira coluna e na ltima linha so colocados os estados da MSS. Na interseo de cada
uma destas linhas e colunas so anotadas as condies para que estes estados sejam iguais.
Aos poucos surgiro condies que no podem ser satisfeitas o que impede a igualdade de
vrios estados. Estas impossibilidades vo sendo anotadas at que no existam mais. Neste
momento devemos anotar quais estados tem condio de serem iguais.
Tabela 1.8: Cpia da tabela 1.6.
E.A.
A
B
C
D
E
F
G
H
P.E.
X=0
B
D
G
H
G
G
D
H
P.E.
X=1
C
E
E
F
A
A
C
A
Z
X=0
0
0
0
0
0
1
0
0
Z
X=1
0
0
0
0
0
0
0
0
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47
Passo 1)
B
BD
CE
BG
CE
BH
CF
BG
AC
X
BD
CE
BH
AC
A
DH
AE
B
C
D
E
DG
DH
EF
DG
AE
X
GH
EF
AE
DG
CE
GH
AE
C
GH
AF
X
DH
CF
AF
DG
AC
GH
DH
AC
G
Passo 2)
B
DH
EF X
DG
AE
X
GH
EF X
AE
BD
CE
BG
CE
BH
CF X
BG
AC
X
GH
AF X
X
BD
CE
BH
AC
A
DH
AE
B
DG
CE
GH
AE
C
DH
CF X
AF
X
D
C
D
E
DG
X
DG
AC
GH
DH
AC
G
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48
BD
CE X
BG
CE
X
DG
X
X
BG
AC
X
DG
AE X
X
AE
BD
X
BH
AC
A
CE
DG
CE X
GH
AE
C
DG
AC X
GH
DH
AE X
B
DH
AC X
G
Nesta tabela constata-se que o estado D tambm no pode ser igual a nenhum outro
estado, todas as possibilidades de igualdade entre estados que dependam do estado D
tambm ficam impossibilitadas e so marcadas com um X.
Passo 4)
B
BG
CE
X
X
X
AE
BG
AC
X
CE
BH
AC X
A
GH
AE X
C
GH
X
E
D
E
Nesta carta nota-se que todas as combinaes que dependam da igualdade entre os
estados B e H ou entre os estados G e H ficam impossibilitadas e so marcadas com
um X.
No havendo mais nada para simplificar podemos dizer que todas as possibilidades
representam estados iguais. No nosso caso o estado A igual ao estado C e ao estado E
pois a interseo entre a coluna A e as linhas C e E no foram marcadas com X. Da
mesma forma podemos dizer que o estado C igual ao estado E, o que j era de se
esperar pois A igual a estes dois estados.
Prof. Jos Renes Pinheiro, Dr.Eng.
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49
a
b
c
d
e
4.
P.E.
X=0
b/0
c/0
e/0
b/1
e/0
P.E.
X=1
a/0
a/0
d/0
a/0
a/0
MEMRIAS
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50
Na figura acima tem-se um Latch (FLip-Flop D) com clock (gate) sensvel ao nvel.
O sinal de clock necessrio para escrever na memria, o dado de entrada (D 0 ) e o dado de
sada (Q 0 ). Para ler e escrever numa memria seriam necessrios muitos pinos, porm s
possivel lerou escrever, nunca ler e escrever simultaneamente. Pensando nisso
possvel diminuir pela metade o nmero de pinos de uma clula de memria com o esquema
abaixo.
No desenho acima,
um buffer tri-state. O pino central o controle: Se esta ativo
ento o buffer est funcionando, se no est ativo o buffer est em tri-state.
O pino
controla a funo do pino D 0 . Se D 0 for sada
est
em 1 (Ler - nvel alto) se D 0 entrada
est em 0 (Escrever - nvel baixo).
Para fazer memrias de vrios bits e vrios endereos, duas podem ser as estratgias de
arranjos dos latchs de memria: Arranjo em linha ou em matriz.
Em linha:
Memria de duas posies (endereos) por dois bits (dados).
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51
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52
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53
Neste exemplo, com duas memrias de 16 endereos e 4 bits, formamos uma memria
de 16 endereos e 8 bits.
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54
Nesta situao, VCC levado para D 0 atravs do dodo. A terra levada at D 1 pois
no h outra ligao em D 1 alm desta atravs do resistor.
Para fazer memrias ROM com vrios endereos basta usar um decodificador como
mostrado abaixo.
O mapa (com contedo e endereo) desta memria est representado na tabela abaixo.
Endereos
0
1
2
3
Contedo
5
0
F
A
PROM
Para fazer as memrias PROM, os fabricantes de memria colocaram dodos em todas
as intersees e em srie com eles foram colocados fusveis. Cada fusvel pode ser queimado
colocando um 0 no bit correspondente, no endereo selecionado.
Uma vez programadas as PROMs no podem ser reprogramadas pois os fusveis
queimados no podem ser restitudos.
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55
Tanto a ROM como a PROM podem ser colocadas em tri-state (como a RAM) por
meio de um pino de chip select. Pinos de leitura e escrita no existem pois os dados s
podem ser lidos.
No caso da PROM um sinal de 15V utilizado para queimar os fusveis desejados
programando a memria.
EPROM
Nas EPROMs, componentes especiais sensveis a luz ultravioleta foram criados, permitindo
que os dados gravados nesta PROMsejam apagados e reescritos. Com o tempo, os dados
podem vir a apagar, por isso, quando esta memria estiver com seus dados gravados, deve-se
fechar a entrada de luz com alguma fita opaca.
EEPROM
Numa evoluo das EPROMs, a EEPROM ou E2PROM pode ser apagada com um pulso
eltrico da ordem de 10 volts. Isto uma grande vantagem sobre as EPROMs pois o processo
de apagar a memria rpido (com luz ultra-violeta leva vrios minutos) e no requer
componentes especiais como lampada de ultra-violeta.
DRAM
So memrias RAMs dinmicas, ou seja, necessrio atualizar dados contidos nestas
memrias periodicamente num procedimento que conhecido como REFRESH.
As DRAMs so bem menores que as SRAMs pois 1 bit pode ser armazenado em um
nico capacitor, atravs do acionamento de um nico transistor, conforme o esquema abaixo.
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56
REFRESH
A operao de refresh depende muito da memria, na 41256 ela deve acontecer a cada
4 ms (pelo menos) e deve ser feita endereando-se metade das linhas da matriz de memria
(neste caso 256 linhas em 4 ms =15,6 ms/linha).
Como podemos ver pelo desenho s existem 9 linhas de endereo para os 256 Kbits de
memria, mas isto resolvido pelo sistema de endereo por linhas e colunas (RAS e CAS se
encarregam de indicar se o endereo do barramento e de linhas ou de colunas).
Um esboo de circuito para controlar estas memrias pode ser visto abaixo mas alguns
chips fazem isto para ns. O esquema abaixo utiliza a 4164 que possui 64 Kbits e 8 linhas de
endereo.
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57
OBS.: Com relao ao circuito acima, note que o endereo deve ser de 16 bits multiplexado
em palavras de 8 bits.
PLAS
So componentes capazes de gerar lgicas complexas com um nico chip. Estes
componentes tambm precisam ser programados funcionando de forma similar as PROM.
Hoje em dia existem uma infinidade de componentes deste tipo, capazes inclusive de conter
flip-flops, contadores e outros componentes mais complexos. Alguns destes PLAs possuem
internamente vrios circuitos independentes e completos que podem ser interligados de vrias
formas.
PLA Array Lgico Programvel e pode conter milhares de componentes internos,
algumas variantes existem e a programao pode ser feita na fabrica com mascaras especiais
ou com elementos fusveis ou com fios.
Abaixo vemos um exemplo simples de um circuito capaz de gerar qualquer lgica de 4
bits. Todas as entradas so ligadas em todas as portas AND e todas as portas so ligadas em
todas as portas OR.
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58
5.
Conversor Analgico/Digital
A tarefa de um conversor D/A a de transformar uma entrada digital numa sada analgica. A
fig. 10.1 ilustra a funo do conversor D/A. Um nmero binrio introduzido nas entradas
esquerda com uma tenso de sada correspondente direita. A tabela-verdade detalha um
conjunto de possveis entradas e sadas do conversor D/A.
8s 4s 3s 1s
Conversor
D/A
Fig.6.1
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Fila
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
D
( 8s )
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
Entrada Binria
C
B
A
( 4s )
( 2s )
( 1s )
0
0
0
0
0
1
0
1
0
0
1
1
1
0
0
1
0
1
1
1
0
1
1
1
0
0
0
0
0
1
0
1
0
0
1
1
1
0
0
1
0
1
1
1
0
1
1
1
59
Sada
Analgica
Vout
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
Consideremos a tabela-verdade acima para o conversor D/A. Se cada uma das entradas
for BAIXA, a tenso de sada ( Vout ) ser 0 V conforme definido na fila 1 da tabela. A fila 2
mostra apenas a entrada ( A ) DE 1s sendo ativada por uma ALTA. Com a entrada como
LLLH ( 0001 ), a sada do conversor D/A 1 V. A fila 3 mostra apenas a entrada B ativada (
0010 ). Isto produz uma sada de 2 V. A fila 5 mostra apenas a entrada C ativada ( 0100 ).
Isto produz uma sada de 4 V. A fila 9 mostra apenas a entrada D ( 1000 ) ativada,
produzindo uma sada de 8 V do conversor D/A. Notar que as entradas ( D, C, B, A ) so
ponderadas. A ponderao relativa de cada entrada dada como 8 para a entrada D, 4 para a
entrada C, 2 para a entrada B e 1 para a entrada A na fig. 10.1.
O conversor D/A consiste em duas partes funcionais. A fig. 10.2 mostra um diagrama em
blocos de um conversor D/A. O conversor dividido numa rede de resistores e num
amplificador de soma. A rede de resistores pondera adequadamente as entradas 1s, 2s, 4s e 8s,
enquanto o amplificador de soma escala a tenso de sada de acordo com a tabelaverdade.Tipicamente usa-se um amplificador operacional como o amplificador de soma num
conversor D/A.
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60
Entradas
Binrias
8s
D
4s 2s 1s
C B A
Conversor D/A
Sada
Analgica
Amplificador
de
soma
Rede de
resistores
V out
Fig. 5.2
R4
R3
R2
Amplificador de
soma
R1
Rf
Rede de resistores
Fig. 5.3
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61
Diversas circuitos para realizar a converso A/D esto disponveis, em quer em livros e
manuais. Destes conversores, apenas um deles realiza a converso diretamente. Este conversor
conhecido por Conversor Flash e muito rpido. As outras formas de converso utilizam
circuitos realimentados onde o valor digital (correspondente ao valor analgico) obtido pela
comparao do valor analgico com o valor digitalmente estimado para ele. Estes circuitos so
muito baratos, por outro lado so mais lentos visto que o valor digital da sada deve ser
adivinhado e isto leva tempo. Deste outro tipo de conversor podemos citar aqueles por
aproximao aritmtica, delta e geomtrica ou sucessiva.
1) Conversor FLASH
C3
C2
C1
D1
D0
1
1
1
0
1
1
0
0
1
0
0
0
0
0
1
1
0
1
0
1
Poderamos ter invertido as entradas dos operacionais bastando para isso trocar a lgica
do codificador com Prioridade.
Como caractersticas principais deste conversor temos:
1) muito rpido.
2) muito caro.
3) nmero reduzido de bits.
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2) Circuitos Realimentados:
Quando o sinal iniciar solicita uma converso, o bloco controlador amostra o sinal de
entrada, zera o contador, testa a sada do comparador. Se A>B incrementa contador at que
AB. Neste ponto o bloco controlador carrega o valor do contador para sada.
Como caracteristicas deste conversor temos:
2
1) tempo mdio de converso:
pulsos de clock onde o nmero de bits do
2
conversor. T Conv = 2 1
2) lento.
3) barato.
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A diferena deste circuito para o anterior que neste caso o contador no zerado no
incio da converso, o valor inicial para a estimativa da tenso analgica , ento, o valor
anterior da converso. Isto diminui (ou pelo menos deveria) o tempo mdio de converso haja
visto que os valores da tenso no devem mudar muito.
Como caracteristicas deste conversor temos:
2
1)tempo mdio de converso = 2 = 2 ( 2 ) onde o nmero de bits do conversor.
2
-Por aproximao geomtrica ou sucessiva.
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Quando o sinal Iniciar solicita uma converso, o bloco controlador amostra o sinal de
entrada e seta o F.F. mais significativo, se o valor analgico for maior ou igual ao obtido por
esta aproximao, o F.F. seguinte setado caso contrario , este F.F. (o mais significativo)
Zerado e o seguinte Setado. Este processo continua at a converso estar completa.
Quando isto ocorre o bloco controlador carrega o registradorcom o valor digital
correspondente a tenso de entrada analgica e o sinal de fim de converso gerado.
Em outras palavras, o que este conversor faz diminuir o nmero sempre ao meio para
estimar o valor da tenso de entrada, ao invz de ir incrementando um contador de 1 em 1
at acertar.
Caractersticas deste conversor:
1) tempo mdio de converso igual a (onde o nmero de bits da A/D).
2) dentre os mtodos realimentados, este o mais rpido.
Os conversores A/Ds apresentados at aqui so usados basicamente para processar
digitalmente sinais analgicos. Neste caso, inmeras amostragens so realizada
sucessivamente para que se possa acompanhar o sinal analgico. Em sistemas desta natureza,
existem basicamente duas abordagens:
a) as converses so realizadas o mais rapidamente possvel, uma aps a outra;
b) as converses so realizadas a intervalos de tempo regulares, a uma freqncia fixa.
Para trabalhar matemticamente com estes sinais, a segunda forma preferida porm
deve-se ter o cuidado de fazer a freqncia do sinal (freqncia de Niquisty) ser metade da
freqncia de amostragem. Quando amostramos sinais analgicos, devemos fazer a freqncia
de amostragem maior que duas vezes a maior freqncia contina no sinal amostrado.
Outra coisa que deve ser lembrada nestas situaes a importancia do Sample &
Hold. O Sample & Hold importante para que o valor analgico se mantenha constante
durante o tempo da converso, isto produz, valores confiveis na sada do A/D e valores
correspondentes a tenso de entrada no incio da converso.
Outros conversores, mais lentos, esto disponveis para outras aplicaes como
multimetros digitais, balanas eletrnicas, medidas de tempo, freqncia, velocidade e
distncia. Estes conversores sero vistos a seguir.
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Numa primeira etapa este conversor integra a tenso desconhecida da entrada por um
tempo fixo e conhecido, at que o bit mais elevado do contador troca a posio da chave na
entrada do circuito. Logo a seguir, feita uma integrao de uma tenso conhecida num tempo
desconhecido. Assim temos duas equaes e duas incgnitas. Podemos equacionar este
conversor da seguinte forma:
t = tempo de um pulso de clock.
= valor final da converso
1
V1 =
(entrada 2 n t )
RC
1
V2 =
( V t )
RC ref
V1 + V2 = 0
1
1
( Ventrada 2 n t ) =
( V t )
RC
RC ref
V
Ventrada = refn se Vref = 2 n
2
Ventrada =
Caracteristicas deste conversor:
1) lento
2)preciso
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Conversor
A/D
Fig. 5.1
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
Entrada
Analgica
Vin
0
0,2
0,4
0,6
0,8
1,0
1,2
1,4
1,6
1,8
2,0
2,2
2,4
2,6
2,8
3,0
Entrada Binria
D
C
B
A
( 8s ) ( 4s ) ( 2s ) ( 1s )
0
0
0
0
0
0
0
1
0
0
1
0
0
0
1
1
0
1
0
0
0
1
0
1
0
1
1
0
0
1
1
1
1
0
0
0
1
0
0
1
1
0
1
0
1
0
1
1
1
1
0
0
1
1
0
1
1
1
1
0
1
1
1
1
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67
O conversor A/D um contador crescente que entra em seqncia para cima de acordo
com a tabela-verdade at que a tenso correta seja alcanada. Se a tenso de entrada do
conversor A/D descrito na tabela-verdade for 2,95 V, a unidade atravessar 15 ciclos at que a
contagem do binrio 1111 seja alcanada e exibida. A anlise da operao do conversor A/D
consome tempo; no entanto, o circuito opera muito rapidamente baseado na freqncia do
clock de entrada. A freqncia do clock num conversor A/D pode ser mais do que 1 MHz.
Sadas binrias
D
Clock
Contador
mod-16
CLK
B
Entradas
A
Tenso analgica
desconhecida
B
Comp.
de
tenso
Conversor
D/A
A>B=1
B>A=1
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68
VS = R r I t
VS = R r (
Rr
chave na massa
VCC(4n 2 + 2 n 1 + n 0 ) onde n i = { 01-chave
em VCC
R
K
R
VS = VCC r 2 C n i para K bits.
R i= 0
VS =
O circuito das chaves, no exemplo anterior, poderia ser substituido diretamente pelas
entradas digitais e neste caso VCC corresponderia ao nvel lgico 1 destes circuitos digitais.
Entretanto, como sabemos, a sada digital zero (0) ou um (1) no corresponde a tenses
com valores exatos como +5V ou +0V. Existe uma faixa de valores possveis para 1 lgico e
0 lgico que podem vir a produzir tenses analgicas diferente da desejada.
Para evitar este tipo de problema podemos usar transistores funcionando como chave
(aberto ou saturado) para comutar uma tenso fixa a cada entrada do circuito somador como
mostrado no exemplo a seguir.
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2) Redes R-2R
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70
=0
n = 10- bit
bit =1
No primeiro mtodo (correntes ponderadas) de converso apresentado, o valor dos
resistores deve ser muito diferente, no caso de um resistor R = 10 e um conversor de 12 bits,
precisaremos usar resistores de valores 4096 vezes maiores ou menores
10
(
10 ou de 10 - 40K)!
4096
Isto faz com que as correntes tambm tenham esta diferena ou seja, um erro de alguns
porcentos na maior corrente pode produzir um erro bem grande no valor final da converso.
No segundo mtodo (rede R-2R) necessrio resistores de valores casados, para que
tambm no hajam erros significativos, no valor da tenso analgica de sada. Isto pode ser
contornado com o uso de resistores integrados.
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6.
71
Bibliografia
KLEITZ, W. Digital Electronic - A Practical Approach, Editora Prentice Hal, Upper
Saddle River, New Jersey, 1996.
Data sheet Flip Flop 54/7476, LS76
Software MAX+PLUSSII, Verso 7.0 Student
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