Chapter V

Digital Cells Design

-  Basic cells design
-  Complex cells design
 NAND de 3 entradas

NAND3com
NAND 3 entradas
inputs Inversor
"Delay com atraso
equivalent" inverter
equivalente

Pull down <=> 3 on Pull up <=> 1 on

βp βp βp

Y βp

A βn

B βn βn/3

C βn
 NAND de 3 entradas

NAND
NAND 3com 3 entradas
inputs

βp βp βp
Usar os transítores mais
próximos da saída para
Y Use
os transistors
sinais de entrada em
close
que to the output
se pretende menor
for critical
tempo signals
de propagação
A βn
Bulk
Efeito effect
de corpo
B βn Capacidades
Stray parasitas
capacitance

C βn
 NAND de 3 entradas

Bad: high straygrande

Má solução: A
capacitance and
capacidade
large area parasita
e área B

Boa solução:
Good: minimum
capacidade
stray capacitacee áreas
mínimas
and small area

Dreno e
Shared
fonte
source/drain
partilhados
diffusions Minimum
Distância
distance
mínima
 NOR de 2 entradas

NOR
A B Y
0 0 1
0 1 0
1 0 0
1 1 0

B
 Inversor com saída Tri-State

Tri-state inverter VDD

A Y

E E

A Y

E Y
0 high Z
1 A
Multiplexers de duas entradas

Solução com tri-state buffers

S Y

~S
 Multiplexers de duas entradas

Solução com função lógica

Y = S.A + S.B

Y = S.A + S.B = (S.A).(S.B)

A
S
Y
~S
B
Multiplexers de duas entradas

Solução analógica
Multiplexer

S Y
S Y 0 A
1 B

S
?????
 XOR

Exclusive OR
A
Y

A B Y
0 0 0
0 1 1
1 0 1
1 1 0

B
????
 AOI de 4 entradas

AOI
"0"
by “0”

A B (A+B)
activados pelo
PMOS activated

Pull up

(A+B) (C+D) (AB)(CD) AB+CD

C D (C+D)
"1" PMOS

Y
The NMOS pull-down => inversion
by“1”

A C
pelo

(AB)
Pull down
activated
NMOS activados

AB + CD AB + CD
B D (CD)
NMOS
 AOI de 4 entradas

AOI
"0"
by “0”

A B (A+B)
activados pelo
PMOS activated

Pull up

(A+B) (C+D) (AB)(CD) AB+CD

C D (C+D)
"1" PMOS

Y
The NMOS pull-down => inversion
by“1”

A C
pelo

(AB)
Pull down
activated
NMOS activados

AB + CD AB + CD
B D (CD)
NMOS
 Chapter V

Digital Cells Design

-  Basic cells design
-  Complex cells design
 “Leitura” de portas CMOS

AOI
"0"“0”
pelo

A B (A+B)
activadosby
PMOSactivated

Pull up

(A+B) (C+D) (AB)(CD) AB+CD

C D (C+D)
“1” PMOS

Y O pull down NMOS: a sua activação provoca “0” na saída,

by "1"

The NMOS
assim, pull-down
Y corresponde => inversion
à expressão da sua activação negada
activatedpelo

A C (AB)
Pull down
NMOSactivados

AB + CD AB + CD
B D (CD)
NMOS
 Projecto de portas CMOS

Compound gate AB
Y 00 01 11 10
NMOS activated by "1" PMOS activated by "0"

A 00 1 1 1 1

CD 01 1 0 0 0
Pull up

D D+ABC
B
11 0 0 0 0

10
01 1 1 1 1
C
Y Y = D (A + B + C) AB
Y 00 01 11 10
D
Pull down

00 1 1 1 1
D (A + B + C)
A B C CD 01 1 0 0 0

11 0 0 0 0

01
10 1 1 1 1
 Projecto Físico de Células Complexas

Objectivo: ordenar as entradas por forma a realizar,

se possível, uma única difusão n+ e uma única
difusão p+

p+
Y = f(A,B,C,...)
...

n+

Minimizar: área Si e capacidades parasitas Nem sempre possível

 Projecto Físico de Células Complexas

Uma só difusão n+? Uma só difusão p+?

Uma mesma ordenação de variáveis?
Que ordenação de regiões n+ ou p+?

1. Grafo Lógico

Nós (circuito) Nós (grafo)

Transistores Arcos (grafo)
(nome: variável
de controlo)

2. Identificação dos caminhos de Euler

Projecto Físico de Células Complexas: Exemplo

Exemplo: Y = ~(A.B.C + D)

Grafo PU (Pull-Up) Grafo PD (Pull-Down)

A Y
VDD
A B C X
B D
W Z
D
Y C
VSS

Caminhos de Euler: caminho que passa por todos os nós

do grafo, de forma que cada arco só é percorrido uma vez
 Projecto Físico de Células Complexas

2. Caminhos de Euler (cont.)

Regra: pode construir-se uma pista ininterrupta de difusão

(n+ ou p+) se existir um caminho de Euler no correspondente
grafo (PD ou PU). A ordem das variáveis é a dos arcos desse
caminho. Se existir em ambos os grafos (PU e PD) e se a ordem
for a mesma, o caminho de Euler diz-se consistente e podem
construir-se 2 pistas ininterruptas (n+ e p+).
 Exemplo (cont.)

Exemplo: Y = ~(A.B.C + D) Uma solução possível

Grafo PU (Pull-Up) Grafo PD (Pull-Down)

A Y
VDD
A B C X
B D
W Z
D
Y C VSS

D A B C D A B C
Partida: Y, chegada: VDD Partida: VSS, chegada: VSS
 Exemplo (cont.)

Exemplo: Y = ~(A.B.C + D) Outra solução possível

Grafo PU (Pull-Up) Grafo PD (Pull-Down)

A Y
VDD
A B C X
B D
W Z
D
Y C VSS

A B C D A B C D
Partida: VDD, chegada: Y Partida: Y, chegada: Y
 Exemplo (cont.)

Exemplo: Y = ~(A.B.C + D) (cont.)

VDD

W
Nó Y:
- 1 dif. P+, 2 dif
Y N+
Nó W:
X Z
- 2 dif. P+
A B C D
VSS
 Projecto Físico de Células Complexas

Implantação de ligações nas difusões n+ e p+:

Para cada região (p+ ou n+), o percurso no caminho de Euler

na rede (de ‘pull-up’ ou de ‘pull-down’) desde o nó de partida
até ao nó de chegada corresponde às ligações das sucessivas
áreas de difusão, da esquerda para a direita no ‘layout’.

Análise comparativa de soluções:

Para a mesma área de implantação, pode minimizar-se a

capacidade parasita do nó de saída da porta lógica associada
às junções n+/subs. e p+/poço N por minimizar o número de
vezes que, nos caminhos de Euler consistentes, se visita esse
nó de saída (partida, chegada ou trânsito).
 Exemplo (cont.)

Exemplo: Y = ~(A.B.C + D) (cont.)

VDD

W Nó Y:
- 1 dif. P+, 1 dif N+

Y Nó W:
- 2 dif. P+
X Z
Nós X e Z:
D A B C - 1 dif. N+
VSS