IAC Aula25 MIPS-Multicycle1

16/06/2021
μArquitetura MIPS Multicycle: I

Performance Single-cycle
Caminho Crítico de Execução:
Período Mínimo de Clock
Tempo de Execução
μArquitetura Multicycle (MC)
Limitações do Single-cycle
Multicycle versus Single-cycle
Von Neumann: Memória única
Reutilização da ALU
Datapath Multicycle
Elementos de Estado
Execução de instruções:
Acesso à Memória: lw e sw
tipo-R (add) e branch (beq)
A. Nunes da Cruz / DETI - UA Junho / 2021
Performance SC (1) - Caminho Crítico e TC,Min (1) - lw

• Num processador Single-cycle todas as instruções executam
num único ciclo de clock.
• O período mínimo do clock (TC,Min) é limitado pelo caminho
crítico de execução da instrução lw (ilustrado no diagrama
abaixo com a linha azul tracejada). T C, Min
PCSrc RegWrite RegDst ALUSrc ALUControl2:0 Branch MemWrite MemToReg
CLK 010 CLK

CLK 1 0
0 (add)
SrcA 1
Instr 25:21 WE3 Zero WE
0 PC A1 RD1
A RD 0
ALU
1 1 ALUResult ReadData
A RD 1
Instruction 20:16
A2 RD2 0 SrcB Data
Memory
A3 1 Memory
Register WriteData
WD3 WD
File 0
20:16
0
15:11
1
WriteReg4:0
+
SignImm
4 15:0 Sign Extend <<2
PCBranch
+
PCPlus4
Result
TC,Min limitado pelo caminho crítico (lw)

© A. Nunes da Cruz IAC - MIPS - Multicycle: Datapath 1/26
1
16/06/2021
Performance SC (2) - Cam. Crítico: TC1 (2) - Fetch+Decode

1. No flanco ascendente do clock, PC carrega um novo endereço.
2. A instrução é lida da Memória de Instruções.
3. O operando SrcA é lido do Banco de Registos e em paralelo o
valor imediato é estendido em sinal e selecionado, pelo multi-
plexer ALUSrc, como SrcB da ALU.
CLK 010 CLK

CLK 1 0
0 (add)
SrcA 1
PC' Instr 25:21 WE3 Zero WE
0 PC A1 RD1
A RD 0
ALU
A RD 1
Instruction 20:16
A2 RD2 0 SrcB Data
Memory
A3 1 Memory
Register WriteData
WD3 File WD
0
20:16
0
15:11
1
WriteReg4:0
+
SignImm
PCBranch
+
PCPlus4
Result
TC1 : CLK to InstrMem to RegisterFile to ALU

Performance SC (3) - Cam. Crítico: TC2 (3) - Exec+Data+Wb

4. A ALU soma SrcA com SrcB e calcula o endereço (ALUResult).
5. Deste endereço é lido ReadData da Memória de Dados.
6. O multiplexer MemToReg seleciona ReadData.
7. O Result apresenta-se à entrada do RF, respeitando o tempo
de setup, para ser escrito no próx. flanco ascendente do clock.
CLK 010 CLK

CLK 1 0
0 (add)
SrcA 1
25:21 WE3 Zero WE
0 PC' PC Instr A1 RD1 0
A RD
ALU
A RD 1
Instruction 20:16
A2 RD2 0 SrcB Data
Memory
A3 1 Memory
Register WriteData
WD3 WD
File 0
20:16
0
15:11
1
WriteReg4:0
+
SignImm
PCBranch
+
PCPlus4
Result
TC2 : ALU to DataMem to Mux to RegisterFile TC1 + TC2 = TC,Min -->

2
16/06/2021
Performance SC (4) - Caminho Crítico e TC (4) - TC,Min

• Período Mínimo de Clock, TC,Min:
TC1 TC2
Tc,Min = tpcq_PC + tmem + max( tRFread, tsext + tmux) + tALU + tmem + tmux + tRFsetup
Em geral, os limites são impostos pelas Memórias, Banco de Registos e
ALU; assim, a expressão anterior pode ainda ser simplificada:
Tc,Min = tpcq_PC + 2tmem + tRFread + tALU + tmux + tRFsetup
CLK 010 CLK

CLK 1 0
0 (add)
SrcA 1
Instr 25:21 WE3 Zero WE
0 PC A1 RD1
A RD 0
ALU
A RD 1
Instruction 20:16
A2 RD2 0 SrcB Data
Memory
A3 1 Memory
Register WriteData
WD3 WD
File 0
20:16
0
15:11
1 TC, Min
WriteReg4:0
+
SignImm
PCBranch TC1
+
PCPlus4
TC2
Result
Performance SC (5) - Caminho Crítico e TC (5): lw timing

Clk
Clk-to-q
Antigo PC Novo PC
Tempo de Acesso da memória de Instruções
Antiga Instrução Nova Instrução = (Op, Rs, Rt, Rd, Funct, Imm)
Atraso da Lógica de Contolo
Antigos Valores dos Sinais de Controlo Novos Valores dos Sinais de Controlo (ALUSrc, MemToReg ,ALUOp, …)
Tempo de Acesso do Banco de Registos

Antigo Valor SrcA Novo Valor SrcA = Register(Rs)
Atrasos do Sign-Extender e do Mux ALUSrc

Antigo Valor SrcB Novo Valor SrcB = sign-extend(Imm16)
Atraso da ALU
Antigo Resultado da ALU Novo Resultado da ALU = Address
Tempo de Acesso da Memória de Dados
Antigo Valor de Saída da Memória de Dados Novo Valor da Mem.
Instante
Atraso do Mux MemToReg + SetupRF time + Clock skew da Escrita
no RF
TC1 TC2
TC, Ciclo de Clock
3
16/06/2021
Performance SC (6) - Tempo de Execução (1) - Definição

Tempo de Execução de um Programa
Tempo de Execução = #Instruções x (Ciclos/Instrução) x

(Segundos/Ciclo)
= #Instruções x CPI x TC
Segundos #Instruções Ciclos Segundos

TEXEC = = x x
Programa Programa Instrução Ciclo
• #Intruções/Programa: Número de Instruções para completar a tarefa

• Ciclos/Intrução: CPI: Ciclos/Instrução (=1 no Single-cycle!)
• Segundos/Ciclo: TC, Período de Clock (1/Frequência)
➢ Segundos/Programa : TEXEC : Tempo de espera para executar a tarefa
Performance SC (6) - Tempo de Execução (2) - Exemplo

Elemento Parâmetro Atraso (ps)
Register clock-to-Q tpcq_PC 30
Register setup tsetup 20
Multiplexer tmux 25
ALU tALU 200
Memory read tmem 250
Register file read tRFread 150
Register file setup tRFsetup 20
Tc,Min = tpcq_PC + 2tmem + tRFread + tALU + tmux + tRFsetup

= [ 30 + 2(250) + 150 + 200 + 25 + 20 ] ps
= 925 ps (Fc,Max = 1.08 GHz)
Em geral, estes atrasos são dependentes da tecnologia usada (e.g., CMOS, BiCMOS) para imple-
mentar a lógica.
4
16/06/2021
Performance SC (7) - Tempo de Execução (3) - Exemplo

Qual o tempo de execução dum programa com 100
mil milhões de instruções, num CPU Single-cycle?
Tempo de Execução = #Instruções x CPI x TC

= 0.1 × 1012 x (1) x 925 × 10-12 s
= 92.5 segundos
CPI = 1
Tc = 925 ps
Multicycle MIPS (1) - Limitações Single-cycle

Basicamente, três pontos fracos:
1. Requere um período de clock suficientemente longo,

para acomodar a instrução com o maior tempo de exe-
cução (lw), não obstante a maioria das instruções ter
um tempo de execução mais curto.
2. Usa dois somadores e uma ALU.
3. Usa memórias separadas para instruções e dados

(i.e., a arquitetura de processador é do tipo Harvard).
Hoje em dia, a maioria dos computadores usa uma memória única

para instruções e dados (i.e., arquitetura Von Neumann).
5
16/06/2021
Multicycle MIPS (2) - SC vs MC: Modo de Execução

Ideia: Dividir a execução em múltiplos ciclos de clock
Single-cycle
Multicycle
• Single-cycle: todas as instruções ocupam o mesmo tempo de execução.

• Multicycle: as instruções ocupam um tempo de execução variável (no
diagrama é usado um clock 4 vezes mais rápido). Consegue-se, deste
modo, uma maior taxa-média de execução de instruções-por-segundo
(ou throughput).
Admitamos que é possível dividir a execução (SC) em múltiplas fases (max. 5):
fetch, decode, operação na ALU, acesso à memória (dados) e escrita no RF... -->
Multicycle MIPS (3) - SC vs MC: lw timing

CLK
PC 0x400000
lw timing:
I. Mem
Instruction Memory Output
num CPU Singlecycle
data
(Rs), (Rt) ALU Inputs
D. Mem ALUResult (Address)

addr
D. Mem Data Memory Output
Data
fetch decode execute memory writeback (RF) Write

Substitiu-se o longo
Occurs ciclo de CLK por 5
mais curtos.
CLK
fetch decode execute memory Writeback (RF) lw timing:

PC 0x400000 0x400004
num CPU Multicycle
IR Instruction in IR
A, B ALU Calculates address
ALUOut ALU Output (Address) IR, Data, A, B, e

D. Mem
Data
Data Memory Output ALUOut são registos
Write
Data writeback
Occurs
auxiliares.
Esta decomposição em ciclos mais curtos, vai permitir a execução mais rápida de instruções que
não exijam as 5 fases; Exemplos: beq só precisa de 3 ciclos e as instruções de tipo-R só de 4 ciclos.
6
16/06/2021
Multicycle MIPS (4) - μArquitecturas SC vs MC

• Single-cycle
+ simples
- tempo de ciclo limitado pela instrução mais longa (lw)
- usa uma ALU, dois somadores e duas memórias
• Multicycle
+ frequência de clock mais elevada
+ as instruções mais simples executam mais rápido
+ reutilização de hardware (caro) em ciclos distintos:
usa uma única Memória e uma única ALU
- Unidade de Controlo mais complexa:
máquina de estados (FSM)
• Fases de design iguais: datapath + control

MC Datapath (1) - Elementos de Estado - Uma só Memória

Substituição das duas memórias de Instruções e Dados
por uma única*
• Não era possível na implementação Single-cycle
(As instruções e os dados são necessários durante o
mesmo ciclo de clock).
• Agora, a mesma memória pode ser (re)usada se
necessário (O fetch da Instrução e o acesso aos Dados
são feitos em ciclos de clock distintos).
CLK CLK
CLK
WE WE3
PC' PC A1 RD1
RD
EN A A2 RD2
Instr / Data
Memory A3
Register
WD
File
WD3
*A arquitetura de Von Neumann substitui a arquitetura de Harvard.

7
16/06/2021
MC Datapath (2) - lw Fetch - Registo Instr

Passo 1: Leitura da Instrução (Fetch)
IRWrite
CLK CLK
CLK CLK
WE Instr WE3
PC' PC A1 RD1
b A
RD
A2 RD2
EN
Instr / Data
Memory A3
Register
WD
File
WD3
1. Usa-se um novo registo de Instrução* para reter a instrução,

por forma a poder ser usada nos ciclos seguintes.
*Instr - É um registo não acessível ao programador, designado por 'non-architectural'
(contráriamente ao que acontece com os registos do RF e mesmo com o PC).
Este tipo de registos são colocados nas saídas dos elementos funcionais para possibilitar
o acesso aos valores (endereços/dados) do respectivo elemento nos ciclos seguintes.
MC Datapath (3) - lw Leitura do Operando - Registo A

Passo 2: Leitura do operando do Register File (RF)
IRWrite
CLK CLK CLK

CLK CLK
WE 25:21 WE3 A
PC' PC Instr A1 RD1
b A
RD
A2 RD2
EN
Instr / Data
Memory A3
Register
WD
File
WD3
2. Insere-se mais um registo adicional (A), para reter o valor de

rs (vai ser necessário no ciclo seguinte).
8
16/06/2021
MC Datapath (4) - lw Obtenção do Offset de Endereço

Passo 3: Extensão do sinal do valor Imediato
IRWrite
CLK CLK CLK

CLK CLK
WE 25:21 WE3 A
PC' PC Instr A1 RD1
b A
RD
A2 RD2
EN
Instr / Data
Memory A3
Register
WD
File
WD3
SignImm
15:0 Imm
Sign Extend
3. Converte-se o valor Imm16 em SignImm32
31:26 25:21 20:16 15:0

35 rs rt imm lw rt,imm(rs)
MC Datapath (5) - lw Cálculo do Endereço - Reg. ALUOut

Passo 4: Cálculo do endereço de memória
IRWrite ALUControl2:0
CLK CLK CLK

CLK CLK
WE 25:21 WE3 A SrcA CLK
PC' PC Instr A1 RD1
b RD
ALU
A A2 RD2 ALUResult
EN
Instr / Data SrcB
Memory A3 ALUOut
Register
WD
File
WD3
SignImm
15:0
Sign Extend
4. Na ALU soma-se o endereço base SrcA ao SrcB, para obter o

endereço de memória em ALUResult (Endereço = A + SignImm).
➢ Insere-se um novo registo* (ALUOut) na saída da ALU.
*O registo ALUOut é necessário devido à partilha da ALU para várias funções. Dependendo
da instrução, o seu valor pode ser enviado ou para a memória (lw/sw) ou para o RF (tipo-R).
9
16/06/2021
MC Datapath (6) - lw Ler Valor da Memória - Reg. Data

Passo 5: Leitura do valor da Memória
IorD IRWrite ALUControl2:0
CLK CLK CLK

CLK CLK
PC' PC Instr A1 RD1
b 0 RD
ALU
A EN A2 RD2 ALUResult
1
Instr / Data SrcB
Memory CLK A3 ALUOut
Register
WD
Data File
WD3
Os multiplexers aparecem nos
diagramas, à maneira que vão
15:0
SignImm sendo necessários!
Sign Extend
5. Insere-se um multiplexer em frente da entrada de endereço

da memória (A), para selecionar o PC ou ALUOut.
➢ O Fetch (I) ou Acesso a Dados (D) é controlado pelo novo sinal (IorD).
➢ O valor lido (RD) é colocado noutro registo (Data).
Normalmente, a memória está segmentada: zona de instruções e zona de dados, etc.
MC Datapath (7) - lw Escrever valor no RF

Passo 6: Escrita no Banco de Registos
IorD IRWrite RegWrite ALUControl2:0
CLK CLK CLK

CLK CLK
PC' PC Instr A1 RD1
b 0 RD
ALU
Adr ALUResult ALUOut

A EN A2 RD2
1
Instr / Data SrcB
20:16
Memory CLK A3
Register
WD
Data File
WD3
SignImm
15:0
Sign Extend
6. O valor lido da memória (Data) é escrito (RegWrite=1) no

registo rt (Instr20:16) do Banco de Registos.
31:26 25:21 20:16 15:0

35 rs rt imm lw rt,imm(rs)
10
16/06/2021
MC Datapath (8) - lw - Cálculo de PC'

Passo 7: Calculo do PC'
PCWrite IorD IRWrite RegWrite ALUSrcA ALUSrcB1:0 ALUControl2:0
CLK CLK CLK

CLK CLK
0 SrcA
WE 25:21 WE3 A CLK
PC' PC Instr A1 RD1 1
b 0 RD
ALU
Adr ALUResult ALUOut
EN A EN A2 RD2 00
1 SrcB
Instr / Data 4 01
20:16
Memory CLK A3 10
Register
WD 11
Data File
WD3
ALUSrcB1:0: Seleciona 4 ou SignImm
como SrcB (As restantes entradas
SignImm serão usadas mais adiante).
15:0
Sign Extend
7. PC' = PC + 4. A soma é feita usando a mesma ALU (já usada

no cálculo do endereço), mas em ciclos distintos.
➢ O novo sinal de controlo PCWrite (Enable do registo PC) permite a
atualização do PC só em determinados ciclos de clock.
MC Datapath (9) - sw versus lw - Registo B

Passo 5: Escrita do valor de rt (B) na Memória
PCWrite IorD MemWrite IRWrite RegWrite ALUSrcA ALUSrcB1:0 ALUControl2:0
CLK CLK CLK

CLK CLK
0 SrcA
WE 25:21 WE3 CLK
PC' PC Instr A1 RD1 A 1
b 0 RD
ALU
20:16
EN A EN A2 RD2 B 00 ALUResult
1
Instr / Data 4 01 SrcB
20:16
Memory CLK A3 10 ALUOut
Register
WD 11
Data File
WD3
SignImm
15:0
Sign Extend
5. Comparando sw com lw, e neste mesmo ciclo de clock:

➢ O valor de rt está no novo registo B (também foi lido no Passo 2)
➢ Escreve B na memória fazendo MemWrite =1 com A=ALUOut
31:26 25:21 20:16 15:0
43 rs rt imm sw rt,imm(rs)
11
16/06/2021
MC Datapath (10) - tipo-R

• Usa os registos rs e rt como operandos
PCWrite IorD MemWrite IRWrite RegDst MemToReg RegWrite ALUSrcA ALUSrcB1:0 ALUControl2:0
CLK CLK CLK

CLK CLK
0 SrcA
WE 25:21 WE3 A CLK
b 0 RD
ALU
Adr 20:16 B ALUResult
EN A EN A2 RD2 00
1
Instr / Data 20:16 4 01 SrcB
0
Memory 15:11
A3 10 ALUOut
CLK 1 Register
WD 11
0 File
Data WD3
1
SignImm add rd,rs,rt

15:0
Sign Extend
1. Executa a operação aritmética/lógica (resultado em ALUOut)

2. Escreve o resultado no registo rd (RF), RegDst=1.
➢ O multiplexer MemToReg está, agora, em frente de WD3 do RF.
MC Datapath (11) - branch beq rs,rt,imm
1. Calcula o endereço-alvo: BTA = (SignImm32 << 2) + (PC+4)

PCEn
IorD MemWrite IRWrite RegDst MemToReg RegWrite ALUSrcA ALUSrcB1:0 ALUControl2:0 Branch PCWrite PCSrc
1 1
CLK CLK CLK

CLK CLK
0 SrcA
WE 25:21 WE3 A Zero CLK
b 0 RD 0
ALU

EN A EN A2 RD2 00 1
1
Instr / Data 20:16 4 01 SrcB (BTA)
0
Memory 15:11 A3 10 ALUOut
CLK 1 Register
WD 11
0 File
Data WD3
1
<<2 Branch: deteta a
instrução beq.
SignImm
15:0
Sign Extend
2. Compara o valor dos registos rs e rt (Zero=1 se igual) e faz PCSrc=1

(A comparação reutiliza a ALU num ciclo posterior; não está visível no diagrama).
➢ O PC tanto pode ser atualizado (PCEn) por PCWrite ou por Branch.
➢ O novo multiplexer PCSrc escolhe o valor de PC′.
As duas operações (BTA e comparação de rs e rt ) são feitas em ciclos diferentes! Ver FSM (beq).
12
16/06/2021
MC Datapath (12) - Completo*
CLK
PCWrite
Branch PCEn
IorD Control PCSrc
MemWrite Unit ALUControl2:0
IRWrite ALUSrcB1:0
31:26 ALUSrcA
Op
5:0 RegWrite
Funct
MemToReg
RegDst
CLK CLK CLK
CLK CLK
0
WE 25:21 WE3 A Zero CLK
PC' PC Instr A1 RD1 1 SrcA 0
0 RD
ALU
EN A EN A2 RD2 00 1
1
Instr / Data 20:16 4 01 SrcB
0
Memory 15:11 A3 10 ALUOut
CLK 1 Register
WD 11
0 File
Data WD3
1
<<2
SignImm
15:0
Sign Extend
*Mas com um ISA limitado a: lw, sw, tipo-R e beq.

MC Datapath (13) - Completo - com lw timing

CLK
fetch decode execute memory Writeback (RF)
PC 0x400000 0x400004
IR Instruction in IR
A, B ALU Calculates address
ALUOut ALU Output (Address)
D. Mem Data Memory Output

Data
Data writeback
13
16/06/2021
A seguir: Unidade de Controlo MC: FSM
Control
MemToReg
Unit
RegDst
IorD Multiplexer
PCSrc Selects
Main ALUSrcB1:0
Controller
Opcode5:0 (FSM) ALUSrcA
IRWrite
MemWrite
PCWrite Enables
Branch
RegWrite
ALUOp1:0
ALU
Funct5:0 ALUControl2:0
Decoder
14

IAC Aula25 MIPS-Multicycle1

Enviado por

Dados do documento

Título original

Direitos autorais

Formatos disponíveis

Compartilhar este documento

Compartilhar ou incorporar documento

Opções de compartilhamento

Você considera este documento útil?

Este conteúdo é inapropriado?

Direitos autorais:

Formatos disponíveis

IAC Aula25 MIPS-Multicycle1

Enviado por

Direitos autorais:

Formatos disponíveis

16/06/2021

μArquitetura MIPS Multicycle: I

Performance SC (1) - Caminho Crítico e TC,Min (1) - lw

PCSrc RegWrite RegDst ALUSrc ALUControl2:0 Branch MemWrite MemToReg

CLK 010 CLK

TC,Min limitado pelo caminho crítico (lw)

Performance SC (2) - Cam. Crítico: TC1 (2) - Fetch+Decode

CLK 010 CLK

TC1 : CLK to InstrMem to RegisterFile to ALU

Performance SC (3) - Cam. Crítico: TC2 (3) - Exec+Data+Wb

CLK 010 CLK

TC2 : ALU to DataMem to Mux to RegisterFile TC1 + TC2 = TC,Min -->

Performance SC (4) - Caminho Crítico e TC (4) - TC,Min

CLK 010 CLK

© A. Nunes da Cruz IAC - MIPS - Multicycle: Datapath 4/26

Performance SC (5) - Caminho Crítico e TC (5): lw timing

Tempo de Acesso da memória de Instruções

Atraso da Lógica de Contolo

Tempo de Acesso do Banco de Registos

Atrasos do Sign-Extender e do Mux ALUSrc

Tempo de Acesso da Memória de Dados

Antigo Valor de Saída da Memória de Dados Novo Valor da Mem.

© A. Nunes da Cruz IAC - MIPS - Multicycle: Datapath 5/26

Performance SC (6) - Tempo de Execução (1) - Definição

Tempo de Execução = #Instruções x (Ciclos/Instrução) x

Segundos #Instruções Ciclos Segundos

• #Intruções/Programa: Número de Instruções para completar a tarefa

Performance SC (6) - Tempo de Execução (2) - Exemplo

Tc,Min = tpcq_PC + 2tmem + tRFread + tALU + tmux + tRFsetup

Performance SC (7) - Tempo de Execução (3) - Exemplo

Tempo de Execução = #Instruções x CPI x TC

Multicycle MIPS (1) - Limitações Single-cycle

1. Requere um período de clock suficientemente longo,

2. Usa dois somadores e uma ALU.

3. Usa memórias separadas para instruções e dados

Hoje em dia, a maioria dos computadores usa uma memória única

Multicycle MIPS (2) - SC vs MC: Modo de Execução

• Single-cycle: todas as instruções ocupam o mesmo tempo de execução.

Multicycle MIPS (3) - SC vs MC: lw timing

(Rs), (Rt) ALU Inputs

D. Mem ALUResult (Address)

fetch decode execute memory writeback (RF) Write

fetch decode execute memory Writeback (RF) lw timing:

A, B ALU Calculates address

ALUOut ALU Output (Address) IR, Data, A, B, e

Multicycle MIPS (4) - μArquitecturas SC vs MC

• Fases de design iguais: datapath + control

MC Datapath (1) - Elementos de Estado - Uma só Memória

*A arquitetura de Von Neumann substitui a arquitetura de Harvard.

MC Datapath (2) - lw Fetch - Registo Instr

1. Usa-se um novo registo de Instrução* para reter a instrução,

MC Datapath (3) - lw Leitura do Operando - Registo A

CLK CLK CLK

2. Insere-se mais um registo adicional (A), para reter o valor de

© A. Nunes da Cruz IAC - MIPS - Multicycle: Datapath 15/26

MC Datapath (4) - lw Obtenção do Offset de Endereço

CLK CLK CLK

3. Converte-se o valor Imm16 em SignImm32

31:26 25:21 20:16 15:0

MC Datapath (5) - lw Cálculo do Endereço - Reg. ALUOut

CLK CLK CLK

4. Na ALU soma-se o endereço base SrcA ao SrcB, para obter o

MC Datapath (6) - lw Ler Valor da Memória - Reg. Data