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Eletrônica Digital - Elementos - Basicos
Eletrônica Digital - Elementos - Basicos
da
Eletrnica Digital
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J
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B 00
C
11
10
Clock
Q
B 00
01
11
10
C
__
S = AC + AC + B
01
Atraso
Mximo
14
74
Professor
Prefcio
Esta apostila a compilao do contedo das aulas de Eletrnica Digital que ministrei na ETE Jlio de Mesquita desde
1991 at 1996. Todo ano o contedo sofreu alterao visando a atualizao e introduo de novos conceitos.
A primeira vez que ministrei esta matria(1991), usava a preparao de aula propriamente dita para compor a lousa e os
alunos a copiavam. Nos ano seguintes (1992, 1993 e 1994), usando uma cpia xerox do caderno do aluno Fbio Sandon, alterava,
no prprio quadro negro e na cpia, os pontos falhos e os incrementava com novos assuntos. Em 1995, a carga horria da
disciplina foi reduzida pela metade e no havia outra sada a no ser a composio de uma apostila. Em 1996, a apostila teve
nova editorao, correo de erros e, finamente em 1997, graas aos atentos olhos dos alunos Vagner Alves da Cunha e Eric
Danzi Lemos mais erros foram corrigidos e a nova edio apresentada nas pginas seguintes.
O contedo a ser estudado compreende os elementos bsicos da Eletrnica Digital, pontos de partida elementares desta
Cincia e que so muito requisitados em exames de qualificao para o mercado de trabalho para tcnicos em Eletrnica.
A bibliografia usada para a elaborao de todos os textos e esquemas est relacionada a seguir e cabe a mim alertar que
os apontamentos de aulas, feitos na minha graduao pela Faculdade de Engenharia Industrial, tambm foram uma importante
fonte de pesquisa.
ndice:
Adjacncia ........................................................................................................................................................................ 22
lgebra Booleana ............................................................................................................................................................... 5
Analgico X Digital.............................................................................................................................................................. 1
Apndice 1 - Portas Lgicas............................................................................................................................................. 75
Apndice 2 Data Books ................................................................................................................................................. 80
Apndice 3 Formas Padro........................................................................................................................................... 87
Bibliografia ........................................................................................................................................................................ 91
Chave anti rebote ............................................................................................................................................................. 38
Circuitos MEALY.............................................................................................................................................................. 59
Circuitos Combinacionais ................................................................................................................................................. 27
Circuitos MOORE ............................................................................................................................................................. 54
Circuitos MOORE com Flip-Flops RS e JK ...................................................................................................................... 57
Circuitos Seqenciais ....................................................................................................................................................... 50
Circuitos Seqenciais - Elementos Bsicos ..................................................................................................................... 35
Circuitos Seqenciais - MOORE e MEALY ...................................................................................................................... 54
Codificador ....................................................................................................................................................................... 31
Contador Binrio Assncrono............................................................................................................................................ 52
Contador Binrio de Mdulo Arbitrrio Assncrono .......................................................................................................... 52
Contador em Anel............................................................................................................................................................. 50
Contador em Anel Torcido................................................................................................................................................ 51
Converso Analgica/Digital por modulao DELTA ou modulador PWM...................................................................... 72
Converso da Base DECIMAL para a Base BINRIA ....................................................................................................... 3
Converso de Base BINRIA para a Base DECIMAL ....................................................................................................... 4
Converso de Bases .......................................................................................................................................................... 3
Converso Digital/Analgica para seqncia de BYTES ................................................................................................. 68
Converso Digital/Analgica por demodulao de PWM................................................................................................. 74
Conversor A/D com comparadores de tenso ................................................................................................................. 71
Conversor A/D com quantizao em Bytes...................................................................................................................... 71
Conversor D/A a resistor ponderado ................................................................................................................................ 68
Conversor D/A de escada R-2R ....................................................................................................................................... 69
Conversores D/A e A/D .................................................................................................................................................... 68
Decodificador.................................................................................................................................................................... 30
Demultiplexador................................................................................................................................................................ 33
Eletrnica Digital................................................................................................................................................................. 1
Endereamento de um Mapa de Karnaugh ..................................................................................................................... 19
Enlace............................................................................................................................................................................... 22
Estado .............................................................................................................................................................................. 54
Flip-Flop JK ...................................................................................................................................................................... 46
Flip-Flop RS...................................................................................................................................................................... 42
Flip-Flop tipo D ................................................................................................................................................................. 44
Flip-Flop tipo T.................................................................................................................................................................. 47
Funo COMPLEMENTO .................................................................................................................................................. 6
Funo E COINCIDNCIA ............................................................................................................................................... 15
Funo E ou AND............................................................................................................................................................... 7
Funo IGUALDADE.......................................................................................................................................................... 6
Funo NE ou NAND ....................................................................................................................................................... 11
Funo NOU ou NOR....................................................................................................................................................... 11
Funo OU EXCLUSIVO ou EXCLUSIVE OR ................................................................................................................. 14
Funo OU ou OR.............................................................................................................................................................. 8
Funes Booleanas............................................................................................................................................................ 5
Funes de DUAS OU MAIS variveis binrias................................................................................................................. 7
Funes de UMA varivel binria....................................................................................................................................... 6
Funes e Portas Lgicas Especiais................................................................................................................................ 14
Identidades Auxiliares ...................................................................................................................................................... 13
Irrelevncia ....................................................................................................................................................................... 55
Latch RS Assncrono........................................................................................................................................................ 35
Latch RS Sncrono ........................................................................................................................................................... 38
Latch Tipo D .......................................................................................................................................................................40
LM 555.............................................................................................................................................................................. 61
Mapa de Karnaugh ........................................................................................................................................................... 19
Mapa de Karnaugh de 3 Variveis ................................................................................................................................... 21
Mapa de Karnaugh de 4 Variveis ................................................................................................................................... 24
Mapa K de 2 Variveis...................................................................................................................................................... 20
Meio Somador .................................................................................................................................................................. 27
Multiplexador .................................................................................................................................................................... 32
Multivibrador Astvel ........................................................................................................................................................ 65
Multivibrador Mono-Estvel .............................................................................................................................................. 63
Registrador de Deslocamento .......................................................................................................................................... 50
Resumo da lgebra de Boole, Teoremas e Identidades.................................................................................................. 18
Resumo das Funes e Portas Lgicas........................................................................................................................... 17
Seqncia......................................................................................................................................................................... 54
Somador Completo........................................................................................................................................................... 29
Somadores ....................................................................................................................................................................... 27
Tabela de Estados............................................................................................................................................................ 54
Temporizadores................................................................................................................................................................ 61
Teorema de De Morgan ................................................................................................................................................... 12
Transcodificador ............................................................................................................................................................... 31
Vantagens da ELETRNICA DIGITAL .............................................................................................................................. 2
Eletrnica Digital
Introduo
A Eletrnica dividida em dois segmentos que, certamente todos, j ouvimos falar:
1) Eletrnica Analgica
2) Eletrnica Digital
A Disciplina Sistemas Digitais e Microprocessadores (SDM), ministrada nos primeiro e segundo mdulos do
curso de Eletrnica da ETE Jli de Mesquita, introduz o aluno este ramo da Eletrnica atravs do estudo de
seus Elementos Bsicos e da lgebra de Boole.
Analgico X Digital
No dia-a-dia encontramos diversos tipos de aparelhos eletrnicos que so classificadas como DIGITAIS
ou ANALGICOS. Esta classificao fica por conta do produtor do aparelho ou ento ns mesmos acabamos
por classifica-los intuitivamente. Mas, afinal, quais so os parmetros cientficos usados para classificar um
produto eletrnico em ANALGICO ou DIGITAL?
Antes de mais nada, precisamos definir as palavras ANALGICO e DIGITAL.
Usando de um exemplo bastante grosseiro podemos ter uma primeira idia:
a) Rampa X Escada
Ao analisarmos a RAMPA percebemos que se uma pessoa comear a subi-la, poder ocupar cada uma
das infinitas posies existentes entre o incio e o fim, j no caso da ESCADA, a pessoa poder estar em
apenas um dos seus 8 degraus. Sendo assim, podemos dizer, com um certo receio, que a RAMPA est para o
ANALGICO, assim como a ESCADA est para o DIGITAL.
b) Voltmetro ANALGICO X Voltmetro DIGITAL
Enquanto no Voltmetro ANALGICO, o ponteiro pode ocupar infinitas posies entre o maior e o
menor valor da escala, no Voltmetro DIGITAL os valores mostrados pelo display so discretos, isto , existe
um nmero finito de valores entre o maior e o menor valor da escala.
Atravs destes exemplos, podemos concluir que a classificao dita ANALGICA ser dada a todo
dispositivo que puder apresentar infinitas sadas (ou resultados) entre dois pontos preestabelecidos, em contra
partida, todo dispositivo que apresentar finitas sadas (ou resultados) ser designado de DIGITAL.
Usando termos mais cientficos dizemos que um dispositivo ANALGICO quando a sua sada for
uma funo contnua e que um dispositivo DIGITAL quando a sua sada for uma funo discreta.
.1
.5
.01
10
+
.1
10 20 50
No caso dos voltmetros, o processo pelo qual medimos a tenso eltrica entre dois pontos resulta em
sadas. Porm em determinadas situaes, as entradas que so ANALGICAS ou DIGITAIS:
c) Boto de Volume X Controle Remoto
Volume
Brilho
Contraste
Para ajustar o volume de seu televisor, usando o "boto", voc ter infinitas posies para escolher,
mas no controle remoto observamos que a intensidade do som muda em pequenos saltos e, em alguns
modelos, aparece no vdeo o valor selecionado, normalmente de 0 a 50. importante observar que voc no
consegue estabelecer o valor 19,5 para o volume do televisor controle remoto, pois os saltos de valores so
de 1 em 1.
Podemos dizer, ento, que o televisor com "boto" tem em seu circuito de som uma entrada
ANALGICA para o ajuste e que o televisor controle remoto tem sem seu circuito de som uma entrada
DIGITAL.
H, ainda, dispositivos com entradas e sadas ANALGICAS e processamento DIGITAL, como o
Compact Disk Player ou CD Player, onde o som original ANALGICO por natureza, a gravao feita de
forma DIGITAL, e na reproduo temos novamente o som ANALGICO.
Finalmente podemos dizer, com segurana, que a Eletrnica Analgica processa sinais com funes
contnuas e a Eletrnica Digital processa sinais com funes discretas.
Converso de Bases
Converso da Base DECIMAL para a Base BINRIA
A base de um sistema de numerao o nmero de cifras usadas para a representao das quantidades. Em
nosso dia-a-dia, usamos a base decimal para representarmos nossos quantidades como: idade, dinheiro, datas, peso,
medidas, etc. As dez cifras usadas so:
0,1,2,3,4,5,6,7,8 e 9
A combinao destes smbolos nos permite infinitas representaes de quantidades.
Como j foi dito, a Eletrnica Digital usa a base BINRIA para o processamento de seus sinais e por analogia
podemos concluir que esta base formada por apenas duas cifras:
Usando apenas esses dois smbolos, tambm podemos representar infinitas quantidades e de forma
totalmente equivalente numerao DECIMAL conforme mostram os exemplos abaixo:
(5)10
(63)10
=
=
( 101)2
( 111111)2
(10)10
( 1)10
=
=
( 1010)2
( 1)2
(15)10
(1024)10
=
=
( 1111)2
(10000000000)2
A regra bsica para fazermos a converso de DECIMAL para BINRIO a diviso sucessiva por 2,
esquematizada logo a seguir:
23
22
1
30
30
0
2
11 2
10 5
1 4
1
2
2
2
0
2
1
(23)10 = ( 10111)2
2
15
14
1
2
7
6
1
2
3
2
1
2
1
(30)10 = ( 11110)2
Exerccios:
Converter os nmeros representados em DECIMAL para a representao BINRIA:
a) 33
b) 27
c) 45
d) 31
e) 32
Exerccios:
Converter os nmeros representados em BINRIO para a base DECIMAL:
a) 1001010
b) 101010
c) 111101
d) 1000000
e) 11111
lgebra Booleana
Introduo
Na Frana do sculo passado, um filsofo chamado George Boole desenvolveu uma sistemtica de
anlise de situaes bastante peculiar. Para o equacionamento e resoluo de seus problemas, o filsofo
analisava cada ponto envolvido na questo e os atribua apenas duas hipteses completamente opostas.
Exemplos:
APAGADO
LONGE
ESCURO
FALSO
SUL
OESTE
NO
LOW
1
ACESO
PERTO
CLARO
VERDADEIRO
NORTE
LESTE
SIM
HIGHT
0
COMPUTER's BASTIO
Bastio
Norte
Lobo
Sul
Norte
Bode
Norte
Perigo
Sul
Couves
Sul
Norte
Sul
Ok
Funes Booleanas
A lgebra desenvolvida por Boole pode ser dividida em dois grupos de funes e ns assumiremos que
as variveis envolvidas so binrias e podem assumir apenas o valores 0 e 1.
Exemplo:
A=0A=1A=0
Exerccios:
Determine o valor de S nos casos abaixo:
a)
A
S
B
C
=
=
=
=
1
B
C
A
b)
C
D
B
S
=
=
=
=
0
B
C
D
Z = A B ou
Z = AB
=
=
=
=
=
A
B
C
G
H
B=1
C=0
D=0
B
C
E
D
A
Soluo:
- se A = 1
- se B = 1
- se B = 0
- se C = 0
- se G = 0
- se H = 0
- se H = 1
e
e
e
B=1
B=0
C=0
E=1
D=0
H=1
A=1
E=1
F=0
G=0
H=0
S=1
A Funo E pode relacionar infinitas variveis e no apenas 2 como est sugerindo a definio
anterior ou mesmo o exemplo. Por este motivo temos que reavaliar a sua definio , mesmo que em
nossa disciplina (Eletrnica Digital) usemos poucas vezes mais que 5 variveis em uma mesma
equao.
2.1.4 - Comutativa
A B=BA
A ordem em que aplicamos a funo E em duas variveis no altera o resultado da
equao.
2.1.5 - Associativa
(AB) C=A(BC)
Se numa equao temos vrias variveis relacionadas apenas pela funo E podemos
calcular o seu resultado sem nos preocupar com a ordem em que aplicamos a funo.
Exerccios:
Determine os valores de S nos casos abaixo:
a)
A
B
C
D
E
S
=
=
=
=
=
=
1
0
A1
F0
DA
E
b)
C
B
A
S
=
=
=
=
0
C1
BC0
A
2.2) Funo OU ou OR
Z=A+B
Z assumir o valor 1 se, A ou B ou ambas forem 1.
8
Exemplo:
Dados os valores das variveis binrias A, B, C e D, calcule o valor de S.
A=1
E
F
G
H
S
=
=
=
=
=
B=1
C=0
D=0
A+B
BC
CE+F
GDA
H+A
Soluo:
- se A = 1
- se B = 1
- se C = 0
- se G = 0
- se G = 1
- se H = 0
,
e
B=1
C=0
C=0
G=1
D=0
A=1
E=1
F=0
F=0
G=0
A=1
S=1
G=0
H=O
Como podemos observar no exemplo, a Funo OU pode relacionar mais de duas variveis e
ento temos que melhorar a sua definio:
2.2.4 - Comutativa
9
A+ B=B+A
A ordem em que aplicamos a funo OU em duas variveis no altera o resultado da equao.
2.2.5 - Associativa
(A+B) +C=A+(B+C)
Se numa equao temos vrias variveis relacionadas apenas pela funo OU podemos
calcular o seu resultado sem nos preocupar com a ordem em que aplicamos a funo.
Alm dessas propriedades que as funes E e OU, apresentam isoladamente, temos tambm
outra propriedade quando analisamos as duas funes simultaneamente:
2.2.6 - Distributiva
A(B+C)=AB+AC
Se podemos aplicar a propriedade distributiva entre variveis booleanas relacionadas pelas
funes E e OU podemos tambm colocar variveis em evidncia, quando nos for conveniente.
Exemplo:
AB+CB+DB=B(A+C+D)
Exerccios:
a) Verificar se as igualdades so verdadeiras ou falsas:
a) ( A + B ) ( A + C ) = A + BC
b) A + BA = B
2) Simplificar as expresses:
a)
b)
c)
d)
e)
f)
F = ( A + B ) ( B + C ) + BC + BA
F = ( AB + AC + AD ) ( A + B )
F=(A+B)(C+D)(A+D)(B+C)
F=A(B(C+D)+C)
F=(A+B)(A+C)(A+D)
F = ( A + B ) ( A ( D + C ) ) + AB
Conforme discutimos anteriormente neste captulo e mais detalhadamente no Apndice 1, a Eletrnica Digital
desenvolveu circuitos capazes de executarem as Funes Booleanas e tambm criou smbolos especiais para cada
circuito. Sendo assim podemos representar equaes complexas usando apenas smbolos. Exemplos:
Representao Algbrica
S = AB + C
S = AB + AC + D
Representao Esquemtica
Representao Esquemtica
A
B
Representao Algbrica
A
B
C
D
Exerccios:
1) Representar esquematicamente as funes abaixo:
10
a) S = A + BC + AC
b) S = ( A + B ) ( C + D ) ( A + D )
c) S = A + BC + D
d) S = A + B + C
a)
B
C
D
c)
b)
A
B
C
D
A
B
C
D
d)
A
B
Da mesma forma que usamos a funo complemento (ou a porta inversora) para calcularmos o complemento
de uma varivel, podemos calcular o complemento de uma funo Booleana, associando em sua sada uma porta
inversora. Na verdade, na lgebra de Boole temos as funes complementares correspondentes s funes E e OU
designadas como funes independentes e com nomes prprios:
Z=AB
ou
Z = AB
Z=A+B
Z assumir o valor 0 se, A ou B ou ambas forem 1.
11
Exerccios:
1) Representar esquematicamente as funes abaixo:
a) S = A + B C + B
b) S = A + B C + D
c) S = AB + AC + A + D
d) S = A + B + C + AB + AC
b)
a)
A
B
C
D
c)
C
D
d)
A
B
C
D
A
B
A
B
C
D
Um outro estudioso, tambm da poca de Boole, enunciou um teorema que nos permite transformar uma
funo E em uma funo OU e vice-versa e, obviamente o teorema ganhou o seu nome:
3) Teorema de De Morgan
ABCDn=A+B+C+D+n
O complemento da funo E aplicado n variveis igual funo OU aplicada a essas mesmas n variveis
complementadas.
ou ento:
12
A+B+C+D+n=ABCDn
O complemento da funo OU aplicado n variveis igual funo E aplicada a essas mesmas n variveis
complementadas.
Exerccios:
1) Verificar se as identidades so verdadeiras ou falsas:
a) AB + AC = A + B
b) AB + AC = A + B
2) Simplificar as expresses:
a) F = A + B + C + AC + AB + BC
b) F = A B C + A B + A C + B
c) F = A + B + C + D ABC + B
d) F = A + B + C + D ABCD
3) Joo vai ao cinema se Alice for com ele e se ele puder usar o carro da famlia. Entretanto, Alice decidiu ir
praia se no estiver chovendo e se a temperatura estiver acima de 26C. O pai de Joo fez planos para usar o
carro para visitar amigos se estiver chovendo ou se a temperatura estiver acima de 26C.
Equacione o problema utilizando a lgebra de Boole de maneira que esta equao seja 1 quando Joo
pode ir ao cinema.
Vamos finalizar este captulo com um estudo em mais duas funes de Boole aplicveis a apenas duas
variveis. Um estudo mais detalhado sobre essas funes ser feito posteriormente, quando ento
analisaremos as suas aplicaes para um nmero maior de variveis.
4) Identidades Auxiliares
Podemos ainda usar trs identidades na reduo de circuitos lgicos. So elas:
a) A + AB = A
Se colocarmos A em evidncia, temos:
A(1+B)=A
Como 1 + B = 1, ento:
A 1 = A, ou seja:
A=A
13
b)
A + AB = A + B
Conforme ja vimos, o complemento de um complemento no altera uma expresso, temos:
A + AB = A + AB
Reduzindo a expresso pelo teorema de De Morgam:
= A AB = A ( A + B ) = A ( A + B )
Aplicando a Distributiva:
= AA + AB = 0 + AB = AB = A + B
=A+B
c)
( A + B ) ( A + C ) = A + BC
Aplicando a Distributiva:
= AA + AC + BA + BC
= A + AC + AB + BC
= A + A ( C + B ) + BC
= A ( 1 + C + B ) + BC
= A 1 + BC
= A + BC
Z=AB
ou
A=1eB=0
14
A
S
B
B
5.2 Funo E COINCIDNCIA
Z=AB
Z assumir o valor 1 se, e somente se, A e B tiverem valores iguais.
Se a funo E COINCIDNCIA assume o valor 1 somente quando os valores em suas entradas so iguais
temos, tambm, apenas duas possibilidades para que isso acontea (considerando, tambm que esta funo
est sendo aplicada em apenas duas variveis):
A=0eB=0
ou
A=1eB=1
Da mesma forma que o caso anterior, vamos analisar a funo E COINCIDNCIA usando a associao
de portas lgicas j estudadas:
A
S
B
15
muito normal e muito prtico usarmos tabelas para mostrarmos os valores que uma funo Booleana
pode assumir, pois se considerarmos um nmero finito de variveis estas tabelas tero um nmero finito de
linhas e representaro todos os resultados possveis. Para calcularmos o nmero de linhas para
representarmos todas as situaes basta usarmos a seguinte relao:
Exemplo:
Uma tabela que represente a funo E aplicada a duas variveis deve ter:
nlinhas = 22 = 4
Esta tabela tem a aparncia ilustrada abaixo, e recebe o nome de Tabela Verdade pois capaz de
representar todas as situaes possveis para o nmero especificado e variveis:
A B S
0 0 0
0 1 0
1 0 0
1 1 1
16
Representao Algbrica
Representao Lgica
Tabela Verdade
A B S
E ou AND
OU ou OR
S=AB
S=A+B
A
B
0
0
1
1
0
1
0
1
0
0
0
1
A B S
0 0 0
A
B
0 1 1
1 0 1
1 1 1
A B S
NE ou NAND
NOU ou NOR
S=AB
S=A+B
A
B
A
B
0
0
1
1
0 1
1 1
0 1
1 0
A B S
0 0 1
0 1 0
1 0 0
1 1 0
A B S
OU EXCLUSIVO
S=AB
A
B
0
0
1
1
0
1
0
1
0
1
1
0
A B S
E COINCIDNCIA
S=AB
IGUALDADE
"DRIVER"
S=A
COMPLEMENTO
"INVERSOR"
S=A
A
B
0
0
1
1
0
1
0
1
1
0
0
1
A S
0 0
1 1
A S
0 1
1 0
17
Relaes Fundamentais:
A=A
Funo Complemento
Funo E
Funo OU
A1=A
AA=0
A0=0
AA=A
A+1=1
A+A=1
A+0=A
A+A=A
Comutativa
AB = BA
A+B=B+A
Associativa
(AB)C = A(BC)
(A+B)+C = A+(B+C)
Distributiva
A(B+C) = AB + AC
Evidncia
AB + CB + DB = B(A+C+D)
Teorema de DE MORGAN
AB = A + B
A + B = AB
Funo OU EXCLUSIVO
A B = AB + AB = A B
Funo E COINCIDNCIA
A B = AB + AB = A B
Identidades Auxiliares
A + AB = A
A + AB = A + B
( A + B ) ( A + C ) = A + BC
18
Mapa de Karnaugh
Introduo
No captulo anterior vimos toda a lgebra de Boole e tambm como simplificarmos as funes usando
seus teoremas e propriedades. Agora estudaremos uma nova metodologia para conseguirmos fazer as
mesmas simplificaes ou redues de funes lgicas. Esta nova metodologia foi criada com o intuito de
tornar mais simples o nosso trabalho. Veitch e Karnaugh, foram dois estudiosos do sculo passado que
tornaram possvel a simplificaes de funes lgicas por simples observao visual da tabela verdade, quando
esta est transcrita em mapas especialmente criados para este procedimento.
*
*
*
*
3
4
5
6
* *
Se sabemos jogar Batalha naval, sabemos que a fileira vertical composta por quatro asteriscos tem os
seguintes endereos:
B2, B3, B4 e B5
Por analogia, as fileiras compostas por trs asteriscos em diagonal e a fileira composta por dois
asteriscos na horizontal tem, respectivamente os seguintes endereos:
D4, E3 e F2
E6 e F6
Se entendemos esta sistemtica de endereamento podemos verificar que num mapa de Karnaugh o
processo muito parecido. Observe o exemplo de um Mapa K de quatro variveis:
C
A
D
00
01 11
00
01
10
11
10
O endereo da clula :
A = 1, B = 0, C = 0 e D = 0
O endereo da clula :
A = 1, B = 0, C = 1 e D = 0
e, finalmente, o endereo da clula :
A = 0, B = 1, C = 0 e D = 1
Observe a maneira particular que colocamos os valores em binrio. Eles no esto na ordem que
estamos acostumados a usa-lo e esta justamente a maneira particular que caracteriza o mapa de Karnaugh.
19
Para exemplificarmos o endereamento de um mapa K fica mais fcil e mais claro iniciarmos com um
mapa de quatro variveis, mas didaticamente vamos estudar primeiro os mapas de 2 e 3 variveis para ento
chegarmos o de 4.
Mapa K de 2 Variveis
Uma mapa de Karnaugh de duas variveis tem o seguinte aspecto e conforme a sistemtica de
endereamento vista anteriormente teria a seguinte transcrio da sua respectiva tabela verdade:
Tabela Verdade
Mapa de Karnaugh
A B S
0 0
0 1 1
1 0 1
1 1 1
A=0
A
A=1
A
B=0
A
B=1
A
Se voltarmos ao primeiro exemplo do mapa de Karnaugh de 2 variveis podemos entender como esta
metodologia funciona. Observe que as regies em que a funo tem como resultado o valor 1 so as regies
em que A = 1 ou em que B = 1 e isso nos d a simplificao de Karnaugh, ou seja:
S=A+B
Percebemos, ento que esta a prpria funo OU e j deveramos esperar por isso, pois a tabela
verdade a tabela da funo OU.
20
A B S
0 0 0
0 1 1
1 0 1
1 1 1
S=A+B
Vamos analisar agora o caso da funo E. Temos a sua tabela verdade e a respectiva transcrio para
o mapa de Karnaugh:
A B S
0 0
0 1 0
1 0 0
1 1 1
Pelo mapa K observamos que nica clula em que a funo apresenta como sada o valor 1
justamente a intercesso das regies em que A = 1 e B = 1, ento dizemos que S = A B.
Exerccios:
Escrever as funes representadas pelas tabelas verdade abaixo:
a)
A B S
b)
0 0 1
0 1 1
1 0 1
1 1 0
c)
A B S
0 0 0
0 1 1
1 0 1
1 1 0
A B S
0 0 1
0 1 0
1 0 0
1 1 0
d)
A B S
0 0 1
0 1 0
1 0 0
1 1 1
21
BCA
B 00
C
01
11
10
00
01
11
10
A partir deste instante temos que definir alguns parmetros para prosseguirmos os nossos estudos.
So eles:
1) Adjacncia
Consideraremos duas clulas de um mapa de Karnaugh adjacentes se, e somente se, as variveis que
a endeream apresentem apenas uma mudana de valor. Exemplos:
BCA
00
01
11
10
Exerccios:
Dado mapa de Karnaugh anterior, indicar se as clulas listadas abaixo so adjacentes ou no,
justificando a sua resposta:
a) e
b) e
c) e
d) e
3) Enlace
Enlace o agrupamento que fazemos no mapa K afim de visualizarmos as clulas adjacentes. De cada
enlace teremos uma expresso booleana correspondente e estes nos daro o resultado do mapa que a
funo simplificada. Os enlaces s podem agrupar um nmero de clulas que seja igual a uma potncia de dois
ou seja 1 ( 20 ), 2 ( 21 ), 4 ( 22 ), 8 ( 23 ) etc.
Um mapa de Karnaugh de 3 variveis na sua forma horizontal pode ter apenas os seguintes enlaces:
22
Enlaces de 1 clula
A
C
B 00
01
11
10
0
1
Enlaces de 2 clulas
A
C
B 00
A
01
11
10
B 00
A
01
11
10
B 00
01
11
10
Enlaces de 4 clulas
A
C
B 00
A
01
11
10
B 00
01
11
A
10
B 00
01
11
10
Enlace de 8 clulas
A
C
B 00
01
11
10
0
1
Podemos concluir ento que cada enlace define uma regio onde as variveis de endereamento
apresentam uma propriedade em comum. Portanto para resolvermos um mapa de Karnaugh devemos seguir
os seguintes passos:
1) Identificar as clulas cujos valores so 1
2) Fazermos os enlaces permitidos ( observando as adjacncias e o nmero de clulas do enlace )
3) Deduzirmos a expresso booleana para cada enlace e agruparmos essas expresses atravs da
funo OU.
Exemplo:
Deduzir a funo booleana que representa a tabela verdade abaixo usando o mapa de Karnaugh:
23
A B C S
0
0
0
0
0 0 1
0 1 0
1 0 1
1 1 1
1 0
1 0
1 1
1 1
B 00
01
11
10
B 00
01
11
10
0 0
1 1
0 1
1 1
A
C
__
S = AC + AC + B
Exerccios:
Deduzir as funes booleanas representadas pelas tabelas verdade a seguir:
a)
A
0
0
0
0
1
1
1
1
B
0
0
1
1
0
0
1
1
C
0
1
0
1
0
1
0
1
S
1
1
0
0
0
0
1
1
b)
A
0
0
0
0
1
1
1
1
B
0
0
1
1
0
0
1
1
C
0
1
0
1
0
1
0
1
S
0
0
0
1
1
0
1
0
c)
A
0
0
0
0
1
1
1
1
B
0
0
1
1
0
0
1
1
C
0
1
0
1
0
1
0
1
S
1
1
0
1
1
1
0
1
A
D
00
01 11
10
00
01
11
10
24
caso. Para ilustrar o procedimento da resoluo segundo Karnaugh em um mapa de 4 variveis citaremos um
exemplo:
Dada a tabela verdade abaixo, deduza a funo booleana utilizando o mapa K:
Observaes importantes:
Para no cometermos erros no momento de fazermos os enlaces, devemos
observar duas regras:
1) Fazer primeiro os enlaces com maior nmero de clulas, pois caso contrrio
corremos o risco de fazermos agrupamentos que poderiam ser substitudos por
um maior.
2) Verificar se em cada enlace existe pelo menos uma clula que pertena a
apenas um enlace, pois corremos o risco de fazermos enlaces redundantes, ou
seja, enlaces perfeitamente dispensveis.
A
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
B
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
C
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
D
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
S
1
1
1
0
0
1
0
0
1
1
1
0
0
1
0
1
10
00
01 11
00
01
11
10
S = BD + CD + ABD
Obs.
O termo BD devido ao grupo formado
pelos
quatro
cantos.
Exerccios:
Deduzir as funes booleanas representadas pelas tabelas verdade a seguir:
25
a)
b)
A B C D S
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0 0 0
0 1 1
1 0 0
1 1 1
1
1
1
1
0
0
0
0
0 0 1
0 1 1
1 0 0
1 1 1
0
0
0
0
0
0
0
0
0 0 1
0 1 1
1 0 1
1 1 1
0 0 1
0 1 1
1 0 1
1 1 1
1
1
1
1
1
1
1
1
1
1
1
1
c)
A B C D S
0
0
0
0
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
A B C D S
0 0 1
0 1 0
1 0 1
1 1 0
0 0 1
0 1 1
1 0 1
1 1 1
0
0
0
0
0
0
0
0
0 0 1
0 1 1
1 0 1
1 1 1
0 0 0
0 1 0
1 0 0
1 1 0
1
1
1
1
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
0 0 1
0 1 0
1 0 1
1 1 0
0 0 1
0 1 0
1 0 1
1 1 0
0 0 0
0 1 1
1 0 1
1 1 1
1 0 0 0
1 0 1 1
1 1 0 0
1 1 1 1
Exerccios de fixao
Fazer os enlaces e deduzir as funes booleanas nos mapas de Karnaugh representados abaixo:
a)
d)
g)
C
b)
e)
BCA
00
01
11
10
h)
00
01 11
00
01
11
10
A
C
10
c)
01
11
10
BCA
B 00
f)
00
01
11
10
10
00
01 11
00
01
11
10
i)
C
10
00
01 11
00
01
11
10
26
Circuitos Combinacionais
So circuitos digitais que tem como sadas o resultado de funes lgicas aplicadas s suas entradas. Estes
circuitos so formados apenas por portas lgicas e podem ter apenas uma sada, ou ento vrias. Em relao s suas
entradas podemos concluir que dever ter um nmero maior que 1, pois caso contrrio teramos uma funo de apenas
uma varivel e desta forma estaramos restritos s funes igualdade e complemento. Exemplos:
A
B
C
D
E
Arranjo
A
B
C
D
E
Lgico
S1
S2
S3
Arranjo
Lgico
Estudaremos os circuitos combinacionais mais importantes que temos na Eletrnica Digital, mas no podemos
nos esquecer que qualquer arranjo lgico que se enquadre na definio feita acima ser um circuito conbinacional.
Acontece, porm que alguns deles so muito usados e sempre aparecem na mesma forma ou ento com pequenas
variaes e por este motivo devem ter um tratamento especial. So eles:
1 - Somadores
Esses circuitos so capazes de executar a soma aritmtica de dois nmeros em binrio. So muito
utilizados em circuitos digitais que executam operaes aritmticas, pois podemos reduzir todas operaes
aritmticas um conjunto de somas. Analisaremos estes circuitos em duas partes para sermos mais didticos.
+ 0
0
+ 0
1
+ 1
0
+ 1
1
10 ( 2 )10
Para montarmos a tabela verdade do problema vamos chamar o primeiro nmero de A, o segundo de
B, o resultado de S e o "vai um" de C ( Carry Bit ). Observe que nos trs primeiros casos o Carry Bit sempre
nulo, mas no ltimo caso ele tem o valor 1.
Uma vez montada a tabela verdade chegamos funo lgica atravs da resoluo dos mapas de
Karnaughs correspondentes, um para a sada A e outro para a sada B. E, depois, construmos o circuito com
portas lgicas.
A B S C
0 0 0 0
0 1
1 0
1 1
1 0
1 0
0 1
_ _
S = AB + AB = A B
C
S = AB
Sabemos que os nmeros em binrio podem ter muito mais que 1 Bit. Vamos, ento estudar um
circuito que seja capaz de "calcular" a soma de nmero binrios com mais de 1 Bit.
27
1 1 1 1 1
10010111010
+11001011100
101100010110
Usando o mesmo processo discutido no circuito do meio somador, podemos equacionar e chegar a um
circuito capaz de "calcular" a soma aritmtica de dois nmero quaisquer em binrio, mas na verdade cada
circuito ser responsvel pelo "clculo" da soma de uma coluna. No caso do exemplo anterior, precisaremos de
onze circuitos j que cada parcela da soma composta por nmeros de onze bits.
Antes de iniciarmos o projeto vamos definir o nome das variveis que utilizaremos:
A = Bit do primeiro nmero
B = Bit do segundo nmero
A B S Cn+1
0 0 0 0
0 1 1 0
1 0 1 0
1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1
Cn
0
0
0
0
Cn = "Veio um"
Cn+1 = "Vai um"
Cn
AB
Cn
AB
00
00
01
01
11
11
10
10
_ _
__ _ _
S = C n AB + C n AB + C n AB + C n AB
C n+1= C n B + AB + Cn A
A
B
Cn
Cn+1
Como podemos observar, o nmero de portas lgicas necessrias para a construo de um Somador
Completo muito grande ainda mais quando lembramos que este circuito capaz de somar apenas dois bits.
Para somarmos dois nmeros de 8 bits cada, por exemplo, precisaremos de 8 circuitos iguais a este e isto
torna invivel o desenho do circuito completo. Uma sada para este problema de representao usarmos
representaes simplificadas como sugere o exemplo abaixo:
28
A7 B7 C7
A6 B6 C6
SC
A5 B5 C5
SC
C8
S7
C7
A4 B4 C4
SC
S6
C6
A3 B3 C3
SC
S5
C4
A2 B2 C2
SC
S3
A1 B1 C1
SC
C4
S2
A0 B0 C0
SC
C3
S2
C1
SC
S1
C1
S0
Observe que o primeiro bloco da direita tem a sua entrada Co aterrada, j que em uma soma de duas
parcelas nunca teremos o "veio um" na primeira coluna. Sendo assim poderamos substituir este bloco pelo
bloco de um Meio Somador conforme mostra o exemplo seguinte:
A7 B7 C7
A6 B6 C6
SC
C8
A5 B5 C5
SC
S7
C7
A4 B4 C4
SC
S6
C6
A3 B3 C3
SC
S5
C4
A2 B2 C2
SC
S3
C4
A1 B1 C1
SC
S2
C3
A0 B0
SC
S2
C1
MS
S1
C1
S0
Exerccios
Calcular a soma dos nmero em binrio indicadas abaixo, indicando ao lado os valores
correspondentes em decimal:
a)
b)
+1001
0101
c)
+0110
0011
d)
+1000
0111
+1110
0111
2 - Decodificador
Decodificador um circuito combinacional que ativa uma sada diferente para cada cdigo diferente
colocado em suas entradas. Um exemplo de tabela verdade e projeto de circuito esta logo abaixo:
A B S0 S1 S2
0 0 1 0 0
0 1 0 1 0
1 0 0 0 1
1 1
S3
0
0
0
0 0 0 1
__
S0 = AB
S1 = AB
A 0
S2 = AB
S3 = AB
A
B
A
B
S0
S1
S2
Decodificador
(2x4)
S3
S0 S 1 S2 S 3
29
3 - Codificador
Este circuito executa a funo inversa a do codificador ou seja produz um cdigo diferente em suas sadas
para cada entrada diferente ativada. Podemos analisar o projeto do circuito atravs de uma tabela verdade
construda a partir da sua definio.
I3 I2 I1 I0 A B
0 0 0 1 0 0
0 0 1 0 0 1
0 1 0 0 1 0
1 0 0 0 1 1
A tabela verdade pode parecer um pouco estranha pois apesar de ter quatro variveis de entrada no
tem a esperadas dezesseis linhas. O problema que as quatro entradas s podem ser ativadas uma de cada
vez e com isso temos que eliminar todas as outras combinaes possveis para elas, mas para resolvermos o
circuito atravs dos mapas de Karnaugh teremos que ter todas as linhas. Vamos ento introduzir o conceito de
irrelevncia:
Em alguns casos de circuitos combinacionais teremos situaes que nunca acontecem e portanto no
nos importaremos com os valores das entradas destes casos. Dizemos ento que so casos irrelevantes, ou
seja, tanto faz as entradas terem nvel lgico 1 ou nvel lgico zero. A grande vantagem desta situao que
para resolvermos os mapas de Karnaugh destes circuitos podemos considerar os nveis lgicos como 1 ou
como 0 levando em considerao apenas nos for mais conveniente para conseguirmos um maior enlace do
mapa sem nos esquecer das regras que regem esses enlaces. Analise ento como fica o projeto deste
codificador:
I3 I2 I1 I0 A B
0 0 0 0 X X
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0 1 0 0
1 0 0 1
1 1 X X
0
0
1
1
0
1
0
1
1
X
X
X
0
X
X
X
0 0 1
0 1 X
1 0 X
1 1 X
0 0 X
0 1 X
1 0 X
1 1 X
1
X
X
X
X
X
X
X
I0
I2 I I1
3
00
01 11
10
00
01
11
10
I1
I2
I3
A = I 2 + I3
I0
I2 I I1
3
I0
00
01 11
10
00
01
11
10
B = I1 + I 3
Observe que a entrada I0 no conectada no circuito propriamente dito e que pela lgica isto est
certo, pois quando esta estiver ativada devemos ter nas sadas A = 0 e B = 0.
Um exemplo de aplicao para os codificadores e decodificadores so os teclados de computadores.
Voc j deve ter notado que um teclado deste tipo tem normalmente 105 teclas, mas o fio que os conecta com
o gabinete da CPU muito fino para conter 105 fios. Na verdade as teclas so codificadas atravs de um
codificador para economizarmos em fios. Veja que um codificador com 7 sadas pode ter 128 entradas. Isso
significa que podemos transmitir por uma via de 7 fios 128 valores diferentes, onde cada valor representa uma
tecla. O circuito responsvel pela codificao de teclados dos computadores atuais mais complexo que este
que estudamos, mas o princpio de funcionamento o mesmo.
4 - Transcodificador
o circuito combinacional que capaz de transformar um cdigo, em binrio, em outro, tambm em
binrio. Como exemplo deste circuito vamos analisar o transcodificador para display de sete segmentos que
transforma uma numerao em binrio nos nveis lgicos necessrios para que em um display de sete
30
segmentos tenhamos aceso o algarismo em decimal correspondente. Vamos primeiro analisar o display de sete
segmentos:
a
f
b
g
c
d
Podemos encontrar este tipo de display com duas denominaes diferentes: anodo comum e catodo
comum. Isto se deve a fato de serem construdos a partir de LEDs e como os leds so diodos emissores de
luz, tambm tem seus terminais denominados de anodo e catodo. Porm para simplificar as ligaes dos 7 leds
nesses displays os anodos ou os catodos so todos interligados. Desta forma, se o display for do tipo catodo
comum devemos ligar este terminal ao terra (polo negativo da fonte) e podemos acender cada segmento
aplicando um nvel lgico 1 no terminal correspondente. Porm se o display for do tipo anodo comum,
devemos ligar este terminal a Vcc (polo positivo da fonte) e para acender cada segmento devemos aplicar nvel
lgico 0 nos terminais correspondentes. Para efeito de exemplo, vamos considerar que o nosso display do
tipo catodo comum e portanto precisaremos construi a tabela verdade considerando que o segmento vai
acender quando colocarmos nvel lgico 1 em cada terminal. Temos ento a seguinte tabela verdade:
A B C D a b c d e f
0 0 0 0 1 1 1 1 1 1 0
0 0 0 1 0 1 1 0 0 0 0
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1
1
1
0 0 0
0 0 1
0 1 0
0 1 1
1
1 1
0 0
1 1 0 1
1 1 1 0
1 1 1 1
A
D
00
01 11
10
00
A
D
00
01 11
10
00
A
D
00
01 11
10
00
A
D
01
01
01
01
11
11
11
11
10
10
a=
C
A
D
00
00
10
b=
01 11
10
A
D
00
00
10
A
D
10
00
d=
01 11
10
00
01
01
01
11
11
11
10
10
10
e=
01 11
10
c=
01 11
00
00
f=
g=
5 - Multiplexador
Para analisarmos este circuito vamos usar como exemplo uma chave mecnica de 1 polo e 4 posies.
Analise o desenho abaixo:
31
I0
I1
S
I2
I3
Com esta chave podemos conectar 4 entradas ( I0 , I1 , I2 e I3 ) com um nica sada ( S ) de acordo
com a seleo que fizermos girando o seu eixo. Este circuito est muito presente em nosso cotidiano, basta
repararmos. Como exemplo podemos citar a chave seletora de toca-discos, rdio, cassete, CD, etc em
aparelhos de som.
O multiplexador digital funciona da mesma forma e funo, porem opera apenas com sinais digitais e
a sua seleo tambm feita digitalmente. Um exemplo de circuito multiplexador digital est desenhado logo
abaixo:
A B
Tabela Verdade
I0
A B S
0 0 I0
0 1 I1
1 0 I2
1 1 I3
I1
S
I2
I3
6 - Demultiplexador
Este circuito tem a funo inversa do circuito anterior, ou seja, pode conectar uma nica entrada
vrias sadas de acordo com a seleo feita. A chave mecnica nos servir novamente de exemplo. Analise o
circuito abaixo onde temos uma chave mecnica e tambm o circuito digital que executa a funo semelhante a
esta chave:
A B
S0
S1
S0
S2
S1
S3
I
A B S0 S1 S2 S3
0 0 I
0 1 0
1 0 0
1 1 0
0 0 0
I 0 0
0 I 0
S2
S3
0 0 I
Chegamos, ento ao final da lgica combinacional. Mesmo que no tenhamos estudado todos os
circuitos combinacionais, o que seria impossvel e fugiria ao objetivo da matria Eletrnica Digital I, temos a
base fundamental para o projeto e estudo de qualquer um desses circuitos, basta seguirmos os procedimentos
analisados at aqui, ou seja:
- Definir funo do circuito atravs de sentenas que possam ser transformadas em
equaes Booleanas e minimiza-las atravs da lgebra de Boole, ou ento
32
33
1) Latch RS Assncrono
Este o elemento mais simples e realmente bsico da Eletrnica Digital Seqencial. Todos os outros
circuitos seqenciais so baseados ou formados por associaes deste dispositivo. A sua funo armazenar
o valor de 1 bit por um tempo indeterminado e obviamente poder armazenar apenas dois valores (um de cada
vez) que so o nvel lgico 0 e o nvel lgico 1.
A palavra Assncrono que faz parte de seu nome, indica que ele no tem sincronismo com nada, isto
basta aplicarmos os sinais de comandos que ele armazena um nvel lgico imediatamente. Mais adiante
estudaremos Latch RS Sncrono que ter um sinal fazendo o sincronismo do seu funcionamento.
O circuito do Latch RS Assncrono muito simples e est representado abaixo, seguido de uma
anlise do seu funcionamento:
Tabela Verdade da Porta NOR
A B S
0 0 1
0 1 0
1 0
1 1
0
0
onde:
34
0
0
Q=1
0
0
Q=0
1
0
Q=1
ser RESETADO
Q=0
R
1
Q=0
Q=0
Q=1
Q=0
Q=1
Q=0
Q=1
novamente
R
1
0
Q=0
Q=1
0
0
Q=1
ser SETADO
1
Q=1
Q=0
Obs.:
- Muito cuidado para no se atrapalhar com esta anlise nos circuitos da esquerda. Veja que no momento em que
alteramos um sinal nas entradas SET ou RESET, a porta que recebeu esta alterao que muda o seu sinal, porm a
representao deste fato impraticvel no papel.
- Se colocarmos nvel lgico 1 nas duas entradas, teremos nvel lgico 0 nas duas sadas e isso um erro lgico pois
as sadas so complementares. Portanto nunca podemos fazer isso. Lembre-se que impossvel acender e apagar
uma lmpada ao mesmo tempo.
1
R
1
0
Q=0
1
0
Q=0
Q=1
Q=0
Na tabela verdade de um Latch RS Assncrono temos que representar os nveis lgicos de forma que
saibamos que temos uma situao atual e iremos passar para uma prxima situao assim que ativarmos uma
das entradas. Indicaremos a situao atual por Qn e a prxima por Qn+1:
35
R S Q n+1 Qn+1
0 0
0 1
1 0
1 1
Q n Q n Permanece
1 0 Set
0 1 Reset
0 0 No usado (erro lgico)
Se representssemos o circuito inteiro do latch em circuitos mais complexos, teramos desenhos muito
grandes e por esse motivo temos uma representao esquemtica que facilita muito o nosso trabalho:
Observe que as posies das sadas esto invertidas em relao s entradas se compararmos com a
representao lgica.
Para fazermos os exerccios vamos ter que aprender uma outra forma de representao de sinais
lgicos: a Carta de Tempos. Ela uma sobreposio de grficos que mostram os nveis lgicos todos
sincronizados em uma nica linha de tempo:
A
A
B
S
t
Exerccio
Completar a carta de tempos do Latch RS Assncrono:
S
R
Q
Q
Temos diversas aplicaes para os Latches RS Assncronos. De imediato vamos ver apenas um
exemplo:
Uma chave eltrica sem apresenta rudos quando fazemos a comutao devido ao atrito entre os
contatos. Este rudo extremamente indesejvel quando se trata de circuitos digitais ou at mesmo
circuitos de audio e outros quaisquer. Associando um Latch RS Assncrono como mostra o circuito
abaixo, eliminamos completamente este problema:
Vcc
Vs
A
Vs
B
Posico A
Vcc
R1
Vs
Posico A
Posio B
B
R2
Vs
Posio A
Posio B
Posio A
2) Latch RS Sncrono
Como foi comentado anteriormente teramos circuitos sncronos. Este o exemplo de um deles.
Precisamos de circuitos sncronos principalmente quando temos vrios deles operando em conjunto. Para que
todos mudem de estado simultaneamente temos que ter um sinal de sincronismo. Obviamente o dispositivo
ter mais uma entrada para este sinal que se chamar Entrada de Clock. Observe o circuito para entender o
seu funcionamento:
R
Q
Clock
S
Clock
S
Os sinais Set e Reset somente atuaro no circuito se o sinal de clock estiver em nvel lgico 1, caso
contrrio as portas AND garantem nvel lgico em suas sadas e o latch permanece no mesmo estado. O nome
completo deste circuito Latch RS Sncrono Sensvel ao Nvel Lgico 1. Temos tambm um outro tipo deste
circuito que o Latch RS Sncrono Sensvel ao Nvel Lgico 0:
37
R
Q
Clock
Clock
Q
S
A nica diferena entre esses dois circuitos que o segundo tem um inversor na entrada de clock e
isso faz com que ele s esteja habilitado para mudar de estado quando esta entrada de estiver em nvel lgico
zero.
Temos tambm representaes esquemticas simplificadas para os dois circuitos:
S
S
Q
CLK
CLK
R
Latch RS Sncrono
Sensvel ao Nvel Lgico 1
Latch RS Sncrono
Sensvel ao Nvel Lgico 0
Exerccios:
Completar as cartas de tempo para os circuitos:
Clock
S
R
Q
Q
Clock
S
R
Q
Q
38
c) Latch RS Assncrono
S
R
Q
Q
Clock
S
R
Q
Q
3) Latch Tipo D
Seria muito conveniente se pudssemos mudar o estado do latch usando apenas um sinal de controle.
Para conseguirmos isso basta associarmos um inversor entre as entradas do Latch RS Sncrono, conforme
mostra o esquema abaixo. O circuito com esta configurao ser chamado de Latch tipo D e tambm
apresentado em duas verses, conforme a sensibilidade do sinal de Clock.
S
Q
CLK
R
Q
Tabela Verdade
D Qn+1 Qn+1
Clock
Q
D
D
Q
CLK
Q
1
0
Representao
Esquemtica
39
CLK
R
Tabela Verdade
D Qn+1 Qn+1
Clock
D
CLK
1
0
Representao
Esquemtica
Exerccios
Completar as cartas de tempo dos dispositivos indicados:
Clock
D
Q
Q
Clock
D
Q
Q
40
Clock
S
R
Q
Q
Alguns circuitos formados por vrios Latches tipo D com todos os clocks interligados tambm
chamado de Latch e tem a funo de armazenar o valor de um Byte:
G
D0
Q0
D
Q
CLK
Q
D1
Q1
D
Q
CLK
Q
D2
Q2
D
Q
CLK
Q
D3
Q3
D
Q
CLK
Q
O desenho acima mostra claramente que apesar do latch armazenar um byte, mantm as suas sadas
alterando os nveis durante todo tempo em que h a habilitao do sinal G. Este fato pode causar problemas
em circuitos de grande porte. Determinados circuitos no funcionam por causa deste fato e outros funcionam
muito lentos, pois precisamos um longo tempo de estabilizao de um byte para outro. A soluo deste
problema aconteceu com a associao mestre-escravo de dois latches, sendo que um deles sensvel um
nvel lgico e o outro sensvel ao nvel lgico complementar. Este circuito se chama Flip-Flop.
4) Flip-Flop RS
Circuito lgico:
1 Latch
MESTRE
2 Latch
ESCRAVO
R
Q
Clock
R
Habilitao =>
(Clock)
Q
R
1 Latch
Q
S
2 Latch
1 Latch
2 Latch
41
Como o segundo latch escravo do primeiro, teremos o armazenamento de um novo dado somente
quando houver a transio da habilitao (sinal de Clock) de nvel lgico zero para nvel lgico um. Esta
transio de nvel do sinal do clock se chama Borda de Subida. Observe tambm que o segundo latch com a
posio das entradas Set e Reset invertidas em relao ao primeiro latch e, conseqentemente o circuito final
tem as posies das sadas invertidas em relao s entradas, se compararmos com a representao lgica de
um latch.
O nome completo deste circuito Flip-Flop RS Sensvel Borda de Subida e tambm tem
representao esquemtica simplificada. Veja abaixo uma evoluo nos esquemas at chegarmos
representao final:
S
CLK
S
Q
CLK
CLK
CLK
Q
2 Latch
ESCRAVO
S
Q
Clock
R
Habilitao =>
(Clock)
2 Latch
1 Latch
2 Latch
1 Latch
E a evoluo de seu circuito lgico para a representao esquemtica simplificada est logo abaixo:
S
CLK
S
Q
CLK
CLK
CLK
Q
A tabela verdade destes circuitos a mesma do Latch RS Sensvel ao nvel. A nica diferena entre
eles que um sensvel ao nvel e o outro sensvel borda do sinal de clock.
Exerccios:
Complete as cartas de tempo dos circuitos indicados:
42
Clock
S
R
Q
Q
Clock
S
R
Q
Q
Clock
S
R
Q
Q
5) Flip-Flop tipo D
A possibilidade de podermos armazenar um bit em um Flip-Flop usando apenas um sinal de comando
to importante o quanto era para o Latch. Usando, ento, a mesma tcnica podemos fazer um circuito
comandado desta forma. Analise o esquema abaixo:
43
S
Q
CLK
R
Q
D
Q
CLK
Q
Representao
Esquemtica
S
Q
CLK
R
Q
D
Q
CLK
Q
Representao
Esquemtica
Exerccios:
Completar as cartas de tempo dos circuitos indicados:
1) Flip-Flop tipo D sensvel Borda de Subida
Clock
D
Q
Q
Clock
D
Q
Q
44
Assim como temos Latches de n bits, temos Flip-Flops de n bits, mas estes so chamados de
registradores. A sua vantagem sobre o latch a preciso e rapidez de armazenamento em relao ao sinal do
clock, pondo fim nos problemas que o latch apresentava. Veja o exemplo abaixo:
Load
D0
D
Q
CLK
D1
D
Q
CLK
Q0
Q1
D2
D
Q
CLK
Q2
D3
D
Q
CLK
Q3
6) Flip-Flop JK
As palavras SET e RESET significam, em relao a latches e Flip-Flops, armazenar nvel lgico 1 e
armazenar nvel lgico 0, respectivamente. Este fato nos d margem a concluir que jamais poderamos ativar
os dois sinais simultaneamente pois no existe um nvel lgico que seja 0 e 1 ao mesmo tempo. O Flip-Flop JK
tem para o J a mesma funo do SET e para o K a mesma do RESET e permite que ativemos os dois
simultaneamente e se fizermos isso ele complementa o nvel lgico que est armazenando. Analise o esquema
abaixo:
Clock
Q
Temos a seguir a tabela verdade deste dispositivo que muito parecida com a dos latches e Flip-Flops
RS. A nica diferena que agora temos a possibilidade de usarmos todas as combinaes para os sinais de
comando.
K J Q n+1 Qn+1
0 0
0 1
1 0
1 1
Q n Q n Permanece
1 0 Set
0 1 Reset
Qn Qn Complementa
A representao esquemtica do Flip-Flop JK a mesma do Flip-Flop RS, com exceo das letras que
indicam as entradas de comando:
45
J
K
CLK
R
CLK
J
Q
CLK
K
Sensvel Borda
de Descida
Exerccios
Completar as cartas de tempo dos circuitos citados a seguir:
1) Flip-Flop JK Sensvel Borda de Subida
Clock
J
K
Q
Q
Clock
J
K
Q
Q
7) Flip-Flop tipo T
Esta uma variao do Flip-Flop JK, onde ambas entradas de comando esto presas ao nvel lgico 1.
A entrada de Clock passa a se chamar T (toogle) e a nica entrada do circuito. A funo deste dispositivo
complementar o nvel lgico que est armazenando a cada borda do sinal de clock (para qual ele sensvel).
Analise o circuito lgico:
46
Vcc
Q
T
Q
Uma outra forma de obteno deste circuito trocarmos as portas AND de trs entradas para portas de
duas entradas como mostra o circuito abaixo:
Q
T
Q
Q
T
Q
T
Exerccio
Complete as cartas de tempo do Flip-Flop tipo T Sensvel Borda de Subida
T
Q
Q
Vimos que os Flip-Flops so sincronizados com as bordas do clock para qual so sensveis. Este fato
muito interessante para muitos projetos mas nos obriga a esperar um perodo completo do clock para que ele
mude de estado. Como vimos nas diversas cartas de tempo, a condio inicial de um latch ou de um Flip-Flop
indefinida e portanto para operarmos um circuito com segurana quando ele ligado, teramos que esperar um
perodo completo do clock para podermos definir a sua situao inicial, se no fossem inventados os terminais
de SET DIRETO e RESET DIRETO ilustrados na figura abaixo:
47
Clock
Q
S PST Q
CLK
R CLR Q
48
Circuitos Seqenciais
Introduo
Os circuitos seqenciais propriamente ditos tem como elementos bsicos os Flip-Flops e Latches. No
captulo anterior analisamos dois deles (Latch de n bits e Registrador), que aparentemente no nos do a idia
de que so realmente circuitos seqenciais, mas so. Neste captulo os circuitos estudados sero contadores e
estes sim nos induziro a idia de seqncia.
1) Registrador de Deslocamento
Este circuito construdo por Flip-Flops associados de maneira que o bit armazenado em um ser
transferido para outro a cada borda de clock, provocando assim um deslocamento dos valores armazenados.
O exemplo abaixo ilustra um registrador de deslocamento construdo com os Flip-Flops tipo D, RS e JK.
Na verdade esses registradores so construdos com apenas um tipo de Flip-Flop mas misturando os tipos,
voc poder ver como se constri um registrador com qualquer um deles. No caso de usarmos apenas FlipFlops RS ou JK, temos que transformar o primeiro em um tipo D, para que o nosso dispositivo final possa ser
operado com apenas uma entrada de bits.
Q0
In
D
Q
CLK
Q
CLR
Q1
S
Q
CLK
R CLR Q
Q2
D
Q
CLK
Q
CLR
Q3
J
Q
CLK
K CLR Q
Out
Clear
Clock
Clock
Clear
In
Q0
Q1
Q2
(Out) Q 3
2) Contador em Anel
Um contador em anel tem como base o registrador de deslocamento. A diferena a interligao de
sada com a entrada. Desta forma os bits ficaro circulando indefinidamente neste dispositivo.
O mdulo de contagem de um contador em anel igual ao nmero de Flip-Flops que o compem.
Observe a troca do nome do terminal CLEAR por START que explicada pelo fato do primeiro Flip-Flop
ser presetado quando ativarmos este terminal para garantir a circulao de apenas um bit.
49
Q0
PST
D
Q
CLK
Q
Q1
S
Q
CLK
R CLR Q
Q2
D
Q
CLK
Q
CLR
Q3
J
Q
CLK
K CLR Q
Start
Clock
Clock
Start
Q0
Q1
Q2
Q3
Q0
D
Q
CLK
CLR Q
Q1
S
Q
CLK
R CLR Q
Q2
D
Q
CLK
Q
CLR
Q3
J
Q
CLK
K CLR Q
Start
Clock
Clock
Start
Q0
Q1
Q2
Q3
50
Q0
Clock
Q1
Q
T
CLR
Q
T
T
Q
Q2
CLR
CLR
Reset
Clock
Reset
Q0
Q1
Q2
Q1 Q0
0 0
0 1
1 0
1 1
0
1
2
3
1 0 0
1 0 1
1 1 0
1 1 1
4
5*
6
7
Q0
Clock
Q1
Q
T
CLR
Q
T
T
Q
Q2
CLR
CLR
51
Clock
Sada da
porta NAND
Q0
Q1
Q2
Nmero 5
Nmero 5
Este problema ocorre porque os circuitos eletrnicos no so ideais. Existem atrasos na passagem e
execuo das operaes lgicas com sinais eltricos. Para evidenciar este problema veja o que acontece se
exagerarmos este atraso na carta de tempos do Contador Binrio Assncrono visto nesse captulo:
Clock
Reset
Q0
Q1
Q2
Atraso
Mximo
Atraso
Mximo
52
Circuitos MOORE
Esses circuitos so formados por portas lgicas e Flip-Flops. Os Flip-Flops so responsveis pelo
armazenamento do estado atual de uma seqncia e as portas lgicas pela gerao dos nveis lgicos do
prximo estado. Para cada arranjo lgico diferente teremos uma seqncia diferente.
O circuito MOORE tem a seguinte forma:
Arranjo
Lgico
Estado
Atual
Prximo
Estado
Dn
D2
D1
D0
Qn
Flip
Flops
Q2
Q1
Q0
Clock
Exemplo:
Projetar um circuito com a configurao de MOORE que execute a contagem 0, 1, 2, 3, 0, 1, 2, 3, 0, 1,
2 etc, em binrio. Use Flip-Flops tipo D
O primeiro passo a construo da Tabela de Estados. Como vimos na definio desta tabela
em cada linha ela dever mostrar o estado atual do circuito e tambm o prximo:
53
Estados
Atual
Prximo
Q 1 Q 0 D1 D0
0 0 0 1
0 1 1 0
1 0 1 1
1 1
0 0
Agora projetamos um arranjo lgico que, tendo como entrada as sadas Q dos Flip-Flops
(estado atual), gere o nvel lgico apropriado em suas sadas (prximo estado). Usaremos para isso os
mapas de Karnaugh:
Q1
Q0
Q1
Q0
D0 = Q0
D1 = Q0 Q1 + Q0 Q1
D1 = Q0 Q1
D0 Q0
CLK
Q0
Clock
D1 Q1
CLK
Q1
Exerccio:
1) Projetar um circuito contador de 0 a 7 binrio.
2) Projetar um circuito contador que execute a seqncia 3,4,2,6,7,0,5 e 1
Irrelevncia
Como voc deve ter observado nos exemplos e exerccios os contadores executavam seqncias que
usavam todos os estados possveis para cada caso: para 2 sadas tivemos 4 estados e para 3 sadas tivemos 8
estados. Existem casos em que um contador no usar todos estados possveis para as suas sadas e a
chamaremos esses estados de irrelevantes. Analise o exemplo a seguir:
Contador de 3 sadas que conte apenas os nmeros pares (0, 2, 4 e 6).
54
Estados
Atual
Prximo
Q 2 Q1 Q0 D2
0 0 0 0
0 0 1 x
0 1 0 1
0 1 1 x
1 0 0 1
1 0 1
1 1 0
1 1 1
Q2
D1 D0
1 0
x x
0 0
x x
1 0
x x x
0 0 0
x x x
Q1
00
01
11
10
Q1
00
01
11
10
00
01
11
10
Q0
Q2
Q0
Q2
Q1 00
Q0
D2 = Q2 Q1 + Q2 Q1 = Q2 + Q1
D1 = Q1
D0 = 0
Como os estados irrelevantes nunca estaro presentes nas sadas do contador, a letra "x" indica que os
valores para o prximo estado tanto podem ser 1 como 0. Isso facilita a simplificao do mapa K pois podemos
considerar o "x" 0 ou 1 desde que obtenhamos a maior simplificao possvel.
A irrelevncia ajuda por um lado mas atrapalha por outro. Imagine que ao ligarmos o contador os FlipFlops "acordem" num estado que no pertena seqncia. Qual seria o prximo estado?
A nica forma de se descobrir atribuir valores para os "Xs" conforme o agrupamento que fizemos:
Estados
Atual
D1 D0
1 0
1 0
0 0
0 0
1 0
1 1 0
0 0 0
0 0 0
Q1
00
01
11
10
Q1
00
01
11
10
00
Q1
00
01
11
10
Q0
Prximo
Q 2 Q1 Q0 D2
0 0 0 0
0 0 1 0
0 1 0 1
0 1 1 1
1 0 0 1
1 0 1
1 1 0
1 1 1
Q2
Q2
Q0
Q2
Q0
D2 = Q2 Q1 + Q2 Q1 = Q2 + Q1
D1 = Q1
D0 = 0
Conclumos que:
- Se "acordar" no estado 1 prximo ser o 2
- Se "acordar" no estado 3 prximo ser o 4
- Se "acordar" no estado 5 prximo ser o 6
- Se "acordar" no estado 7 prximo ser o 0
Felizmente no tivemos problema com este circuito. Caso o estado inicial seja um que no pertena a
seqncia, o contador automaticamente retorna para um valor que pertena. Mas existem casos, alis a
maioria, que isso no acontece. O resultado drstico porque teremos na sada valores indesejveis. Alm
desses casos no aconselhvel permitir que um circuito tenha em sua sada um estado que no pertence a
seqncia. A soluo para o problema usarmos as entradas PRESET e CLEAR, para que o circuito "acorde"
no estado que quisermos.
O exemplo abaixo mostra o circuito deste ltimo projeto acordando sempre no estado 4.
55
Vc
NL1
A
NL0
Vcc
t
t
PST
D0
Q0
CLK
Vcc
CLR
Q0
K
D1PST Q1
CLK
CLR
PST
Clock
D2
Q1
Q2
CLK
CLR
Q2
O circuito formado pelo capacitor C e pelo resistor R tem a funo de manter os PRESETs dos FlipFlops 0 e 1 e o CLEAR do Flip-Flop 2 em nvel lgico 0 durante um t , quando ligamos o circuito. Veja o
grfico. No se esquea que cada Flip-Flop tem que estar conectado a Vcc e a GND para que funcione. No
exemplo e em como nos esquemas em geral essas ligaes so omitidas para simplificar o desenho.
Exerccios:
1) Projete um circuito que execute a seqncia 3, 7, 11, 5, 0, 2, 9, 13, 1 e 14, com incio automtico no estado 3
e verifique o que aconteceria se acidentalmente os estados que no pertencem a seqncia fossem o estado
atual.
2) Projete um circuito digital pelo processo de MOORE que seja capaz de simular um DADO onde os nmeros
seriam indicados por LEDs.
Use o seguinte esquema para o painel:
B,C
A,B,C
A,B
B,C,D
D
C
B
A
reduzidos pois esses Flip-Flops introduziro uma srie de estados irrelevantes nesses mapas. Observe a
comparao dos trs casos, considerando que a primeira coluna da tabela mostra o estado atual dos
dispositivos, a segunda o prximo estado que desejamos e a terceira qual nvel lgico devemos colocar nas
entradas de controle para que o prximo estado desejado acontea:
0
1
1
0
1
0
1
0
0
1
1
0
1
0
1
X
X
1
Vamos resolver novamente o primeiro exemplo deste captulo usando Flip-Flops JK para bservarmos
se realmente existem vantagens. Este exemplo pedia um circuito seqencial contador de 0 a 3:
Atual
Q1n Q0n
0 0
Q1
0
1
1
X
X
0
X
1
1
X
Q1
Q0
J 1 = Q0
Q0
Q1
Vcc
J0
Q0
Q1
Q0
CLK
K1 = Q0
J0 = 1
K0
J0
K1
1
1
J1
Controle
Q0
Prximo
Q1n+1 Q0n+1
Clock
K0
Q0
J1
Q1
CLK
K1
Q1
K0 = 1
Exerccios:
1) Projetar um contador de 3 sadas que conte apenas os nmeros pares (0, 2, 4 e 6) usando Flip-Flops
RS.
2) Reprojetar o circuito que simula o DADO, usando Flip-Flops JK.
Circuitos MEALY
Os circuitos idealizados por MEALY tem basicamente a mesma estrutura dos circuitos MOORE, mas
MEALY prev entradas independentes para que um operador possa alterar o a seqncia para subseqncias
57
pr-definidas. Como exemplo imagine um contador que possa contar crescente e decrescente, de acordo com
o nvel lgico colocado em sua entrada de controle (up/down).
C1
C0
Arranjo
Controle
Externo
Cn
Lgico
Prximo
Estado
Estado
Atual
Dn
D2
Qn
Flip
Flops
Q2
Q1
D1
Q0
D0
Clock
Exemplo:
Projetar um contador de mdulo 4, que conte em ordem crescente quando uma entrada C for igual a 0
e em ordem decrescente quando esta mesma entrada C for igual a 1. Use Flip-Flops tipo D.
Estados
Atual
Prximo
C Q1 Q0 D1 D0
0 0 0 0 1
0 0 1 1 0
0 1 0 1 1
0 1 1 0 0
1 0 0
1 1
1 0 1 0 0
1 1 0 0 1
1 1 1 1 0
C
Q1
00
Q0
01
11
10
01
11
10
D0 = Q0
58
D0 Q0
CLK
Q0
Clock
D1 Q1
CLK
Q1
Exerccios:
1) Desenvolva o circuito do exemplo anterior usando Flip-Flops RS
2) Projete um circuito contador up/down de mdulo 8 com Flip-Flops JK
59
Temporizadores
Introduo
Temporizadores, em Eletrnica Digital, so dispositivos que contam o tempo decorrido a partir do
momento em que so acionados. Existem, porm, alguns temporizadores especiais que ficam contando tempos
indefinidamente, indicando com a ativao de um sinal, toda vez que a contagem chega ao fim, isto , ele
repete indefinidamente a contagem. Nesses casos podemos chamar esses dispositivos de osciladores.
Alguns exemplos de temporizadores:
No primeiro caso, temos as clssicas minuterias usadas em corredores de edifcios visando a economia de
energia eltrica. Esses dispositivos mantm as luzes dos corredores acesas durante o tempo suficiente para
que o morador saia do elevador e chegue ao seu apartamento. Em seguida as lmpadas so apagadas.
Hoje em dia temos ainda muitas minuterias mecnicas em operao, mas estas esto sendo substitudas
por circuitos eletrnicos, devido a sua simplicidade, confiabilidade e principalmente custo. Esses
temporizadores podem ser Analgicos, Digitais ou Hbridos (parte analgico e parte digital).
muito importante voc observar que neste exemplo, as lmpadas s voltam a acender quando o
morador ativar novamente o boto de disparo da minuteria.
No segundo caso, temos os semforos que esto continuamente acendendo e apagando as trs lmpadas
que compem seus painis, com intervalos de tempo bem definidos.
Observe que neste caso, ningum ativa nenhum boto. Os semforos so automticos.
Na nossa disciplina vamos estudar os dois tipos de circuitos e teremos sempre como base a utilizao de um
circuito integrado de grande utilizao em muitos projetos: este circuito o LM 555. Considerando que ele seja
novidade ao estudante, vamos fazer uma anlise com nvel de profundidade suficiente para o bom entendimento dos
projetos que usam este circuito integrado.
LM 555
Atualmente, existem vrios fabricantes que produzem este circuito e de maneira geral, qualquer um deles serve
para a maioria das aplicaes prticas, entretanto para projetos que exigem maior confiabilidade conveniente que se
faa uma anlise nas especificaes dadas pelos fabricantes nos conhecidos Data Books.
Na nossa disciplina, estudaremos o funcionamento terico destes dispositivos, sem nos preocuparmos com os
parmetros de Tenso e Corrente eltricas.
Este circuito hbrido pois tem partes analgicas (uma rede de resistores divisores de tenso e dois
amplificadores operacionais na configurao clssica de comparadores) e ainda uma parte digital (Latch RS
Assncrono e um transistor que estar saturado ou em corte).
Obs.
Cabe aqui uma observao muito importante relativa as nomenclaturas Latch e Flip-Flop. Esses dispositivos
so muito confundidos na bibliografia disponvel do mercado. Quando resolvi escrever a apostila usada no ano
anterior, achei mais completa e confivel as definies de Latch e Flip-Flop que Andrew S. Tanenbaum faz
em seu livro Organizao Estruturada de Computadores. Por esse motivo, usaremos as nomenclatura que
estamos acostumados. Ressalto porm que em diversas publicaes o aluno encontrar a descrio de FlipFlop e no Latch. Para maiores detalhes sugiro uma consulta na obra de Tanenbaum nas pginas 81 e 82 da
3 Edio (1992).
O circuito completo do integrado ilustrado a seguir. Observe que no h nenhum dispositivo que seja
novidade para voc. O novo a forma como eles esto interligados. Mesmo assim faremos uma anlise detalhada de
cada uma das partes.
60
LM 555
-a
+
6
+
b
-
R Q
S
Pinos
1
2
3
4
5
6
7
8
Descrio
GND
Disparo
Sada
Reset
Tenso de Controle
Sesor de Nvel
Dreno
Vcc
1
Tambm ser comum o aluno encontrar descries diferentes para os pinos deste integrado, porm dever
perceber que elas significam a mesma coisa, ou seja, so sinnimos.
Inicialmente vamos analisar a rede de resistores presentes entre os pinos 1 e 8:
Vcc
1 Vcc
3
2 Vcc
3
1 Vcc
3
1 Vcc
3
1 Vcc
3
GND
Os trs resistores tem o mesmo valor e por isso temos 1/3 da tenso aplicada entre os pinos 1 e 8 sobre cada
resistor. Obviamente, em relao ao terra (GND) temos as tenses de 1/3 de Vcc at o primeiro resistor e 2/3 de Vcc
at o segundo resistor. Observando esta rede conectada o circuito do 555, vemos que o pino 5 tem uma conexo com
os resistores. Ela ser til para desbalancearmos a diviso da tenso, isto , atravs deste pino podemos modificar os
valores de 1/3 e 2/3 de Vcc para outros valores que esteja de acordo com nosso projeto ou at para a produo de
efeitos especiais.
A segunda parte a ser analisada so os comparadores a e b que so os amplificadores operacionais. Fazendo
uma breve recordao do funcionamento destes dispositivos, temos o seguinte resumo:
se a tenso do terminal (+) for maior que a do terminal (-) temos nvel lgico 1 na sada;
se a tenso do terminal (-) for menor que a do terminal (+) temos nvel lgico 1 na sada;
nos outros casos temos nvel lgico 0 na sada.
Uma boa regra para no se confundir associar o sinal (+) com a palavra maior e o sinal (-) com a palavra
menor. Sendo assim, quando o valores aplicados so coerentes, (a tenso no terminal + maior que a tenso do
terminal - ou ento a tenso do terminal - menor que a tenso do terminal +) termos nvel lgico 1 na sada, caso
contrrio teremos nvel lgico 0.
Ainda observando o desenho completo do LM 555, vemos que o comparador a que ativa o terminal reset do
latch e o comparador b o terminal set e ainda que cada comparador tem uma entrada ligada um terminal externo
(pinos 2 e 6) e a outra rede de resistores. Alm disso o terminal 5 est conectado a entrada do comparador a que
ligada a rede de resistores.
61
Analisando tudo que foi dito at agora, e ligarmos o circuito uma fonte de tenso apropriada e deixarmos o
pino 5 desconectado, podemos concluir que:
para setarmos o latch temos que aplicar no pino 2 uma tenso menor que 1/3 de Vcc;
Para resetarmos o latch temos que aplicar no pino 6 uma tenso maior que 2/3 de Vcc.
Finalmente temos as anlise dos pinos 3, que a sada do latch com a potncia amplificada por um driver e do
pino 7 que o coletor de um transistor que ir drenar a corrente presente neste terminal para o terra, quando o latch
estiver resetado ( Q = 1 ). Caso contrrio, se comportar como um circuito aberto, isto , no entra nem sai corrente
alguma por este pino.
muito comum encontrarmos um inversor ligando a sada Q ao pino 3 e voc deve entender que isso no
altera nada no funcionamento do circuito, nem os valores de seus sinais.
Acredito que no haja a necessidade de comentrios sobre o pino 4, mas de qualquer forma, a est a sua
funo: resetar o latch independentemente dos sinais presentes nas entradas S e R, quando for aplicado sobre ele
um nvel lgico 0 ou seja GND.
Terminada esta anlise, vamos estudar o nosso primeiro circuito temporizador. Verifique portanto se no
sobrou nenhuma dvida sobre o funcionamento de cada uma das partes deste integrado, pois se isso acontecer voc
no conseguir entender o funcionamento de um projeto que utilize este integrado.
Multivibrador Mono-Estvel
Este o nome original do circuito eletrnico da minuteria. A palavra MONO quer dizer UM e portanto temos um
Multivibrador com apenas um estado estvel.
Recordando o funcionamento da minuteria, vemos que isto verdade pois o circuito est estabilizado quando a
lmpada est apagada e ficar assim por um tempo indeterminado, se ningum ativar a sua entrada. Quando um
morador pressiona o boto para que a luz do corredor acenda, ele est na verdade desestabilizando o circuito que
manter uma (ou mais) lmpadas acesas at que se esgote o tempo para qual o circuito foi projetado. Nesse instante a
lmpada se apaga e o circuito permanece estabilizado at que outra pessoa o desestabiliza novamente.
Tudo muito fcil e simples at agora, mas como projetar um circuito que funcione da maneira que foi descrita
acima, usando o LM 555 ?
Primeiro temos que encontrar um componente eletrnico que seja capaz de nos fornecer o tempo como
varivel. Um componente possvel o capacitor, j que para que carregue com uma tenso necessrio um tempo e,
obviamente, uma tenso aplicada entre seu dois terminais. Analise abaixo o grfica de carga de um capacitor em srie
com um resistor:
K1
Vc
Vc
Instante em que K 1
fechada.
Sabemos que a constante de tempo do circuito anterior dada por = RC e portanto podemos variar o tempo
necessrio para a carga do capacitor modificando o valor do resistor ou do capacitor. Como o latch do CI 555
acionado por valores de tenso definidos pela rede de resistores (1/3 e 2/3 de Vcc) usaremos este fato para compor o
nosso circuito final. Observe o esquema abaixo:
62
Vcc
8
-a
+
R1
6
R2
Vc
+
b
-
R Q
S
3
7
L1
R3
K1
1
Considerando que o circuito estivesse desligado a algum tempo, portanto Vc = 0, e fosse ligado
repentinamente. Nesse instante o LED L1 estaria aceso pois sendo 0 a tenso aplicada nos pinos 2 e 6 teramos um set
no latch, provocado pelo comparador b. Com o passar do tempo, o capacitor vai se carregando com uma velocidade
que depende do seu valor e do valor do resistor. Quando a tenso do capacitor atingir 2/3 de Vcc, teremos nvel lgico 1
na sada do comparador a e conseqentemente o latch ser resetado, fazendo com que o LED L1 se apague. O
circuito se estabiliza nessa situao, pois o capacitor continua se carregando at atingir o valor de Vcc e o latch no
muda mais de estado.
Resumindo, quando ligamos o circuito, o LED estar aceso, mas logo em seguida se apaga e permanece assim
por tempo indefinido.
Digamos que algum pressione por algum tempo a chave K1. Analisando o circuito, percebemos que o
capacitor vai se descarregar atravs de R2. Sendo assim, a tenso presente nos pinos 2 e 6 ser 0 e o comparador b
apresentar nvel lgico 1 em sua sada, enquanto que o comparador a apresentar 0 e, portanto, o latch setado,
provocando o acendimento do LED. Quando a chave K1 for deixada em repouso novamente, o capacitor inicia a sua
carga e quando atingir novamente o valor de 2/3 de Vcc, provocar o reset no latch e o circuito se estabiliza novamente.
O circuito apresentado no a nica forma de se construir um temporizador com o LM 555 e alm disso
apresenta algumas deficincias. Ele foi escolhido por ser o mais simples de se entender.
A deficincia mais marcante que os resistores R1 e R2 formam um divisor de tenso e portanto ao
pressionarmos a chave K1, o capacitor no se descarrega completamente. Ficar com um valor de tenso igual o valor
da tenso sobre R2. Alm disso, R1 tem que ter um valor que seja maior que o dobro de R2 pois caso contrrio a tenso
do capacitor nunca ser menor que 1/3 de Vcc. Poderamos retirar R2 mas neste caso teramos um faiscamento nos
contatos da chave K1 diminuindo muito a sua vida til.
Outro ponto a ser notado que a contagem do tempo inicia quando a chave K1 deixada em repouso e no no
momento em que pressionada.
Vejamos agora um circuito de temporizao bem mais elaborado que tambm usa o LM 555. Note que o
funcionamento do integrado sempre o mesmo, mas as ligaes externas fazem com que o projeto como um todo
funcione de formas diferentes.
Analisando o circuito seguinte e considerando que ele est em repouso, isto , o LED est apagado,
conclumos que permanecer indefinidamente neste estado pois se a sada apresenta nvel lgico 0, significa que o
latch est resetado e conseqentemente que o pino 7 est fortemente conectado ao o terra. Sendo assim, toda corrente
que vem de Vcc e passa por R1 e P1 desviada para o terra ao invs de carregar o capacitor. Ao pressionarmos
momentaneamente a chave K2 faremos com que o comparador b apresente nvel lgico 1 em sua sada e
conseqentemente set o latch. Nesta situao o pino 7 se comportar como um circuito aberto, j que o transistor
ligado sua base estar em corte ( Q = 0 ). O capacitor comeara a se carregar com a corrente vinda de Vcc atravs
de R1 e P1. Quando a tenso no capacitor for ligeiramente maior que 2/3 de Vcc, o comprador a apresente nvel lgico 1
e assim o latch ser resetado. Com o latch resetado, o transistor conectado ao pino 7 entra em saturao e alm de
descarregar imediatamente o capacitor, desvia toda corrente vida de Vcc atravs de R1 e P1 para o terra estabilizando o
circuito neste estado.
63
Vcc
8
R3
K1
R1
R2
-a
+
P1
6
Vc
+
b
-
R Q
S
3
7
L1
R4
K2
1
Os fabricantes deste integrado fornecem muitos outros exemplos de projetos que usam o LM 555 e junto com
eles algumas frmulas para clculos tericos. No caso deste circuito podemos calcular o valor do tempo em que o LED
permanece aceso atravs da seguinte relao:
onde:
Como o potencimetro varia seu valor resistivo, seria conveniente calcular o valor de T para o mximo e
mnimo valores de P1.
Uma diferena entre este circuito e o anterior que tambm vale a pena comentar que no segundo a
temporizao inicia no instante em que K2 pressionada, independentemente do tempo que ela permanece assim.
Temos, alm disso, uma outra chave K1 que permite a interrupo da contagem do tempo pois fora o latch a um reset,
qualquer que seja os sinais aplicados em S e R.
Apenas a ttulo de curiosidade, se montarmos o circuito com os seguintes componentes, teramos um
intervalo mximo de 27,5 e mnimo de 16,5 segundos:
R1 = 1,5 M
R2 = 15 K
R3 = 15 K
R4 = 1 K
P1 = 1 M
C = 10F
Vcc = 12V
Multivibrador Astvel
Como seu prprio nome sugere, este circuito instvel, ou seja no se estabiliza. Como a sua sada digital,
conclumos que teremos ali a presena de um sinal retangular e podemos chama-lo tambm de oscilador.
Novamente o corao do projeto a ser estudado o Circuito Integrado LM 555 e o elemento que faz a
temporizao um capacitor. A diferena bsica est na forma de conexo de todos os componentes. Analise o
esquema abaixo:
64
Vcc
8
R3
K1
R1
5
-a
+
P1
6
R2
+
b
-
R Q
S
3
7
L1
R4
Vc
1
Temos agora tanto o pino 2 como o pino 6 esto conectados tenso presente no capacitor. Isso significa que
quando o capacitor estiver com uma tenso inferior 1/3 de Vcc o comparador b ativa a sua sada e seta o latch e
quando a tenso for maior 2/3 de Vcc o comparador a ativa a sua sada e reseta o latch. Relembrando que o pino 7
est fortemente ligado terra (via transistor) quando o latch est resetado e que se comporta como um circuito aberto
quando o latch est setado, podemos tirar algumas concluses:
Considerando que inicialmente o circuito estava desligado um tempo suficiente para que o capacitor perdesse toda
sua carga e foi repentinamente ligado. Nessa condies o latch ser setado pois temos no pino 2 uma tenso menor
que 1/3 de Vcc ( Vc = 0 ). Sendo assim o pino 7 est aberto e ento circular uma corrente de Vcc para o capacitor
(passando por R1, P1 e R2) e ele comea a se carregar. Observe que no h outro caminho para a corrente circular,
j que a impedncia de entrada de operacionais muito grande.
Quando o capacitor estiver carregado com uma tenso ligeiramente superior a 2/3 de Vcc o comparador a ativa o
sinal R do latch, provocando um reset. Quando isso ocorrer o pino 7 ficar fortemente ligado terra e a corrente
vinda de Vcc que passa por R1 e P1 desviada para terra por este pino (7) pois este caminho mais fcil. Alm
disso o capacitor que j tem um de seus terminais ligado terra e o outro R2 se descarregar pois o outro terminal
de R2 tambm est conectado a terra via pino 7. O capacitor ento comea a se descarregar .
Quando o valor da tenso sobre o capacitor for ligeiramente inferior a 1/3 de Vcc, o comparador b dispara o S do
latch. Como o pino 7 um circuito aberto quando o latch est setado, o capacitor vai se carregar novamente pois
no existe mais outro caminho para a corrente e o ciclo est fechado, ou seja, se continuarmos a anlise veremos
que estamos exatamente no item analisado logo acima e portanto o circuito est oscilando.
Uma ilustrao grfica da tenso do capacitor sincronizada com o valo na sada pode facilitar muito o
entendimento do funcionamento do circuito e inclusive fica claro que o primeiro instante em que o capacitor se carrega
mais longo que os outros pois ele comear do zero e no de 1/3 de Vcc.
Da mesma forma que no caso anterior, os fabricantes fornecem vrios esquemas de exemplos de circuitos e
suas respectivas frmulas para clculos tericos. Este exemplo estudado o mais usado para este integrado e voc o
identificar facilmente em projetos de sirenes, pisca-pisca, osciladores, etc. Alis bom comentar que o circuito de
clock do DIGILAB I exatamente este. A mudana das freqncias feita pela alterao dos valores dos resistores ou
do capacitor. No nosso exemplo, a mudana pode assumir diversos valores pois temos um resistor varivel (P1) em
srie com o resistor R1.
65
Vc
2Vcc/3
Vcc/3
t
Vcc
Vpino 3
t
tL
tH
T
tH
tL
T
f
Hz.
=
=
=
=
0,693( R1 + P1 + R2 ) C
0,683 R2 C
tH + tL
1 =
1,44
T
( R1 + 2 (P1 + R2 )) C
Observe no grfico que tH > tL, isto porque para a carga do capacitor temos R1 , P1 e R2 em srie, mas para a
descarga temos apenas R2. Isto pode ser verificado no esquema e nas frmulas. Podemos tambm concluir que o
potencimetro varia a freqncia de oscilao e o tH, mas o tL no alterado.
Temos um grande inconveniente comum aos dois circuitos estudados: IMPRECISO. Os capacitores sofrem
uma influncia muito grande da temperatura ambiente e mudam seus valores em quantidade significativa. lgico que
para minuterias em corredores de edifcios, pisca-piscas e outros projetos onde a preciso do tempo no to
importante no ha nenhum problema em usar os exemplos que analisamos. Mas para construirmos um relgio digital,
por exemplo, seria absolutamente catastrfico o emprego dos exemplos analisados. A sada para este problema a
utilizao de circuitos mais sofisticados com osciladores cristal.
O cristal de quartzo um mineral encontrado na natureza que se comporta de maneira muito estvel no diz
respeito oscilaes estudaremos osciladores cristal quando estivermos falando de geradores de clock para
microprocessadores. Acredito que seria mais conveniente.
66
I0
I1
R/2
I2
R/4
I3
R/8
VS
67
VCC
VCC
VCC
R/4
Req1
VS
R/8
R/2
I =
VS = Req2 I
VS
Req2
Vcc
Req1 + Req2
VS =
Req2 VCC
Req1 + Req2
R
VS
2R
2R
2R
2R
2R
2R
Neste caso, o clculo da tenso VS necessita da aplicao do teorema de Thevenin vrias vezes. Se
verificarmos para vrios bytes de entrada notaremos que VS muda para cada um da mesma forma que no
circuito anterior, mas as impedncias de entrada e sada permanecem constantes.
Como o que interessa para a nossa disciplina o funcionamento do circuito e no o clculo de seus valores, j
que encontramos facilmente no mercado Circuitos Integrados prontos para o uso, com vantagens relativas a seu
tamanho e custo vamos partir ao estudo de uma tabela verdade caracterstica destes tipos de circuitos.
68
I3
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
I2
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
I1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
I0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
VS
0
1Vcc/15
2Vcc/15
3Vcc/15
4Vcc/15
5Vcc/15
6Vcc/15
7Vcc/15
8Vcc/15
9Vcc/15
10Vcc/15
11Vcc/15
12Vcc/15
13Vcc/15
14Vcc/15
15Vcc/15
Como exemplo do funcionamento de um Conversor D/A para uma seqncia de bytes temos o circuito abaixo,
onde um contador binrio Hexadecimal fornece os bytes de entrada e na sada temos o sinal desenhado no grfico ( VS
x t ):
c
o
n
t
a
d
o
r
D/A
VS
VS
t
Oscilador
Sabemos que o contador gera bytes em seqncia crescente ( ou decrescente ), mas um computador, por
exemplo, poder gerar bytes pr definidos para conseguirmos na sada qualquer forma de onda e no apenas este tipo
exemplificado acima. O grfico seguinte ilustra uma senoide produzida por dados armazenados convenientemente em
uma memria.
c
o
n
t
a
d
o
r
e
n
d
e
r
e
o
s
M
e
m
r
i
a
d
a
d
o
s
D /A
VS
VS
t
O scilador
Como voc deve ter notado a senoide deixa muito a desejar, mas observe que estamos trabalhando
com um converso D/A de apenas quatro bits e isso nos d apenas 16 patamares de tenso. Imagine se trocssemos
16
este conversor por um outro com 16 bits de entrada. Teramos, ento na sada 65536 ( 2 ) patamares de tenso e
isso deixaria a senoide praticamente perfeita. Observe porm que a memria teria que ter tambm 65536 endereos
(64 KBytes), o contador tambm teria que ter 16 bits e freqncia do oscilador teria que ser muito maior. Conclumos
ento que a resoluo de um conversor Digital/Analgico est diretamente ligada ao nmero de bits que ele apresenta
como entrada e que este fator alm de elevar o seu preo encarece todo circuito de apoio ao seu funcionamento.
VCC
A
r
r
a
n
j
o
Tabela Verdade
A
B
C
g
i
c
o
I
Vcc/8
2Vcc/8
3Vcc/8
4Vcc/8
5Vcc/8
6Vcc/8
7Vcc/8
8Vcc/8
C
0
0
0
0
1
1
1
1
B
0
0
1
1
0
0
1
1
A
0
1
0
1
0
1
0
1
A rede composta por 8 resistores de mesmo valor ( R ) divide a tenso da fonte em 8 parcelas
absolutamente iguais. Os comparadores detectam quando a entrada de seus terminais no inversores tiverem
uma tenso maior que a de seus terminais inversores. Sendo assim quando a tenso aplicada em I, que a
tenso de se deseja converter for 0V, nenhum comparador ter a sua sada ativada pois todos eles tero nas
suas entradas no inversoras uma tenso menor que a aplicada (pela rede de resistores) em suas entradas
inversoras. Conforme a tenso aplicada em I for aumentando seu valor, os comparadores vo ativando suas
sadas, seguindo a ordem de baixo para cima at o momento em tivermos VCC na entrada, quando ento todos
tero suas sadas ativadas. O bloco seguinte um arranjo lgico que tem a funo de codificar as sadas dos
comparadores em um cdigo binrio, isto , se nenhum comparador estiver com sua sada ativada o Arranjo
Lgico ter como sada 000; se apenas o primeiro estiver ativado o arranjo lgico produz 001 na sada; se o
primeiro e o segundo estiverem ativados, o Arranjo Lgico produz 010 na sada e assim sucessivamente at o
momento em que todos estiverem com suas sadas ativadas e o Arranjo Lgico com 111 na sua sada. Este
circuito sem sombra de dvidas muito bom e faz a converso num espao de tempo muito pequeno, porm o
seu custo extremamente elevado. Imagine se necessitarmos de um conversor com 16 bits da sada, teremos
que ter 65536 comparadores na entrada. Absolutamente invivel.
70
I
Conversor
D/A
S
a
d
a
Contador
UP/DOWN
UP
DW
Oscilador
Temos circuito um contador UP/DOWN conectado a um converso D/A. A funo desses elementos
de gerar uma tenso, que pode ser crescente ou decrescente, de acordo com a entrada de clock que recebe os
pulsos (bordas) do oscilador. Um comparado e um arranjo lgico, composto por duas portas AND e um inversor
controlam o destino do sinal de clock. Se a tenso aplicada em I for maior que a tenso gerada pelo conversor
D/A, o comparador produz uma sada igual a zero e portanto o sinal de clock vindo do oscilador ser aplicado
na entrada UP do contador. Caso a tenso aplicada em I seja menor que a tenso gerada pelo conversor D/A o
comparador produzir uma sada igual a VCC e ento o sinal vindo do oscilador ser aplicado na entrada DW do
contador. Desta forma o contador ser incrementado ou decrementado at que a tenso produzida pelo
conversor D/A se iguale tenso aplicada em I. Nesse instante temos na sada do circuito, que na realidade a
sada do contador, um byte que corresponde ao valor da tenso aplicada.
Os circuitos analisados at agora recebem um byte e produzem uma tenso correspondente ou ento
produzem um byte que corresponde a o valor de uma tenso. A converso Digital para Analgico at que feita com
uma velocidade razoavelmente alta, porm a converso Analgico para digital ou extremamente cara (item b1) ou
extremamente lenta (item b2). Os conversores D/A so utilizados em situaes em que se deseja converter o valor de
um byte para um valor de tenso ou corrente sem maiores problemas, mas os conversores A/D so teis apenas para
converses que no exigem uma grande velocidade, como por exemplo medidores de grandezas fsicas em geral
(balanas, tenses, correntes, temperaturas etc.).
Para fazermos a converso de sinais com velocidade extremamente alta, como sons, imagens etc. temos que
usar uma outra tcnica de converso que a converso para uma seqncia de bits, isto , o sinal produzido por um
conversor A/D no mais um byte e sim uma seqncia de bits se tamanho predefinido. O converso D/A usado para
que retornemos ao sinal original , basicamente, um filtro passa-baixas que nos fornecer o valor mdio desta
seqncia de bits. Para entendermos melhor, vamos analisar primeiro o conversor A/D.
71
Vcc
8
R1
Vin
R3
-a
+
6
R2
+
b
-
R Q
S
3
7
Vout
Vc
1
72
Vin
2/3
1/3
t
V3
VCC
R1
VD
R2
VA
73
Apndice 1
Portas Lgicas
As grandes responsveis pelo sucesso da Eletrnica Digital so: a simplicidade dos circuitos e a excelente
performance. Como os circuitos operam com apenas dois nveis de sinais, fica fcil projetarmos circuitos que executem
as funes de Boole. Vejamos o exemplo de alguns circuito que executam Funes Booleanas:
Se a diferena de potencial entre base e emissor for 0v (Vin = 0), no vai haver circulao de corrente pela
base (ib = 0). Se no temos corrente na base do transistor, no existir a corrente de coletor para emissor e, ento, a
tenso sobre o resistor ser 0v (VR2 = 0). Conclumos, ento que a tenso na sada ser igual a Vcc (Vout = Vcc). Veja
a figura 1.
Figura 1
Figura 2
Vcc
VR2 = R2. i
Vcc
VR2
VR2 Vcc
i=0
R2
Vout Vcc
S
A
R1
Vin = 0
i = ib
Vin 0
Vout 0
R1
ib = 0
ib 0
Na figura 2 colocada uma tenso eltrica Vin 0 na entrada do circuito. Isso provoca o aparecimento de uma
corrente na base do transistor e ento o transistor comea a conduzir uma forte corrente entre o coletor e emissor .
Essa forte corrente (i = ib) faz surgir a tenso VR2 = R2 i sobre o resistor R2. Pela lei de soma das tenses temos
que:
74
Inversor
Podemos, tambm, construir um circuito que execute a funo Igualdade da lgebra de Boole mesmo que
isso possa nos parecer engraado, j que a funo igualdade poderia ser executada eletricamente por um simples
pedao de fio. que as vezes precisamos dar um ganho de potncia ao sinal eltrico que o circuito est operando e
precisamos de um amplificador como, por exemplo, o circuito abaixo:
Figura 3
Figura 4
Vcc
Vcc
A
R1
R1
Vin 0
Vin = 0
ib = 0
Vout Vcc
VR2
VR2 = R2. i
ib 0
Vout 0
VR2
R2
VR2 = R2. i
i=0
Vout =VR2
R2
i 0
Vout =VR2
Se a tenso na entrada do circuito for zero (Vin = 0), a corrente de base ser zero (ib = 0). Nessas condies o
transistor se encontra aberto, isto , no conduz corrente entre coletor e emissor. Sendo assim, a tenso VR2 = 0 pois
no circula corrente no resistor R2. Como podemos observar, no esquema eltrico desenhado acima, VR2 = Vout = 0.
Analogamente, se a tenso na entrada do circuito for diferente de zero (Vin 0), a corrente de base ser
diferente de zero (ib 0) e ento o transistor satura, isto , conduz uma forte corrente entre coletor e emissor (i = ib
+ ib).
Se calcularmos convenientemente os valores de R1 e R2 o circuito ilustrado das figuras 3 e 4 vai se comportar
da seguinte maneira:
se Vin = 0, Vout 0
se Vin = Vcc, Vout Vcc
Da mesma forma que o circuito das figuras 1 e 2 tem uma representao especial, o circuito das figuras 3 e 4
ter a sua:
Driver
Alguns autores chamam, erroneamente, esta porta lgica de buffer, mas buffer memria intermediria.
Podemos ser ainda mais ousados construindo um circuito capaz de executar a Funo E da lgebra Booleana:
Figura 5
Figura 6
75
Vcc
Vin 0
Vcc
R1
Vin = 0
R1
ib = 0
Vin = 0
ib = 0
R2
Vin 0
R2
ib = 0
ib 0
Vout
VR3 = R3. i
i = ib
R3
Vout =VR3
Figura 8
Vcc
R1
Vin 0
R1
ib 0
ib = 0
Vin = 0
R2
Vin 0
ib = 0
R2
ib 0
Vout = 0
Vout Vcc
VR3
VR3
VR3 = R3. i
i = ib
R3
Vcc
Vout =VR3
Figura 7
Vin = 0
VR3
V R3
VR3 = R3.i
Vout 0
R3
VR3 = R3.i
i=0
Vout =VR3
R3
i = ib
Vout =VR3
A
S
B
Porta E
Uma Porta OU seria facilmente construda com a dois diodos como indica a figura 9, mas os diodos tem uma
queda de tenso caracterstica e tambm uma resistncia na sua juno. Para a maioria dos projetos , esses valores
so desprezveis, mas no nosso caso um pouco problemtico pois muito comum associarmos as portas lgicas em
cascata, isto , a sada de uma porta ligada a entrada de outra. Desta forma o sinal iria perdendo potncia at no ficar
mais confivel.
Podemos contornar este problema adicionando um transistor para dar ganho de potncia, como mostra a figura
10, mas um circuito mais elaborado mostrado na figura 11.
Figura 9
Figura 10
76
Vin
Vcc
Vin
R1
S
Vout
Vin
B
Vin
ib
Vout
VR2
R2
Figura 11
Figura 12
Vcc
Vin
R1
A
ib
Vin B
S
B
R2
ib
Porta OU
Vout
VR3
i
R3
Podemos construir circuitos para as funes NE e NOU usando o mesmo artifcio de trocar a posio do
resistor em relao ao transistor (veja figuras 1 e 3).
Figura 13
Figura 14
Vcc
VR3 = R3.i
VR3
R3
S
Vin
Vout
R1
ib
Porta NE
Vin
R2
ib
Figura 15
Figura 16
77
Vcc
VR3
R3
S
A
Vout
Porta NOU
R1
Vin
ib
Vin
R2
ib
78
Apndice 2
Portas Lgicas Reais
Segue abaixo, exemplo dos catlogos do fabricante Texas Intruments que foram retirados do site da empresa
(www.ti.com). Apenas o primeiro contm est completamente representado, tal e qual sua documentao
79
80
81
82
83
84
85
Apndice 3
Formas-Padro Para Funes Lgicas
As duas Formas-Padro para as funes lgicas que estudaremos tem com objetivo facilitar a montagem de
tabelas verdade de qualquer funo. Se no tivssemos estas Formas-Padro teramos que testar a funo para todas
as combinaes possveis dos valores de sua variveis.
b) Dada a funo lgica abaixo, exprimi-la como uma soma padro de produtos:
F = ( A + BC ) ( D + BE )
Soluo usando o Teorema de De Morgan e a lei distributiva
_
_ _
F = ( A + B + C ) ( D ( BE ) )
_ _
_ _ _
F=(A+B+C)(D(B+E))
_ _ __ __
F = ( A + B + C ) ( DB + DE )
_ _ ___ _ __ __ _ __ _
__
F = ADB + ADE + BDB + BDE + CDB + CDE
__
_ _ _ _ _ _ _ _ __ _ _ _
F = ABD + ADE + BD + BDE + BCD + CDE
sempre possvel escrever uma funo lgica como uma simples soma de termos, sendo cada termo
um produto de variveis, basta seguirmos as regras:
a) Se apenas variveis individuais aparecem complementadas, precisamos apenas da lei distributiva (primeiro
exemplo).
b) Se um sinal de complemento aparecer sobre uma combinao de variveis, precisamos primeiro usar o
Teorema de De Morgan at que tenhamos apenas variveis individuais complementadas e ento aplicarmos a
regra citada acima (segundo exemplo).
Exerccios:
86
a) F = ( A + B ) ( AC + D )
b) F = ( AB + C ) ( CD + F )
c) F = A ( DC )
d) F = A ( B + C ) + BD
Se uma funo est escrita na forma soma padro de produtos e cada termo desta funo composto
por todas as variveis que fazem parte da funo, dizemos que esta funo uma Soma Padro de Produtos
Mnimos e que cada termo um Minitermo. Exemplo:
__ _ _
_
_
F = ABC + ABC + ABC + ABC + ABC
Qualquer funo booleana pode ser expressa nesta forma, basta seguirmos as seguintes regras:
a) Transcrever a funo na forma Soma Padro de Produtos
b) Ao identificar a ausncia de uma varivel em um de seus termos, multiplique-o pela soma desta
varivel com seu complemento.
Exemplo:
_
( Obs. a funo j est na forma Soma Padro de Produtos )
F = A + BC
_
_
_
_
F = A ( B + B ) ( C + C ) + BC ( A + A)
_ __
_
_
_ _
F = A ( BC + BC + BC + BC ) + BCA + BCA
_
_
__
_
__
F = ABC + ABC + ABC + ABC + ABC + ABC
_
_
__ __
F = ABC + ABC + ABC + ABC + ABC
A partir de uma funo escrita na forma Soma Padro de Produtos Mnimos podemos facilmente
montar a tabela verdade que a define, basta considerarmos as variveis sem complemento como 1 e as
complementadas como 0. Para exemplificar montemos a tabela verdade a ltima funo que analisamos:
A B C S
0
0
0
0
1
1
1
1
0 0 0
0 1 1
1 0 0
1 1 0
0 0 1
0 1 1
1 0 1
1 1 1
_
_
__ __
F = ABC + ABC + ABC + ABC + ABC
Exerccios:
Montar as tabelas verdade das funes abaixo transformando-as antes em Somas Padro de Produtos
Mnimos:
87
_ _
a) F = ( A + B ) ( A + B )
_ _ _
_
b) F = ( A + B + C ) ( A + B + C )
c) F = AB ( C + D ) E + ( C + D ) AC
d) F = A ( B C ) + B C ( A + B ) + ABC
A B C S
0
0
0
0
1
1
1
1
0 0 0
0 1 1
1 0 0
1 1 0
0 0 1
0 1 1
1 0 1
1 1 1
_ __ _ _ _ _
F = ABC + ABC + ABC
Exerccios:
Rescrever as funes abaixo na forma Produto Padro de Somas:
88
_
_
a) F = AB + AB
__
_
b) F = AB + AB
_
c) F = C + AB
d) F = ( A + B ) C + AC
89
Bibliografia
- IODETA, IV VALEIJE, 1957
Elementos de Eletrnica
Ivan V. Iodeta
Francisco G. Capuano
Ed. rica - So Paulo
Digital
Microprocessadores
Computadores
90