Eletrónica II

Lab. 2- Implementação de um circuito

combinatório

Discente: Miguel Rebocho, nº42645, LEM

Docentes: Professor Daniele Bortoli e Professora Maria João Costa

1º Semestre 2020/2021
Objetivo
Pretende‐se projetar um circuito combinatório simples, utilizando os métodos
sistemáticos que existem para a simplificação de funções lógicas. A implementação deve
ser feita com portas lógicas básicas.

1.1 Obtenha as tabelas de verdade dos circuitos a implementar.

Tabela de Verdade
Entradas Saídas
A B C D X Y Z
0 0 0 0 0 0 0
0 0 0 1 0 0 1
0 0 1 0 0 1 0
0 0 1 1 0 1 1
0 1 0 0 0 0 1
0 1 0 1 0 1 0
0 1 1 0 0 1 1
0 1 1 1 1 0 0
1 0 0 0 0 1 0
1 0 0 1 0 1 1
1 0 1 0 1 0 0
1 0 1 1 1 0 1
1 1 0 0 0 1 1
1 1 0 1 1 0 0
1 1 1 0 1 0 1
1 1 1 1 1 1 0

1º Semestre 2020/2021
1.2 Utilize o método de Karnaugh de forma a obter as funções simplificadas.

Mapas de Karnaugh

Saída X

AB\CD 00 01 11 10
00 0 0 0 0
01 0 0 1 0
11 0 1 1 1
10 0 0 1 1

𝐗 = 𝐀𝐂 + 𝐀𝐁𝐃 + 𝐁𝐂𝐃

Saída Y

AB\CD 00 01 11 10
00 0 0 1 1
01 0 1 0 1
11 1 0 1 0
10 1 1 0 0

̅ 𝐁𝐂̅𝐃 + 𝐀𝐁𝐂𝐃 + 𝐀𝐁
𝐘=𝐀 ̅ 𝐂̅ + 𝐀𝐂̅𝐃
̅ +𝐀
̅𝐁̅𝐂 + 𝐀
̅ 𝐂𝐃
̅

Saída Z

AB/CD 00 01 11 10
00 0 1 1 0
01 1 0 0 1
11 1 0 0 1
10 0 1 1 0

̅ 𝐃 + 𝐁𝐃
𝐙=𝐁 ̅

1º Semestre 2020/2021
1.3 Transforme as funções simplificadas de forma a obter uma função que
possa ser totalmente implementada apenas com portas NAND.

AC. ABD. BCD ↔ 𝑋̿ = ̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅

X = AC + ABD + BCD ↔ 𝑋̅ = ̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅ ̅̅̅̅ . 𝐵𝐶𝐷
𝐴𝐶 ̅̅̅̅̅̅ . 𝐴𝐵𝐷
̅̅̅̅̅̅

̅ BC̅D + ABCD + AB
Y=A ̅C̅ + AC̅D
̅+A
̅B̅C + A
̅CD
̅↔

Y = ̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅
̅ ̅ BC̅D + ABCD + AB
A ̅C̅ + AC̅D ̅+A ̅B̅C + A ̅CD̅↔

̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅
𝑌̿ = ̅̅̅̅̅̅
𝐴̅𝐵̅ C. ̅̅̅̅̅̅
𝐴̅C𝐷̅ . ̅̅̅̅̅̅̅̅
𝐴̅𝐵 𝐶̅ 𝐷. ̅̅̅̅̅̅̅
𝐴𝐶̅ 𝐷 ̅̅̅̅̅̅̅̅ . ̅̅̅̅̅̅
̅ . 𝐴𝐵𝐶𝐷 𝐴𝐵̅ 𝐶̅

̅D + BD
Z=B ̅D + BD
B ̅ ↔ Z̿ = ̅̅̅̅̅̅̅̅̅
̅ ↔ 𝑍̅ = ̅̅̅̅̅̅̅̅̅̅̅̅ ̅̅̅̅
̅D. ̅̅̅̅
B ̅B
D

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1.4 Desenhe os esquemas dos circuitos que implementam as funções obtidas
em 1.2 e 1.3. O esquema deve incluir a identificação dos integrados utilizados
e os respetivos números de pinos.

(1.2)

1º Semestre 2020/2021
(1.3)

1º Semestre 2020/2021
2.3- Calcule o valor do pior tempo de propagação.

• Porta NOT (74LS04)

Parameter From To Test Min typ max Unit

(input) (output) Conditions
t PLH A Y RL= 2kΩ 9 15 ns
t PHL CL= 15𝝆𝑭 10 15 ns

Tdmax= 15ns

• Porta AND(2) (74LS08)

Parameter From To Test Min typ max Unit

(input) (output) Conditions
t PLH A or B Y RL= 2kΩ 9 ; 15 ns
t PHL CL= 15𝝆𝑭 10 ; 20 ns

Tdmax= 17,5ns

• Porta AND(3) (74LS11)

Parameter From To Test Min typ max Unit

(input) (output) Conditions
t PLH A,B or C Y RL= 2kΩ 4,5 ; 7 ns
t PHL CL= 15𝝆𝑭 10 ; 15 ns
t PLH RL= 280Ω 6 ns
t PHL CL= 50𝝆𝑭 7,5 ns

Tdmax= 7,25ns

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• Porta OR (74LS32)

Parameter From To Test Min typ max Unit

(input) (output) Conditions
t PLH A or B Y RL= 2kΩ 14 ; 22 ns
t PHL CL= 15𝝆𝑭 14 ; 22 ns

Tdmax= 22ns

• Porta NAND(2) (74LS00)

Parameter From To Test Min typ max Unit

(input) (output) Conditions
t PLH A or B Y RL= 2kΩ 9 ; 15 ns
t PHL CL= 15𝝆𝑭 10 ; 15 ns

Tdmax= 15ns

• Porta NAND(3) (74LS10)

Parameter From To Test Min typ max Unit

(input) (output) Conditions
t PLH A,B or C Y RL= 2kΩ 9 ; 15 ns
t PHL CL= 15𝝆𝑭 10 ; 15 ns

Tdmax= 15ns

1º Semestre 2020/2021
• Porta NAND(4) (74LS20)

Parameter From To Test Min typ max Unit

(input) (output) Conditions
t PLH any Y RL= 2kΩ 9 ; 15 ns
t PHL CL= 15𝝆𝑭 10 ; 15 ns

Tdmax= 15ns

• Porta NAND(8) (74LS30)

Parameter From To Test Min typ max Unit

(input) (output) Conditions
t PLH any Y RL= 2kΩ 8 ; 15 ns
t PHL CL= 15𝝆𝑭 13 ; 20 ns

Tdmax= 17,5ns

Na Alinea 1.2 o tempo de propagação total=

4x15ns+3x17,5ns+7x7,25ns+1x17,5ns+8x22ns= 356,75ns

Na Alinea 1.3 o tempo de propagaçao total=

4x15ns+4x15ns+7x15ns+2x15ns+1x17,5ns= 272,5ns

Logo o tempo de propagação mais lento vai ser o da Alinea 1.2.

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