UNIVERSIDADE FEDERAL DO PARANÁ

CURSO DE ENG. ELÉTRICA

DICIPLINA TE-909 – MICROELETRÔNICA II

EDSON AMADO DA SILVA JUNIOR GRR20172195

NIRLANDO CAVALLARO OLIVEIRA GRR20167827

ATIVIDADE DE LABORATÓRIO
PARTE II
Circuito de amostragem e retenção

Profª. Sibila França, Dr.

CURITIBA
2019
 DESENVOLVIMENTO

2.1) Chave NMOS

a) Criar um esquemático conectando uma fonte de tensão contínua de entrada

VIN entre o dreno do transistor e o terra, uma fonte de tensão de relógio V CLK
entre a porta do transistor e o terra e uma resistência ideal de carga RLoad de 1
MΩ entre a fonte do transistor e o terra.

Figura 1- Esquemático da chave NMOS

Podemos notar na Figura 1 o desenho do circuito proposto, utilizando o

componente NFET, para simulação da utilização do transistor como chave.

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 b) Mantendo VCLK = VDD, traçar a curva da tensão de saída em função da tensão
de entrada com VIN variando entre 0 e VDD.

Região mais próxima do ideal para operação como chave

Figura 2 - Chave NMOS, VOUT x VIN, quando VCLK=VDD

c) Para este valor de tensão de relógio, o transistor se comporta como chave

fechada ou aberta? Identificar em qual região do gráfico o comportamento
mais se aproxima do ideal. Justificar.

Aplicando VCLK=VDD para o NFET, pomos notar que este se comporta como uma
chave fechada. A melhor região para operação como chave foi destacada na Figura 2, na
qual a tensão da saída é muito próxima da tensão de entrada, sem perdas.

d) Determinar em função das tensões aplicadas a região de operação do

transistor nas diferentes regiões do gráfico e explicar por que o
comportamento se afasta do ideal para determinados valores de tensão de
entrada.

Ao observarmos, pela Figura 2, o comportamento do componente, podemos notar

que este opera na região de tríodo até, aproximadamente, 1,67V. A partir deste ponto o
transistor passa a operar no modo de saturação, no qual a variação da tensão de saída

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(Neste caso a tensão no pino Source), em função da tensão de entrada (Tensão no Dreno),
deixa de ser linear e passa a ser limitada pelos parâmetros de saturação do componente,
como o aumento da resistência do canal.
Para que o componente tenha um bom desempenho operando como chave, deve-
se manter o seu ponto de operação dentro dos limites do modo tríodo, isto é, V GS>VT, para
que haja passagem de corrente, mas VDS ≤ VGS-VT, para que o componente não sature.

e) Traçar novamente o gráfico para diferentes valores de RLoad (10 Ω, 100 Ω, 1 kΩ,
10 kΩ, 100 kΩ, 1 MΩ, 10 MΩ e 100 MΩ). A partir deste resultado, determinar de
qual destes valores a resistência equivalente da chave, neste modo de
funcionamento, mais se aproxima.

RLOAD = 100M
RLOAD = 10M
RLOAD = 1M

RLOAD = 100k

RLOAD = 10k

RLOAD = 1k

RLOAD = 10 RLOAD = 100

Figura 3 - Chave NMOS, VOUT x VIN, quando VCLK=VDD, para diversos valores de RLOAD.

Podemos notar, a partir da análise da Figura 3, que para os três primeiros valores de
RLOAD (10Ω, 100Ω e 1kΩ) o componente praticamente não opera na região de tríodo,
apenas na de saturação, na qual não há quase nenhuma queda de tensão sobre a
resistência de carga, indicando uma resistência equivalente dreno-source muito maior do
que estes valores.
Por outro lado, quando a resistência de carga é muito grande, vemos novamente um
desequilíbrio de tensões, em que há pouca queda sobre o componente e a maior parte da
tensão fica sobre a resistência de carga, quando essa vale RLOAD = 1MΩ, 10MΩ e 100MΩ) .
Os valores de RLOAD que mais se aproximaria da resistência equivalente seria aquele
em que houve-se uma divisão igualitária da tensão VIN, metade para cada resistor. Este

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ponto, que seria VRLOAD = VREQ = 1,2V, ocorre entre os valores RLOAD = 10 kΩ e RLOAD = 100
kΩ.

f) Mantendo VCLK = 0 V, traçar a curva da tensão de saída em função da tensão

de entrada com VIN variando entre 0 e VDD. Plotar o resultado para RLoad igual a
1 MΩ. Interpretar.

Figura 4 - Chave NMOS, VOUT x VIN, quando VCLK=0V.

Como VGS = 0V é menor do que o potencial necessário para condução do canal, V T,

não há circulação de corrente. A pequena tensão sobre a carga vista na Figura 4 se dá em
função das não idealidades do componente e, conforme visto na Figura 5, será maior para
maiores valores de resistência de carga.

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 Figura 5 - Chave NMOS, VOUT x VIN, quando VCLK=0V, para diversos valores de RLOAD.

g) Criar um esquemático aplicando um sinal senoidal de 2,5 MHz entre 0 e VDD na

entrada e um sinal quadrado entre 0 e VDD como relógio permitindo a aquisição
de 10 amostras por período da entrada. Usar uma resistência de carga de 1 MΩ.
Plotar no mesmo gráfico as tensões de entrada e saída em função do tempo
para 2 períodos do sinal de entrada.

Figura 6 - Esquemático da chave NMOS, para VCLK quadrado e VIN senoidal.

A Figura 6 mostra as alterações feitas no esquemático para permitir a simulação de

uma entrada senoidal, com um sinal de relógio pulsante.

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 Vemos, na Figura 7, o resultado da simulação transiente. Podemos notar que o sinal
VIN de entrada foi amostrado dez vezes a cada ciclo, em VOUT. Também é possível perceber
que a saturação, como mostrado na Figura 2, não permitiu que o sinal de saída
acompanhasse até VDD o sinal de entrada. Essa informação foi perdida, e o efeito é
conhecido como ‘um pobre’.

VIN

VOUT

Figura 7 - Chave NMOS, VOUT x VIN, com VCLK quadrado e VIN senoidal.

2.2) Chave PMOS

A) Criar um esquemático conectando uma fonte de tensão contínua de entrada

VIN à fonte do transistor, uma fonte de tensão contínua de relógio V CLK à porta
de transistor e uma resistência ideal de carga RLOAD de 1 MΩ ao dreno do tran-
sistor. Polarizar o corpo do transistor com VDD.

Figura 8 – Esquemático para Mosfet canal P.

A Figura 8 exibe o esquemático criado para a simulação do MosFet de canal P como chave.

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 B) Para este valor de tensão de relógio o transistor se comporta como chave fe-
chada ou aberta? Identificar em qual região do gráfico o comportamento mais
se aproxima do ideal e determinar em função das tensões aplicadas a região
de operação do transistor nas diferentes regiões do gráfico.

Pode-se observar pela Figura 9, que é o gráfico da saída Vout em relação a entrada VIN,
que o transistor se comportou como uma chave aberta quando o valor V IN vai de 0 a 0.45V
e que entre os valores de 0.45 a 0.7V o transistor se comportou como uma chave fechada.
Por fim, acima de 0.7V até a tensão VDD de 2.4V o transistor está em sua região de
saturação. Nota-se também pelo gráfico que a partir da tensão aproximada de 1.0 V as
curvas da tensão de entrada e da tensão de saídas se sobrepõe, aproximando assim do
comportamento ideal.

Figura 9 - Região de Operação do MosFet canal P.

C) Traçar novamente o gráfico para diferentes valores de RLOAD (10 Ω, 100 Ω, 1 k

Ω, 10 kΩ, 100 kΩ, 1 MΩ, 10 MΩ e 100MΩ). A partir deste resultado, determinar
de qual destes valores a resistência equivalente da chave, neste modo de
funcionamento, mais se aproxima.

A Figura 10 exibe o gráfico da variação da carga RLOAD para os seguintes valores(10 Ω,

100 Ω, 1 kΩ, 10 kΩ, 100 kΩ, 1 MΩ, 10 MΩ e 100MΩ), com VCLK=0 e VIN variando de 0
a VDD V, sendo VDD=2.4V. Pode-se observar pelo gráfico que ao variar RLOAD a região de
saturação do transistor se desloca, sendo assim diferente para cada valor de R.
Observa-se também pela análise visual do gráfico que valores de R pequenos, inferior a 1K
Ω, o transistor comporta-se como uma chave aberta, e para os demais valores o transistor
atua como uma chave fechada.

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 Figura 10 - Gráfico da variação de RLOAD com VCLK=0

D) Mantendo VCLK = VDD, traçar a curva da tensão de saída em função da tensão de

entrada com VIN variando entre 0 e VDD. Plotar no mesmo gráfico os resultados
para diferentes valores de RLOAD (10 Ω, 100 Ω, 1 kΩ, 10 kΩ, 100 kΩ, 1 MΩ, 10 MΩ
e 100MΩ). Interpretar as curvas obtidas e determinar a partir deste resultado de
qual destes valores a resistência equivalente da chave, neste modo de funciona-
mento, mais se aproxima.

A Figura 11 exibe o gráfico da variação de RLOAD com VCLK =VDD, sendo VDD=2.4V.
Observa-se que quando se aplica VCLK=VDD, o transistor se comporta como uma chave
fechada, pela análise visual do gráfico, para valores de R acima de 1KΩ. Para valores
inferiores a 1KΩ, o transistor se comporta como uma chave aberta.

Figura 11 - Gráfico da variação de RLOAD com VCLK=VDD

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 E) Criar um esquemático aplicando um sinal senoidal de 2,5 MHz entre 0 e VDD na
entrada e um sinal quadrado entre 0 e VDD como relógio permitindo a aquisição
de 10 amostras por período da entrada. Usar uma resistência de carga de 1 MΩ.
Plotar o gráfico das tensões de entrada e saída em função do tempo para 2
períodos do sinal de entrada. Interpretar as curvas obtidas.

A Figura 12 exibe os sinais de entrada para senoidal com frequência de 2.5MHz para
VIN e um sinal quadrado entre 0 e VDD permitindo a aquisição de 10 amostra por período da
entrada.

Figura 12 - Gráfico dos sinais de entrada VIN e VCLK.

A Figura 13 mostra o gráfico da saída Vout em relação a entrada senoidal VIN e o

sinal de onda quadrada VCLK. Observa-se que a saída VOUT foi amostrada 10 vezes por
cada ciclo de VIN.

Figura 13 - Gráfico do Sinal de Saída em função de Vin Senoindal e VCLK pulsante.

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2.3) Chave CMOS
a) Criar um esquemático usando uma chave NMOS e uma chave PMOS em
paralelo e criar um símbolo para esta chave CMOS, contendo apenas 3 pinos
(IN, CLK e OUT).

Figura 14 - Chave CMOS, esquemático do circuito.

A Figura 14 mostra o circuito que implementa a lógica complementar MOS necessária

para realizar a amostragem pretendida. A organização em paralelo de uma chave NMOS e
uma chave PMOS permite eliminar os efeitos de ‘um pobre’ visto na Figura 7 e ‘zero pobre’.
A Figura 15 mostra o encapsulamento deste esquemático em um símbolo para a chave
CMOS, bem com a conexão das fontes de cargas para simulação.

Figura 15 - Chave CMOS, esquemático da simulação DC.

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 b) Criar um esqumático de teste. Traçar a curva da tensão de saída em função
da tensão de entrada com VIN variando entre 0 e VDD para VCLK = 0V e VCLK =
VDD com RLoad igual a 1 MΩ.

Ao realizar a simulação solicitada pudemos notar, como mostra a Figura 16, que,
quando VIN está entre 0 e 0,7V (A região crítica, de corte, para operação de chave
fechada do PMOS), temos a transferência de informação suprida pelo componente
NMOS. O mesmo princípio vale para a região crítica onde a chave NMOS atinge a
saturação, com VIN maior do que 1,7V, quando a chave PMOS conduz a informação da
entrada para a saída.

VCLK = VDD

VCLK = 0V

Figura 16 - Chave CMOS, VOUT x VIN, para VCLK = VDD e VCLK = 0V.

c) Traçar novamente o gráfico para diferentes valores de RLoad (10 Ω, 100 Ω, 1

kΩ, 10 kΩ, 100 kΩ, 1 MΩ, 10 MΩ e 100MΩ) em cada modo de funcionamento. A
partir destes resultados, determinar de quais destes valores a resistência
equivalente da chave, em cada modo de funcionamento, mais se aproxima

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 RLOAD = 100M

RLOAD = 10M

RLOAD = 1M

RLOAD = 100k

RLOAD = 1k

RLOAD = 100
RLOAD = 10 RLOAD = 10k

Figura 17 - Chave CMOS, VOUT x VIN, quando VCLK=0V, para diversos valores de RLOAD.

RLOAD = 100M
RLOAD = 10M
RLOAD = 1M

RLOAD = 100k

RLOAD = 1k

RLOAD = 100

RLOAD = 10 RLOAD = 10k

Figura 18 - Chave CMOS, VOUT x VIN, quando VCLK=VDD, para diversos valores de RLOAD.

d) Interpretar os resultados obtidos e justificar por que o funcionamento desta

chave é melhor do que apenas com um NMOS ou PMOS.

A Figura 16 mostra as curvas de saída em função de um entrada DC que varia de0V

a 2,4V. Podemos notar o comportamento de saturação a partir de aproximadamente V IN =
1,7V que provoca o feito ‘um pobre’, quando VCLK = VDD e o efeito de ‘zero pobre’, quando
VCLK = 0V, quando o componente permanece em corte até aproximadamente 0,7V.
Agora associados, porém, a curva resultante acaba atenuando grandemente as não
idealidades NMOS e PMOS para aplicações de chaveamento.
Também notamos que a associação paralela das chaves NMOS e PMOS reduz a
impedância de saída do circuito.

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e) Criar um esquemático aplicando um sinal senoidal de 2,5 MHz entre 0 e VDD
na entrada e um sinal quadrado entre 0 e VDD como relógio permitindo a
aquisição de 10 amostras por período da entrada. Usar uma resistência de
carga de 1 MΩ. Plotar no mesmo gráfico as tensões de entrada e saída em
função do tempo para 2 períodos do sinal de entrada.

Figura 19 - Chave CMOS, esquemático da simulação transiente.

VIN

VOUT

Figura 20 - Chave CMOS, VOUT x VIN, com VCLK quadrado e VIN senoidal.

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2.4) Amostragem e retenção

a) Criar um esquemático usando uma chave CMOS e conectando um capaci-

tor mimcap da biblioteca cmrf8sf de 1 pF entre a saída da chave e o poten-
cial do terra. Criar um símbolo, contendo apenas 3 pinos (IN, CLK e OUT).

Figura 21 – Amostragem e retenção, esquemático da chave CMOS com capacitor mimcap.

b) Aplicar um sinal senoidal de 2,5 MHz entre 0 e VDD na entrada e um sinal

quadrado entre 0 e VDD como relógio permitindo a aquisição de 10
amostras por período de entrada. Usar uma resistência de carga de 1 MΩ.
Plotar no mesmo gráfico as tensões de entrada e saída em função do
tempo para um período do sinal de entrada.

VIN

VOUT

Figura 22 – Amostragem e retenção, VOUT x VIN, com VCLK quadrado e VIN senoidal.

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 Como podemos observar na Figura 22, a introdução de um capacitor na saída do
circuito permitiu uma melhora significativa na forma de onda da saída, mais fiel à entrada
do que aquela observada na Figura 20, onde podemos notar partes ‘ceifadas’ e spikes na
onda de saída, em virtude do comportamento de chaveamento NMOS/PMOS. A
introdução do capacitor atenuou essas imperfeições e deu à onda um modelo mais
próximo do senoidal.

c) Mudar o valor da capacitância para 10 fF e para 100 pF (usar capacitor

ideal). Interpretar os resultados.

Observando a Figura 24 notamos, porém, que não é a introdução de qualquer valor

de capacitor que melhora o desempenho do circuito. Ao utilizar um capacitor muito
grande, como o de 100 pF, podemos observar que não há tempo suficiente para que o
capacitor se carregue completamente entre um ciclo e outro. Por outro lado, um capacitor
de pequeno porte, como o de 1 fF experimentado, não consegue dar ao circuito as
vantagens observadas ao se utilizar um capacitor adequado. Podemos notar que o sinal
de saída tem forma muito similar àquela observada quando não havia capacitor inserido
no circuito (Figura 20).

Figura 23 - Amostragem e retenção, esquemático da chave CMOS com capacitor ideal.

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 VIN

VOUT
C= 1 fF

VOUT
C= 100 pF

Figura 24 - Amostragem e retenção, VOUT x VIN, para C=1 fF e C=100 pF.

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